JPH03253078A - 遮断可能なパワー半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パワーエレクトロニクスの分野に関する。本
発明は、特に、 （ａ）　　半導体基板内の陽極と陰極との間に、並へて
置かれると共に並列接続された多数の第１の単位セル、 （ｂ）　　各第１の単位セル内に設けられた、それぞれ
エミッタ層、エミッタ層と反対にドープされた第１のベ
ース層、第１のベース層と反対にドープされた第２のベ
ース層、および第２のベース層と反対にドープされると
共に第２のベース層に埋込まれ、かつ外部接触と接続し
ているエミッタ領域を含み、１つのサイリスタ構造を形
成している、種々にドープされた一連の層、および （ｃ）　　各第１の単位セル内で、エミッタ領域と外部
接触との間の接続に挿入された少くとも１つのエミッタ
バラスト抵抗、 を有するパワー半導体素子に関する。

この種の半導体素子は、例えばＤＥ−Ａ　Ｉ　−３８０
２０５０により公知である。

（従来の技術） ゲートターンオフサイリスタ（ＧＴＯ）は今日ては、遮
断可能なパワー半導体エレメントを必要とする、最新の
パワーエレクトロニクスの要求の多いすべての応用にお
いて“作業馬”となっている。それでも、ＧＴＯはまだ
、理想的なスイッチとしては程遠いものである。

例えば、その安全な駆動には、贅沢な、従って場所をと
る、高価な制御や保護か必要である。特に問題となるの
は、この素子を高い電流密度の駆動状態から、高い阻止
電圧もった新しい状態へ遮断することである。

このような場合には、電流フィラメント現象が現われる
。これは、遮断過程で表面の電流密度分布に不均等か発
生するからである。従って、適当な対策を用いないと、
この不均等か過大となり、発生する電流過熱によって素
子の破損、場合によっては完全な破壊を招く恐れかある
。

これを防ぐには、回路内に贅沢な、かつパワー等級に応
して容積の大きくなる保護回路を設け、これによって遮
断時のエレメントの電圧上昇を制限し、望ましくない作
用の生ずるのを確実に無くす方法か用いられている。

従ってユーザから見ると、同しパワーデータで保護に要
するコストの少ない、より丈夫なＧＴＯの入手か望まれ
ている。

パワーエレクトロニクスでは、ＧＴＯのほかに、ＭＯ３
制御のサイリスタ（ＭＣＴ）も大きな注目を集めている
（これについては、例えば、Ｍ、５ｔｏｉｓｉｅｋとＨ
，５ｔｒａｃｋの論文、 ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ、　　ｐ
１５８〜１６１．１９８５を参照されたい）。ＭＣＴは
現在ではＧＴＯに対する有力な後継者と見られている。

ＭＣＴはＧＴＯと同じように純正なサイリスタ構造をも
っている。従ってＭＣＴの場合にも先天的に、上記ＧＴ
Ｏについて説明したように、遮断時に電流フィラメント
を形成するということは避けられないことである。

一方、いわゆるエミッタバラスト抵抗を、元来のｎ゛エ
ミッタ陰極金属層との間に設け、すでにエレメント内に
存在する不均等な電流密度分布を均等化し、従って破壊
事故を招く電流フィラメントの発生を防止できることが
知られている。

実際的な方法としては、各エミッタフィンガ、すなわち
多数の基本サイリスタのそれぞれに１つのバラスト抵抗
か設けられている。１つのフィンガに電流フィラメント
（すなわち電流密度の増大）か生ずると、バラスト抵抗
の電圧降下か局部的に上昇する。これによってＰベース
層内に電位不平衡が発生し、発生した電流フィラメント
がそれ以上電流密度を増大させるのを防止する。

ＧＴＯに対するこの種のバラスト抵抗は、冒頭に挙げた
文献の中に提案されている。ここでは、ｎ＋エミッタと
陰極金属との間に挿入された比較的高抵抗の層として現
実化されている。この層としては、例えば、ドープ度の
低いポリシリコンを用いることかできる。

しかしながら、抵抗層の形状をもったこの種のバラスト
抵抗には多くの欠点かあり、その１つは、正しい諸元の
抵抗として、十分に厚い層を基板上に隔離することか困
難であるということである。

その第２は、この抵抗はリニヤな電流−電圧特性をもっ
ているので、十分に有効な電流制限効果か得られないと
いうことである。

（本発明が解決しようとする課題） 従って本発明の課題は、従来の半導体エレメントの欠点
を除去した、エミッタバラスト抵抗を有する遮断可能な
パワー半導体素子を提供することである。

（課題を解決するための手段と作用） 冒頭に挙げた種類のパワー半導体素子における上記の課
題は、 （ｄ）　　エミッタバラスト抵抗か非線形の電流制ＦＩ
７　ｎ性を有し、かつ （ｅ）　　半導体基板内に集積されること、によって解
決される。

すなわち、本発明の好ましい第１の実施例によれば、非
線形のエミッタバラスト抵抗は空乏型のＭＯＳＦＥＴと
して構成される。この構成を用いると、集積か問題なく
行われるたけてなく、このトランジスタ形式ではゲート
電圧Ｖ。Ｓかセロボルトでも相当の電流か流れ、従って
トランジスタのゲートか、半導体基板の表面の対応する
金属層に直接に接続され、このため特別のバイアス電圧
か不要になるという利点がある。

本発明の他の実施例は、各従属クレームに示す通りであ
る。

（実施例） 以下本発明を、図面を参照して、各実施例について説明
する。

本発明の中心となるポイントは、線形性のエミッタバラ
スト抵抗を、非線形の飽和特性をもった抵抗に置換する
ことである。

第１図は、この置換の意味を説明するためのものである
。すなわち、抵抗層として構成された従来のバラスト抵
抗では、電流■は電圧Ｕに対して直線状に変化する（第
１図ａ）のに対して、本発明の素子では、シリコン半導
体基板内に集積された抵抗か用いられ、これは原理的に
第１図すに示すような、電圧の高い所で平坦になる曲線
部を有する、Ｉ　（Ｕ）特性をもっている。

このような飽和特性によって、エミッタ内の電流制限は
、直線的な抵抗を有する従来の場合に比べて何倍にも高
められ、これによってこの素子か電流フィラメントの形
成に対して明らかに安定になることは明瞭である。

本発明の好ましい実施例による、このような非線形抵抗
の実現には、下記のような考慮か重要である。すなわち
、シリコンＭＯ３ＦＥＴは飽和のあるトレイン電流−ド
レイン電流特性をもっていることが知られている。濃縮
型のＭＯＳＦＥＴの出力カーブ群（ゲート電圧Ｖ　ＧＳ
をパラメータとしたドレイン電圧ＵＤに対するドレイン
電流■Ｄ）は第２図ａに示す通りである。

濃縮型のｎチャネルＭＯ３ＦＥＴでは、基板従ってまた
チャネル領域は、Ｐドープされている。このＰドープに
よって、トランジスタのしきい電圧Ｖ１（これは、ソー
スとドレイン間に電流を流すのに超えるへきケート電圧
である）は正の値をとる。

ＭＯＳＦＥＴのチャネル領域か適当な方法によってｎド
ープされると、上記の関係は変った様相を示す。

このようなチャネルドープを行うと、エレメントは空乏
型のＭＯＳＦＥＴとなり、しきい電圧ＶＴは今度は頁の
値をとる（第２図ｂ）。言いかえるとこの場合は、（濃
縮型のＭＯＳＦＥＴと反対に）ゲート電圧を印加するこ
となく（すなわちＶｃｓ＝ｏで）相当の電流か得られる
。

従って、集積構造を用いると、ＭＯＳＦＥＴのケートか
直接に素子の外部金属層に接続され、特別なゲート電圧
か要らなくなるという利点が得られる。

ＰチャネルＭＣＴ内に非稗形エミッタバラスト抵抗とし
て集積された空乏型のＭＯＳＦＥＴの一実施例を第３図
に示す。

陽ｉＡと陰極にとの間に、交互にドープされた一連の層
が配設されており、これはエミッタ層９（ここてはＰ″
″　ドープ）、第１のベース層８（ここてはｎ−１ドー
プ）、第２のベース層７（ここではＰドープ）、および
エミッタ領域４（ここてはｎ＋　ドープ）を含んでいる
。この層の列はサイリスタ構造を形成し、陽極側は陽極
金属層ＩＯにより、また陰極側は陰極金属層ｌによって
閉鎖されている。

エミッタ領域４はリング状に形成されている。

この領域は（通常のサイリスタと同しように）直接には
陰極金属層に接続されず、エミッタリング内部で半導体
基板１９内に集積されたＭＯ３ＦＥＴ構造を介して接続
されている。

このＭＯ３ＦＥＴ構造は、エミッタ領域４の側に配設さ
れたｎドープのチャネル５、チャネル５て囲まれると共
に同様にｎドープされた接触領域６、およびチャネル５
に対してゲート絶縁２を介して絶縁されて配設された第
１のケート電極３を含んている。

集積ＭＯ３ＦＥＴのソースを形成する接触領域６は、そ
の上に乗っている陰極金属層１に直接に接続されている
。第１のゲート電極３についても同しである。従って、
このＭＯＳＦＥＴについては常にＶ　ｃ　ｓ　＝０の条
件か満足される。それにも拘わらず、相当明細書の浄書
（内容に変更なし） の電流かエミッタ領域４から直列になったトランジスタ
を介して陰極電極層１へと流れるということは、すでに
上記説明したように、空乏型のＭＯＳＦＥＴが問題にな
るためである。

陰極金属層１への接触か設けられる、中心接触領域６の
低いｎドープに基づいて、この領域かエミッタとして動
作できないことは確実である。

（低いｎドープによる）非オーム的な接触抵抗が全体の
素子の機能に悪影響を与える恐れのあるときは、単純な
ｎドープの接触領域６（第４図ａ）の代りに、内部にエ
ミッタ短絡として作用するＰ＋ドープの短絡領域１５を
有するｎ“　ドープの接触領域１６（第４図ｂ）を用い
ることができる。

エミッタ領域４の外縁には、Ｐ＋　ドープのソース領域
１４、ｎドープのチャネル領域１３、およびチャネル領
域１３から絶縁して設けられ第２のゲート電極１１から
成る、Ｎ４０Ｓ制御の短絡部が通常の方法で配設されて
いる。

ソース領域１４とエミッタ領域４との金属層１２による
金属的な短絡は、素子の機能上不可欠なものである。す
なわち、この金属短絡は、多くのｎチャネルＭＣＴ構造
の場合と同しように、置換すなわち電子と正孔との再結
合用の置換層の役をする。

ここで説明した実施例ては、この置換層は陰極金属層１
から絶縁する必要かある。そうしないと、集積されたエ
ミッタバラスト抵抗か短絡されてしまう。勿論、製造技
術の関係で、この置換層は金属層１２の代りに、高温で
安定な珪化物を用いることも可能である。

また、第３図のＰチャネルＭＣＴては、電流フィラメン
トに対する安全を得るために、製造技術面でかなり高い
コストをかけているか、第５図の実施例で用いられてい
るエレメント構造を導入すると、製造が簡単になる。

この構造は、すてに古い出願（スイス特許出願Ｎα２９
４５／８９−４．１９８９．８．１０）の中で提案され
ている。この構造は、２つの異った単位セルの並列は交
互配置を特徴としている。すなわち、第１の単位セル（
第５図の左側）はエミッタ層９、第１．のベース層８、
第２の（ここではバス状の）ベース層７、およびエミッ
タ領域から構成されている。この単位セルはサイリスタ
の構造をもっている。

第２の単位セル（第５図の右側）は、エミッタ領域９、
第１のベース層８、およびＰ＋ドープのバス状の接触領
域１７とからできている。

単位セルの間では、第２のベース層７および第１のベー
ス層８か、半導体基板１９の陰極側の表面に引き出され
、ここに絶縁された第３のゲート電極１８がかぶさって
、これか同時に素子のオンオフスイッチを行っている。

上記古い出願の素子では、エミッタ領域４および接触領
域１７は共に、陰極金属層１に直接に接触しているが、
第５図の実施例では、陰極金属層１とエミッタ領域４と
の間にさらに、すでに第３図に示したような、非線形抵
抗として作用するＭＯ３ＦＥＴ構造か接続されている。

この場合は、陰極接触は、第４図すに示すｎ＋／Ｐ＋の
組合せゾーン上に設けられている。接触穴の寸法を、接
触抵抗か十分に小さいように選ぶと、この場合も中心領
域は第４図ａのように単純にｎドープにすることかでき
る。

第５図の素子も、電子と正孔との置換のための置換層２
５か必要であり、この例では金属層、あるいはより好ま
しくは珪化物層としてエミッタ領域４の上部に設けられ
る（第５図では十字マークで示す）。

上述した古い出願てはまた、第５図に示す素子の基礎と
なる基本構造において、陰極側の構造を陽極側に繰返す
ことによって桶めて簡単な方法で、両方向性の導通と阻
止能力をもった素子を作成することが提案されている。

この場合、エミッタ層９は、第１の単位セルでは、接触
領域１７に対応するバス状のエミッタ領域に縮少され、
一方、陽極側の第２の単位セルでは第１のベース層８に
、第２のベース層７およびエミッタ領域４に相似の構造
か挿入されている。

本発明における非線形のエミッタバラスト抵抗は、従っ
て両側とも半導体基板１９内に集積することか可能とな
る。

さらに第６図には、ＭＯ３ＦＥＴバラスト抵抗２０を集
積したｎチャネルＭＣＴの一実施例を示している。この
場合、スイッチ可能な短絡構造は、ｎ゛ドープドレイン
領域２２、金属層２１、ドレイン領域２２とエミッタ領
域との間を表面に引出された第２のベース層７、および
この上に絶縁して配設された第４のゲート電極２０とか
ら構成される。

ＧＴＯの中で非線形のバラスト抵抗を実現する方法は、
第７図および第８図に示す２つの実施例に示されている
。エミッタフィンガ内の自由浮動した個々のエミッタ領
域４の間にも、ｎチャネルＭＯ３ＦＥＴ構造が集積され
ており、この構造は第４図に対応して、ｎドープの接触
領域６（第７図）または組合わされたｎ　＋　／　ｐ“
領域１５．１６（第８図）を含んでいる。上方の陰極金
属層１は、下方のゲート接触２４から、隔離絶縁２３に
よって電気的に隔離されている。

第１のゲート電極３と陰極金属層ｌとの間を直接に接続
することによって、ＭＯ３構造のケートは、この場合に
も外部に現われることかなく、従って素子としては、従
来のＧＴＯと同しように、通常の３つの電極をもってい
る。

さらに、本発明の枠の中で、上述した実施例の各エレメ
ントと相補的なドープを行ったエレメントも、同時に非
線形のバラスト抵抗を有することか可能である。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は、それぞれエミッタバラス
ト抵抗の電流電圧特性の従来の線形な特性新しい非線形
の飽和特性を示す図、 第２図（ａ）および（ｂ）は、それぞれｎチャネルＭＯ
３ＦＥＴのドレイン電流−ドレイン電圧特性を、濃縮型
、および空乏型について示した図、 第３図は、本発明による素子のＰチャネルＭＣＴ形式の
単位セルの一実施例を示す図、第４図（ａ）および（ｂ
）は、それぞれ第３図によるＭＯＳＦＥＴに属する接触
領域の可能例を、エミッタ短絡か有る場合、および無い
場合について示した図、第５図は、本発明による素子の
一実施例を、２つの異なる単位セルか交互に配設された
場合について示した図、 第６図は、本発明による素子の単位セルかｎチャネルＭ
ＣＴの形式になっている場合の一実施例を示す図、 第７図は、本発明によるエレメントの一実施例を、第４
図（ａｌに示す接触領域を有するＧＴＯの形式の場合に
ついて示す図、 第８図は、第７図に対応するＧＴＯか、第４図（ｂ）に
示す接触領域を有する場合について示す図である。 １・・・陰極金属層 ２・・・ゲート絶縁 ３．１１．１８．２０・・・ゲート電極４・・・エミッ
タ領域 ５・・・チャネル ６．１６．１７・・・接触領域 ７．８・・・ベース層 ９・・・エミッタ層 ０・・・陽極金属層 ２．２１・・・金属層 ３・・・チャネル領域 ４・・・ソース領域 ５・・・短絡領域 ９・・・半導体基板 ２２・・・ドレイン領域 ２３・・・隔離絶縁 ２４・・・ゲート接触 ２５・・・置換層 Ａ・・・陽極 Ｋ・・・陰極 Ｇ・・・ゲート ■・・・電流 Ｕ・・・電圧 ■、・・・ドレイン電流 ＵＤ・・・ドレイン電圧 ｙ　ａｓ・・・ゲート電圧、 Ｖ７・・・しきい電圧 Ｆ＋ｇ、７ Ｆｉｇ、　８ ８９／１６２ 手 続 補 正 書 （方式） Ｌ事件の表示 平成２年特許願第３２２２４０号 ２、発明の名称 遮断可能なパワ 半導体素子 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人 ５、補正命令の日付 平或３年４月１６日

Claims (1)

1. 【特許請求の範囲】 １、（ａ）半導体基板（１９）内の陽極（Ａ）と陰極（
   Ｋ）との間に、並べて配置されると共に並列接続された
   多数の第１の単位セル、 （ｂ）それぞれ、エミッタ層（９）、エミッタ層（９）
   と反対にドープされた第１のベース層（８）、第１のベ
   ース層（８）と反対にドープされた第２のベース層（７
   ）、および第２のベース層（７）と反対にドープされる
   と共に第２のベース層（７）内に埋込まれ、かつ外部接
   触と接続しているエミッタ領域（４）を含んで、サイリ
   スタ構造を形成している、各第１の単位セル内に設けら
   れた、種々にドープされた一連の層、および （ｃ）各第１の単位セル内で、エミッタ領域（４）と外
   部接触との間の接続に挿入された少くとも１つのエミッ
   タバラスト抵抗、 を有する遮断可能なパワー半導体素子において、（ｄ）
   エミッタバラスト抵抗は、非線形の電流制限特性を有し
   、かつ （ｅ）半導体基板（１９）に集積されていること、を特
   徴とする、遮断可能なパワー半導体素子。 ２、エミッタバラスト抵抗は、空乏型のＭＯＳＦＥＴと
   して形成されていること、を特徴とする請求項１記載の
   素子。 ３、（ａ）エミッタ層（９）はＰ＾＋に、第１のベース
   層（８）はｎ＾−に、第２のベース層（７）はＰに、そ
   してエミッタ領域（４）はｎ＾＋に、それぞれドープさ
   れており、 （ｂ）エミッタ領域（４）に接続している外部接触は陰
   極金属層（１）であり、 （ｃ）各ＭＯＳＦＥＴは、エミッタ領域（４）、エミッ
   タ領域（４）に隣接して配設されたｎドープのチャネル
   （５）、チャネル（５）の上部に配設された第１のゲー
   ト電極（３）、およびチャネル（５）の他端に配設され
   たｎまたはｎ＾＋ドープの接触領域（６または１６）か
   ら構成されると共に、チャネル（５）と接触領域（６ま
   たは１６）は第２のベース層（７）に埋込まれており、
   さらに （ｄ）第１のゲート電極（３）および接触領域（６また
   は１６）は、陰極金属層（１）と直接に接続されている
   こと、 を特徴とする請求項２記載の素子。 ４、（ａ）接触領域（６）はｎ＾＋にドープされており
   、さらに （ｂ）接触領域（１６）は、内部に少くとも１つの、Ｐ
   ＾＋にドープされた短絡領域（１５）を有し、接触領域
   （１６）の上部に配設された陰極金属層（１）と、接触
   領域（１６）の下部に配設された第２のベース層（７）
   との間をこれによって接続していること、 を特徴とする、請求項３記載の素子。 ５、エレメントが、ＭＯＳ制御のＭＣＴサイリスタの構
   造を有していること、を特徴とする請求項３または４記
   載の素子。 ６、（ａ）エミッタ領域（４）はリングとして形成され
   ており、さらに （ｂ）チャネル（５）および接触領域（６または１６）
   はこのリングの中に配設されていること、 を特徴とする請求項５記載の素子。 ７、（ａ）半導体基板（１９）内の陽極（Ａ）と陰極（
   Ｋ）との間に多数の第２の単位セルが設けられており、 （ｂ）第１および第２の単位セルは互に交互に配置され
   ると共に、並列接続されており、 （ｃ）各第２の単位セルはそれぞれ、エミッタ層（９）
   、第１のベース層（８）、および陰極側が第１のベース
   層（８）に挿入されると共に第１のベース層（８）と反
   対にドープされた接触領域（１７）を含んでおり、 （ｄ）エミッタ領域（４）の外部で、第２のベース層（
   ７）、およびこれに接して単位セルの間にある第１のベ
   ース層（８）が半導体基板（１９）の陰極側の表面に達
   しており、さらに、 （ｅ）この領域の半導体基板（１９）の陰極側に、絶縁
   された第２のデート電極（１８）が配設されていること
   、 を特徴とする、請求項６記載の素子。 ８、エミッタ領域（４）の半導体基板（１９）の表面上
   に、金属または珪化物から成る置換層（２５）が設けら
   れていること、を特徴とする請求項５記載の素子。 ９、エレメントはＧＴＯの構造をもっていること、を特
   徴とする請求項３または４に記載の素子。