JPH0320033A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体装置の製造方法に関し、更に詳しくは
電気導通郎、いわゆるコンタクトホールの形成方法に関
するものである。

（ロ）従来の技術 半導体メモリセル部などの製造工程において、例えば、
間隔の狭い２つのゲート電極間に、これらと絶縁を保ち
ながら通常のフォトリソグラフィーによって基板上にコ
ンタクトホールを形成するには、アライメントに高精度
を要するため、このマージンをとると比面積が大きくな
り集積化ができなくなる。

これを回避するために、従来、自己整合的にコンタクト
を形成するのが有効な手法として提案されている。

すなわち、まず、第２図（ａ）に示すように素子分１１
１！領域２を形成した半導体基仮１上に上面にゲート加
工用のマスクとしての絶縁膜４ａおよびサイドウォール
５を有するゲート電極４を形成し、さらに下部電極８、
スタックキャパシタ絶縁膜１１および上部電極９を順次
積層してなるスタックキャパシタ配線層をゲート電極間
に形戊する。

この時、上部電極９のエッチングを上部電極９上の眉間
絶縁＠ｌＯのエッチングと共に同一レジストマスクで行
う。続いて、エッチングで露出した上部電極９の側壁部
と以後に全面に形成されるビットラインとの導通を防ぐ
ため、第２図（ｂ）に示すように先の層間絶縁膜ｌＯ上
にさらに酸化膜ｌ２を堆積し、第２図（Ｑ）に示すよう
にエッチバックを行うことで側面に酸化膜のサイドウす
−ル１２ａを形戊する。次に、第２図（ｄ）に示すよう
に、引き続きエッチングを行うことによりコンタクトホ
ール底部の酸化膜６が除去され、自己整合的にコンタク
トホールｌ３が形成されろ。

（ハ）発明が解決しようとする課題 しかしながら、かかる技術における実験の結果、コンタ
クト底部の酸化膜６をエッチングする際、最上位の層間
絶縁膜ｌＯは堆積膜厚が厚くなる程、堆積膜厚及びエッ
チング時のバラツキが強調されるので、堆ａｍ厚は薄い
方が望ましいが、第２図（ｄ）に示すように、層間絶縁
膜１０が極端に膜減りし、不要な部分で上部電極９とビ
ットライン線の導通が通じ、電気的信頼性が低下するお
それがある。

この発明は層間絶縁膜の膜減りを防止できる半導体装置
の製造方法を提供することを目的とするものである。

（二）課題を解決するための手段 この発明は、上面に複数のゲート電極を有し、配線層お
よび平坦化のための第１Ｉ！縁膜を順次積層してなる半
導体基板と、上記ゲート電極間における第１絶縁膜およ
び配線層を開口してなるコンタクトホールを介して第ｔ
ｔＩＡ縁膜上の上層配線とを接続するに際して、複数の
ゲート電極を有する半導体基板上に、上記配線層とゲー
ト電極とを絶縁するための第２絶縁層を形威し、続いて
全面に上記配線層、第１Ｉ！橡層および耐エッチングマ
スク用薄膜を順次積層した後、これら三層のコンタクト
ホール領域部を同一レジストマスクを用いて除去して耐
エッチングマスク用薄膜のパターンを形戊し、次に、全
面に、第３絶縁層を形成した後エッチバックをおこなっ
て上記三層のサイドウォールを形成し、しかる後、コン
タクトホール郎の底部の上記第２絶縁層を上記パターン
を用いて除去することによってコンタクトホールを形成
することを特徴とする半導体装置の製造方法である。

すなわち、この発明は、半導体基板上に形成した配線層
と絶縁しつつ、さらに上層の上層配線と基板とのコンタ
クトを形戚するに際して、配線層上に第１絶ｗＬｌｌｉ
を形成して、さらに耐エッチングのためのマスク用薄膜
を形成し、配線層、第１絶縁膜および耐エッチングマス
ク用薄膜の三層のコンタクトホール領域部を同一レジス
トマスクでエッチングした後、配線層のエッチング断面
と上層配線を絶縁するためのサイドウォール形成材料で
ある第３絶縁膜を堆積してエッチングをすることで上記
三層のサイドウオールを形成し、引き続き、コンタクト
底部の第２絶縁膜を除去することによってコンタクトホ
ールを形威するようにしたものである。

この発明における耐エッチングマスク用薄膜としては、
材料がポリシリコンやシリコンナイトライド、あるいは
タングステンシリサイドなどの耐エッチング性のものが
好ましいものとして挙げられる。

この発明における第１絶縁膜としては、ＢＰＳＧやＳＯ
Ｇなどの平坦化が可能な材料のものが好ましい。

これらは公知の方法を用いて形成される。すなわち、Ｂ
ＰＳＧＩ！はＣＶＤ法を用いてデボした後、所定の温度
制御により平坦化され、ＳＯＧ膜は回転塗布法などを用
いて形成される。

この発明における第２絶縁膜としてはＳｉＯ，Ｈが好ま
しいものとして挙げられる。これは高温生戊酸化膜（旧
ｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）、いわゆ
るＨＴＯ膜テあっても、低温生成酸化膜（Ｌｏｗ　Ｔｅ
ｍｐｅｒａｔｕｒｅＯｘｉｄｅ）、いわゆるＬＴＯ膜で
あっても良く、要はゲ一ト電極と配線層を絶縁できるも
のであれば上記のものに限らない。

この発明における第３絶縁膜としてはｓ　ＳｉｎｓのＨ
ＴＯＩＩが好ましいものとして挙げられ、ＳｉｎｓのＬ
ＴＯ膜も使用でき、要は上層配線と配線層を絶縁でき、
かつ段差被覆性に優れたものであれば上記のものに限ら
ない。

（ホ）作用 複数のゲート電極上に、第２絶縁膜、配線層および第１
絶縁膜を順次積層するとともに、さらにその上に耐エッ
チングマスク用薄膜を形成し、それによって同一レジス
トマスクを用いてコンタクトホール領域の上記薄膜、第
１絶縁膜および配線層を除去して上記薄膜のパターンを
形威し、このパターンをマスクに第３絶縁膜のサイドウ
ォールを配線層の側壁に形威し、さらに、上記パターン
をマスクにコンタクト底部の第２絶縁膜を除去してコン
タクトホールを形成するようにしたもので、耐エッチン
グマスク用薄膜を用いない従来のものに比して、上記薄
膜が第１絶縁膜のバリア層となるから、第２絶縁膜を第
１絶縁膜とのエッチングレート比に依存せずに除去でき
、これによりたとえ第１絶８１膜が第２絶縁膜に比して
エッチングレート比の大きなものであっても第１絶縁膜
の膜減りを防止しながら所望の膜厚に制御でき、その結
果、下層の配線層と上層の上層配線との絶縁性を向上で
きる。

（へ）実施例 以下図に示す実施例にもとづいてこの発明を詳述する。

なお、それによってこの発明が限定されるものではない
。

第１図（ｄ）において、半導体集積回路のメモリセル郎
は、シリコン基板ｉ上に１５０入の厚さを有する複数の
ゲート酸化膜３および素子分離郎２を介して、上面に０
．ｌ５μ麿厚のゲート加工用絶縁膜４ａを、側壁にサイ
ドウ中一ル膜５をそれぞれ有するポリシリコンのゲート
電極４と、これらの上方に配設された配線層と、その配
線層上に配設された平坦化のための第１絶縁膜であるＢ
ＰＳＧ膜１０と、そのＢＰＳＧ膜全面に形成された耐エ
ッチングのための５００大のポリシリコン層からなるマ
スク用薄膜ｌ４と、ゲート電極４．４間のマスク用薄膜
１４、配線層およびＢＰＳＧｌｉ　１　０を開口してな
るコンタクトホールｌ５と、ゲート電極４および配線層
間に配設され両者を絶縁するための第２絶縁膜である膜
厚が０．１μｍのＨＴＯ膜６と、コンタクトホールｌ５
を含む上記マスク用薄膜ｌ４全面に沿って順次積層され
たポリシリコン膜（図示せず）および１１Ｓｉ膜（図示
せず）の２層構造からなる上層配線（ビットライン）と
、コンタクトホールｌ５の上部側壁に配設され配線層の
側壁部とビットラインとの導通を防止するための第３絶
縁膜であるサイドウォール用ＨＴＯ！ｉ　Ｉ　２とから
主としてなる。　更に、配線層は、第２絶縁膜６によっ
てゲート電極４と絶縁された０．ｌμＩ厚のポリシリコ
ンの上部電極９と、その直下に配設され膜厚０．０１μ
膿の酸化膜（例えばＳｉＯＪｌ！）のキャパシタ絶縁膜
！ｌを介して０．１μ一厚のポリシリコンの下部電極８
とからなる。

そして、ゲート電極４と下部電極８との間には配線層の
スタックキャパシタのキャパシタ実効面積を増大させる
ために、０．２５μｍ厚のポリシリコンのかさ上げ用電
極７が挿設されている。

以下製造方法について説明する。

まず、複数のゲート電極４を有するシリコン基板ｌ上に
、ゲート加工用絶縁膜４ａを介して、配線層とゲート電
極４とを絶縁するための第２絶縁層６を形成し、続いて
、全面に配線層、第１絶縁［１０（ここまでは従来例と
同一である）、さらには耐エッチングマスク用薄膜１４
を順次積層する［第１図（ａ）参照］。

この際、配線層は、かさ上げ用電極７、下部電極８およ
びキャパシタ絶縁膜２を順次積層した後、これらを同一
のレジストマスクを用いてそれぞれ独立に周知の技術で
異方性エッチングした後、全面に、上部電極９を形成し
てなる。

また、ＢＰＳＧＩＩ　１　０は、上部電極９上にＢＰＳ
Ｇを０．４μ−積層した後、周知のアニールによって平
坦化される。

続いて、マスク用薄膜ｌ４、ＢＰＳＧ膜ｌＯ及び上部電
極９の三膜を、ゲート電極間のコンタクトホ一ル領域Ａ
を同一レジストマスクを用いてそれぞれ独立に周知の技
術で異方性エッチングし、上記マスク用薄１１１４のパ
ターンを得る［第１図（ｂ）参照］。

次に、コンタクトホール領域Ａを含む全面に、ＣＶＤ法
を用いて０．３μ會厚のＩＩＴＯｌ［を形戊した後、エ
ッチバックを付してサイドウオールｌ２を形成する［第
１図（ｃ）参照］。

さらに、上記マスク用薄膜ｌ４のパターンをマスクにエ
ッチングを追加してコンタクトホール領域ＡのＨＴＯ［
６及びゲート酸化膜３を周知の技術で同時に異方性エッ
チングをおこなって除去し、自己整合的にコンタクトホ
ールｌ５を形成する［第１図（ｄ）参照］。

その後、全面に配線用のポリシリコン層及びＷＳｉ．層
とを順次積層して上層配線を形成する。

この際、マスク材料のポリシリコンは同時に加工され、
除去する必要はない。

このように本実施例では、耐エッチング用のマスク層ｌ
４をＢＰＳＧ膜１０上に形成するようにしたので、追加
のエッチングにおいて、コンタクトホール底郎のＨＴＯ
膜６を除去する際に、上層のＢＰＳＧ膜ｌＯが除去され
るのを阻止できてその膜減りを防止でき、これにより上
部電極９とビットラインの導通を防ぐことができて信頼
性の高い配線を施すことが可能となる。

（ト）発明の効果 以上のようにこの発明によれば、複数のゲート電極上に
、第２絶ＲＮ、配線層給よび第１絶縁膜を順次積層する
とともに、さらにその上に耐エッチングマスク用薄膜を
形成し、それによって同一レジストマスクを用いてコン
タクトホール領域の上記薄膜、第１１１！ｔ＃膜および
配線層を除去して上記薄膜のパターンを形成し、このパ
ターンをマスクに第３絶縁膜のサイドウォールを配線層
の側壁に形成し、さらに、上記パターンをマスクにコン
タクト底部の第２絶！ｌＩＥを除去してコンタクトホー
ルを形成するようにしたもので、耐エッチングマスク用
薄膜を用いない従来のものに比して、上記薄膜が第１絶
縁膜のバリア層となるから、第２絶縁膜を第１絶縁膜と
のエッチングレート比に依存せずに除去でき、これによ
りたとえ第１絶縁膜が第２絶縁膜に比してエッチングレ
ート比の大きなものであっても第１絶縁膜の膜減りを防
止しながら所望の膜厚に制御でき、その結果、下層の配
線層と上層の上層配線との絶縁性を向上できる効果があ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図は従来例を示す製造工程説明図である。 ｌ２・・・・・・サイドウ十−ル形威用酸化膜（第３絶
縁膜）、 ｌ３・・・・・・コンタクトホール底郎、ｌ４・・・・
・・マスク用ｉｓ， ｌ５・・・・・・コンタクトホール、 Ａ・・・・・・コンタクトホール領域。 ｌ・・・・・・シリコン基板、２・・・・・・素子分離
部、３・・・・・・ゲート酸化膜、４・・・・・・ゲー
ト電極、５・・・・・・ゲート電極のサイドウォール、
６・・・・・・第２絶縁膜、７・・・・・・かさ上げ用
電極、８・・・・・・スタックキャパシタ下郎電極、９
・・・・・・スタックキャパシタ上部電極、１０・・・
・・・暦間絶縁ＩＩ（第１絶ａｍ＞、１ｌ・・・・・・
キャパシタ絶縁膜、

Claims (1)

1. 【特許請求の範囲】 １、上面に複数のゲート電極を有し、配線層および平坦
   化のための第１絶縁膜を順次積層してなる半導体基板と
   、上記ゲート電極間における第１絶縁膜および配線層を
   開口してなるコンタクトホールを介して第１絶縁膜上の
   上層配線とを接続するに際して、 複数のゲート電極を有する半導体基板上に、上記配線層
   とゲート電極とを絶縁するための第２絶縁層を形成し、
   続いて全面に上記配線層、第１絶縁層および耐エッチン
   グマスク用薄膜を順次積層した後、これら三層のコンタ
   クトホール領域部を同一レジストマスクを用いて除去し
   て耐エッチングマスク用薄膜のパターンを形成し、次に
   、全面に、第３絶縁層を形成した後エッチバックをおこ
   なつて上記三層のサイドウォールを形成し、しかる後、
   コンタクトホール部の底部の上記第２絶縁層を上記パタ
   ーンを用いて除去することによってコンタクトホールを
   形成することを特徴とする半導体装置の製造方法。