JPH03191615A - 出力回路 - Google Patents
出力回路Info
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- JPH03191615A JPH03191615A JP1332096A JP33209689A JPH03191615A JP H03191615 A JPH03191615 A JP H03191615A JP 1332096 A JP1332096 A JP 1332096A JP 33209689 A JP33209689 A JP 33209689A JP H03191615 A JPH03191615 A JP H03191615A
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- 238000006243 chemical reaction Methods 0.000 claims description 24
- 238000001514 detection method Methods 0.000 claims description 13
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路で実現される出力回路に関し、
特にレベル変換回路を含む出力回路に関する。
特にレベル変換回路を含む出力回路に関する。
従来の出力回路について図面を参照して説明する。
第４図は従来の半導体集積回路で実現された出力回路の
一例を示す回路図である。
一例を示す回路図である。
第４図に示すように従来の出力回路は入力端子１をＣＭ
ＯＳレベルＥＣＬレベル変換回路２の入力端３に接続し
、ＣＭＯＳレベルＥＣＬレベル変換回路２の出力端４を
ＮＰＮ型トランジスタ６のベース電極に接続し、ＮＰＮ
型トランジスタ６のコレクタ電極を正電源５に接続し、
ＮＰＮ型トランジスタ６のエミッタ電極を出力端子１０
と抵抗素子７ａの一端とに接続し、抵抗素子７ａの他端
を負電源９に接続して構成されていた。
ＯＳレベルＥＣＬレベル変換回路２の入力端３に接続し
、ＣＭＯＳレベルＥＣＬレベル変換回路２の出力端４を
ＮＰＮ型トランジスタ６のベース電極に接続し、ＮＰＮ
型トランジスタ６のコレクタ電極を正電源５に接続し、
ＮＰＮ型トランジスタ６のエミッタ電極を出力端子１０
と抵抗素子７ａの一端とに接続し、抵抗素子７ａの他端
を負電源９に接続して構成されていた。
第２図にＣＭＯＳレベルＥＣＬレベル変換回路２の一例
を示す、ＣＭＯＳレベルＥＣＬレベル変換回路２の動作
は、第２図が示すように正電源２５の電圧をＶＤＤ、負
電源３ｏの電圧を０、出力端子４のハイレベルとローレ
ベルの電位差をＶＳＢとすると、入力端子３の電圧が０
からＶＤＤに変化すると出力端４はＶＤＤから（ＶＤＤ
−ＶＳＢ）に変化し、入力端３の電圧がＶＤＤからＯに
変化すると出力端は（ＶＤＤ−ＶＳＢ）からＶＤＤに変
化するようになっている。
を示す、ＣＭＯＳレベルＥＣＬレベル変換回路２の動作
は、第２図が示すように正電源２５の電圧をＶＤＤ、負
電源３ｏの電圧を０、出力端子４のハイレベルとローレ
ベルの電位差をＶＳＢとすると、入力端子３の電圧が０
からＶＤＤに変化すると出力端４はＶＤＤから（ＶＤＤ
−ＶＳＢ）に変化し、入力端３の電圧がＶＤＤからＯに
変化すると出力端は（ＶＤＤ−ＶＳＢ）からＶＤＤに変
化するようになっている。
上述の従来の出力回路は、出力端子１ｏの電位が立ち上
がる時は、ＮＰＮ型トランジスタ６のエミッタ電極から
出力端子１０に流れ込む電流によって負荷を駆動し、出
力端子１０の電位が立ち下がる時は、出力端子１０から
抵抗素子７ａに電流が流れることにより負荷に蓄積され
た電荷を放電するようになっていた。
がる時は、ＮＰＮ型トランジスタ６のエミッタ電極から
出力端子１０に流れ込む電流によって負荷を駆動し、出
力端子１０の電位が立ち下がる時は、出力端子１０から
抵抗素子７ａに電流が流れることにより負荷に蓄積され
た電荷を放電するようになっていた。
上述した従来の出力回路は、高速動作をさせるために第
４図の中の抵抗素子７ａの抵抗値を小さくしなければな
らないので、定常電流が大きくなり消費電力が大きくな
るという欠点がある。
４図の中の抵抗素子７ａの抵抗値を小さくしなければな
らないので、定常電流が大きくなり消費電力が大きくな
るという欠点がある。
本発明の出力回路は、入力信号用の入力端子を前記入力
信号が論理値で“Ｏｎから“１”に変化する時点から予
め設定した一定期間だけ“１″を出力してそれ以外は“
Ｏ”を出力する立ち上がり検出回路の入力端とレベル変
換回路の入力端とに接続し、前記レベル変換回路の逆相
出力端子をＮＰＮ型トランジスタのベース電極に接続し
、前記ＮＰＮ型トランジスタのコレクタ電極を正電源に
接続し、前記ＮＰＮ型トランジスタのエミッタ電極を出
力端子と抵抗素子の一方の端子とＮチャネル型ＭＯＳト
ランジスタのドレイン電極とに接続し、前記抵抗素子の
他方の端子と前記Ｎチャネル型ＭＯＳトランジスタのソ
ース電極とを負電源に接続し、前記立ち上がり検出回路
の出力端を前記Ｎチャネル型ＭＯＳトランジスタのゲー
ト電極に接続して成っている。
信号が論理値で“Ｏｎから“１”に変化する時点から予
め設定した一定期間だけ“１″を出力してそれ以外は“
Ｏ”を出力する立ち上がり検出回路の入力端とレベル変
換回路の入力端とに接続し、前記レベル変換回路の逆相
出力端子をＮＰＮ型トランジスタのベース電極に接続し
、前記ＮＰＮ型トランジスタのコレクタ電極を正電源に
接続し、前記ＮＰＮ型トランジスタのエミッタ電極を出
力端子と抵抗素子の一方の端子とＮチャネル型ＭＯＳト
ランジスタのドレイン電極とに接続し、前記抵抗素子の
他方の端子と前記Ｎチャネル型ＭＯＳトランジスタのソ
ース電極とを負電源に接続し、前記立ち上がり検出回路
の出力端を前記Ｎチャネル型ＭＯＳトランジスタのゲー
ト電極に接続して成っている。
次に、本発明について図面を参照して説明する。
第１図は本発明の出力回路の一実施例を示す回路図、第
２図は第１図の中のＣＭＯＳレベルＥＣＬレベル変換回
路の一例を示す回路図、第３図は第１図の中の立ち上が
り検出回路の一例を示す回路図である。
２図は第１図の中のＣＭＯＳレベルＥＣＬレベル変換回
路の一例を示す回路図、第３図は第１図の中の立ち上が
り検出回路の一例を示す回路図である。
第１図において、本実施例の出力回路は、出力端子１を
立ち上がり検出回路１１の入力端１２とＣＭＯＳレベル
ＥＣＬレベル変換回路２の入力端３に接続し、ＣＭＯＳ
レベルＥＣＬレベル変換回路２の逆相出力端４をＮＰＮ
型トランジスタ６のベース電極に接続し、ＮＰＮ型トラ
ンジスタ６のコレクタ電極を正電源５に接続し、ＮＰＮ
型トランジスタ６のエミッタ電極を出力端子１０と抵抗
素子７の一方の端子とＮチャネル型ＭＯＳトランジスタ
８のドレイン電極に接続し、抵抗素子７の他方の端子と
Ｎチャネル型ＭｏＳトランジスタ８のソース電極を負電
源９に接続し、立ち上がり検出回路１１の出力端１３を
Ｎチャネル型ＭＯＳトランジスタ８のゲート電極に接続
して構成している。
立ち上がり検出回路１１の入力端１２とＣＭＯＳレベル
ＥＣＬレベル変換回路２の入力端３に接続し、ＣＭＯＳ
レベルＥＣＬレベル変換回路２の逆相出力端４をＮＰＮ
型トランジスタ６のベース電極に接続し、ＮＰＮ型トラ
ンジスタ６のコレクタ電極を正電源５に接続し、ＮＰＮ
型トランジスタ６のエミッタ電極を出力端子１０と抵抗
素子７の一方の端子とＮチャネル型ＭＯＳトランジスタ
８のドレイン電極に接続し、抵抗素子７の他方の端子と
Ｎチャネル型ＭｏＳトランジスタ８のソース電極を負電
源９に接続し、立ち上がり検出回路１１の出力端１３を
Ｎチャネル型ＭＯＳトランジスタ８のゲート電極に接続
して構成している。
次に、本実施例の動作について説明する。
ここで、負電源９の電位を０、正電源５の電位をＶＤＤ
にし、ＮＰＮ型トランジスタ６のオン状態におけるエミ
ッタ電極とベース電極の電位差をＶＢＥとし、ＣＭＯＳ
レベルＥＣＬレベル変換回路２の出力端子１０のハイレ
ベルとローレベルとの電位差をＶＳＢとし、この時ＣＭ
ＯＳレベルＥＣＬレベル変換回路２は、ＣＭＯＳレベル
ＥＣＬレベル変換回路２の入力端３がＣＭＯＳレベルで
ＶＤＤから０に変化すると逆相出力端４を、（ＶＤＤ−
ＶＳＢ）からＶＤＤに変化させ、ＣＭＯＳレベルＥＣＬ
レベル変換回路２の入力端３がＣＭＯＳレベルでＯから
ＶＤＤに変化すると逆相出力端子４をＶＤＤから（ＶＤ
Ｄ−ＶＳＢ）に変化させるものとして本実施例の説明を
行う。
にし、ＮＰＮ型トランジスタ６のオン状態におけるエミ
ッタ電極とベース電極の電位差をＶＢＥとし、ＣＭＯＳ
レベルＥＣＬレベル変換回路２の出力端子１０のハイレ
ベルとローレベルとの電位差をＶＳＢとし、この時ＣＭ
ＯＳレベルＥＣＬレベル変換回路２は、ＣＭＯＳレベル
ＥＣＬレベル変換回路２の入力端３がＣＭＯＳレベルで
ＶＤＤから０に変化すると逆相出力端４を、（ＶＤＤ−
ＶＳＢ）からＶＤＤに変化させ、ＣＭＯＳレベルＥＣＬ
レベル変換回路２の入力端３がＣＭＯＳレベルでＯから
ＶＤＤに変化すると逆相出力端子４をＶＤＤから（ＶＤ
Ｄ−ＶＳＢ）に変化させるものとして本実施例の説明を
行う。
尚立ち上がり検出回路１１の回路の一例を第３図に示す
。
。
入力端−子１の電位がＯがらＶＤＤに変化すると、ＣＭ
ＯＳレベルＥＣＬレベル変換回路２の逆相出力端４の電
位はＶＤＤから（ＶＤＤ−ＶＳＢ）に変化し、立ち上が
り検出回路１１は予め設定した一定期間論理値で°“１
”を出力するため、その間Ｎチャネル型ＭＯＳトランジ
スタ８はオン状態となるので出力端子１０に付く負荷に
蓄積された電荷が抵抗素子７を通りＮチャネル型ＭＯＳ
トランジスタ８のソース電極がちドレイン電極を通って
負電源９に流れ込むことによって出力端子１０の電位を
（ＶＤＤ−ＶＳＢ−ＶＢＥ）に下げ、その後立ち上がり
検出回路１１は論理値で°０°゛を出力するためＮチャ
ネル型ＭＯＳトランジスタ８はオフ状態となり抵抗素子
７によって出力端子１０の電位は保たれる。一方、入力
端子１の電位がＶＤＤから０に変化すると、立ち上がり
検出回路１１は論理値で“０°”のままなのでＮチャネ
ル型ＭＯ９トランジスタ８はオフ状態となり、ＣＭＯＳ
レベルＥＣＬ変換回路２の逆相出力端４の電位は（ＶＤ
Ｄ−ＶＳＢ）からＶＤＤに変化し出力端子１０を（ＶＤ
Ｄ−ＶＢＥ）に立ち上げるが、この時はＮチャネル型Ｍ
ＯＳトランジスタ８はオフ状態のため、ＮＰＮ型トラン
ジスタ５のエミッタ電流は出力端子１０を通って負荷を
駆動し、また一部が抵抗素子７を通って負電源９に流れ
込む、そのため、入力端子１が論理値でＩＩ Ｏ１１か
ら“１”に変化する時のみＮチャネル型ＭＯＳトランジ
スタ８がオン状態となり出力端子１０の論理値で１”か
ら“０″への変化を速め、それ以外のときはＮチャネル
型ＭＯＳトランジスタ８がオフ状態のとなるため抵抗素
子７の抵抗値を大きくすることにより定常電流を小さく
することが出来るので、消費電力を少なくできる。
ＯＳレベルＥＣＬレベル変換回路２の逆相出力端４の電
位はＶＤＤから（ＶＤＤ−ＶＳＢ）に変化し、立ち上が
り検出回路１１は予め設定した一定期間論理値で°“１
”を出力するため、その間Ｎチャネル型ＭＯＳトランジ
スタ８はオン状態となるので出力端子１０に付く負荷に
蓄積された電荷が抵抗素子７を通りＮチャネル型ＭＯＳ
トランジスタ８のソース電極がちドレイン電極を通って
負電源９に流れ込むことによって出力端子１０の電位を
（ＶＤＤ−ＶＳＢ−ＶＢＥ）に下げ、その後立ち上がり
検出回路１１は論理値で°０°゛を出力するためＮチャ
ネル型ＭＯＳトランジスタ８はオフ状態となり抵抗素子
７によって出力端子１０の電位は保たれる。一方、入力
端子１の電位がＶＤＤから０に変化すると、立ち上がり
検出回路１１は論理値で“０°”のままなのでＮチャネ
ル型ＭＯ９トランジスタ８はオフ状態となり、ＣＭＯＳ
レベルＥＣＬ変換回路２の逆相出力端４の電位は（ＶＤ
Ｄ−ＶＳＢ）からＶＤＤに変化し出力端子１０を（ＶＤ
Ｄ−ＶＢＥ）に立ち上げるが、この時はＮチャネル型Ｍ
ＯＳトランジスタ８はオフ状態のため、ＮＰＮ型トラン
ジスタ５のエミッタ電流は出力端子１０を通って負荷を
駆動し、また一部が抵抗素子７を通って負電源９に流れ
込む、そのため、入力端子１が論理値でＩＩ Ｏ１１か
ら“１”に変化する時のみＮチャネル型ＭＯＳトランジ
スタ８がオン状態となり出力端子１０の論理値で１”か
ら“０″への変化を速め、それ以外のときはＮチャネル
型ＭＯＳトランジスタ８がオフ状態のとなるため抵抗素
子７の抵抗値を大きくすることにより定常電流を小さく
することが出来るので、消費電力を少なくできる。
以上説明したように本発明は、入力信号用の入力端子を
入力信号が論理値で“０パから“１°゛に変化する時か
ら予め設定した一定期間だけ“１°′を出力してそれ以
外は“０”を出力する立ち上がり検出回路の入力端とレ
ベル変換回路の入力端とに接続し、レベル変換回路の逆
相出力端をＮＰＮ型トランジスタのベース電極に接続し
、ＮＰＮ型トランジスタのコレクタ電極を正電源に接続
し、ＮＰＮ型トランジスタのエミッタ電極を出力端子と
抵抗素子の一方の端子とＮチャネル型ＭＯＳトランジス
タのドレイン電極とに接続し、抵抗素子の他方の端子と
Ｎチャネル型ＭＯＳトランジスタのソース電極とを負電
源に接続し、立ち上がり検出回路の出力端をＮチャネル
型ＭＯＳトランジスタのゲートを極に接続して構成する
ことによって、入力信号が論理値で“０゛から“１”に
変化する時のみＮチャネル型ＭＯＳトランジスタがオン
状態となり出力端子の論理値で°“１”から““０”へ
の変化を速め、それ以外のときはＮチャネル型ＭＯ５ト
ランジスタがオフ状態となるため抵抗素子の抵抗値を大
きくすることにより定常電流を小さくすることができる
ので、従来より消費電力を小さくすることができる効果
がある。
入力信号が論理値で“０パから“１°゛に変化する時か
ら予め設定した一定期間だけ“１°′を出力してそれ以
外は“０”を出力する立ち上がり検出回路の入力端とレ
ベル変換回路の入力端とに接続し、レベル変換回路の逆
相出力端をＮＰＮ型トランジスタのベース電極に接続し
、ＮＰＮ型トランジスタのコレクタ電極を正電源に接続
し、ＮＰＮ型トランジスタのエミッタ電極を出力端子と
抵抗素子の一方の端子とＮチャネル型ＭＯＳトランジス
タのドレイン電極とに接続し、抵抗素子の他方の端子と
Ｎチャネル型ＭＯＳトランジスタのソース電極とを負電
源に接続し、立ち上がり検出回路の出力端をＮチャネル
型ＭＯＳトランジスタのゲートを極に接続して構成する
ことによって、入力信号が論理値で“０゛から“１”に
変化する時のみＮチャネル型ＭＯＳトランジスタがオン
状態となり出力端子の論理値で°“１”から““０”へ
の変化を速め、それ以外のときはＮチャネル型ＭＯ５ト
ランジスタがオフ状態となるため抵抗素子の抵抗値を大
きくすることにより定常電流を小さくすることができる
ので、従来より消費電力を小さくすることができる効果
がある。
第１図は本発明の出力回路の一実施例を示す回路図、第
２図は第１図の中のＣＭＯＳレベルＥＣＬレベル変換回
路の一例を示す回路図、第３図は第１図の中の立ち上が
り検出回路の一例を示す回路図、第４図は従来の出力回
路の一例を示す回路図である。 １・・・入力端子、２・・・ＣＭＯＳレベルＥＣＬレベ
ル変換回路、３・・・入力端、４・・・逆送出力端、５
・・・正電源、６・・・ＮＰＮ型トランジスタ、７．７
ａ・・・抵抗素子、８・・・Ｎチャネル型ＭＯＳトラン
ジスタ、９・・・負電源、１０・・・出力端子、１１・
・・立ち上がり検出回路、１２・・・入力端、１３・・
・出力端、２１．２２．２３．２５．２７・・・抵抗素
子、２４・・・正電源、２６・・・ＮＰＮ型トランジス
タ、２８・・・ＮＰＮ型トランジスタ、２９・・・定電
流源、３０・・・負電源、３１・・・リファレンス電圧
入力端子、１１１・・・遅延回路、１１２・・・インバ
ータ回路、１１３・・・ＡＮＤ回路。
２図は第１図の中のＣＭＯＳレベルＥＣＬレベル変換回
路の一例を示す回路図、第３図は第１図の中の立ち上が
り検出回路の一例を示す回路図、第４図は従来の出力回
路の一例を示す回路図である。 １・・・入力端子、２・・・ＣＭＯＳレベルＥＣＬレベ
ル変換回路、３・・・入力端、４・・・逆送出力端、５
・・・正電源、６・・・ＮＰＮ型トランジスタ、７．７
ａ・・・抵抗素子、８・・・Ｎチャネル型ＭＯＳトラン
ジスタ、９・・・負電源、１０・・・出力端子、１１・
・・立ち上がり検出回路、１２・・・入力端、１３・・
・出力端、２１．２２．２３．２５．２７・・・抵抗素
子、２４・・・正電源、２６・・・ＮＰＮ型トランジス
タ、２８・・・ＮＰＮ型トランジスタ、２９・・・定電
流源、３０・・・負電源、３１・・・リファレンス電圧
入力端子、１１１・・・遅延回路、１１２・・・インバ
ータ回路、１１３・・・ＡＮＤ回路。
Claims (1)
- 入力信号用の入力端子を前記入力信号が論理値で“０”
から“１”に変化する時点から予め設定した一定期間だ
け“１”を出力してそれ以外は“０”を出力する立ち上
がり検出回路の入力端とレベル変換回路の入力端とに接
続し、前記レベル変換回路の逆相出力端子をＮＰＮ型ト
ランジスタのベース電極に接続し、前記ＮＰＮ型トラン
ジスタのコレクタ電極を正電源に接続し、前記ＮＰＮ型
トランジスタのエミッタ電極を出力端子と抵抗素子の一
方の端子とＮチャネル型ＭＯＳトランジスタのドレイン
電極とに接続し、前記抵抗素子の他方の端子と前記Ｎチ
ャネル型ＭＯＳトランジスタのソース電極とを負電源に
接続し、前記立ち上がり検出回路の出力端を前記Ｎチャ
ネル型ＭＯＳトランジスタのゲート電極に接続して成る
ことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332096A JPH03191615A (ja) | 1989-12-20 | 1989-12-20 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332096A JPH03191615A (ja) | 1989-12-20 | 1989-12-20 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03191615A true JPH03191615A (ja) | 1991-08-21 |
Family
ID=18251101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332096A Pending JPH03191615A (ja) | 1989-12-20 | 1989-12-20 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03191615A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998733B2 (en) | 2002-05-07 | 2006-02-14 | Renesas Technology Corp. | Pulse current generation circuit |
| JP2007081608A (ja) * | 2005-09-13 | 2007-03-29 | Nec Electronics Corp | 出力バッファ回路 |
-
1989
- 1989-12-20 JP JP1332096A patent/JPH03191615A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998733B2 (en) | 2002-05-07 | 2006-02-14 | Renesas Technology Corp. | Pulse current generation circuit |
| JP2007081608A (ja) * | 2005-09-13 | 2007-03-29 | Nec Electronics Corp | 出力バッファ回路 |
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