JPH03153081A - 電界効果型トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜構造の電界効果型トランジスタおよびそ
の製造方法に関するものである。

［従来の技術］ 従来、絶縁基板上に半導体薄膜を形成した所謂Ｓｏｌ　
（Ｓｉｌｉｃｏｎ　　Ｏｎ　　Ｉｎ５ｕｌａｔｏｒ）構
造を有する絶縁ゲート型電界効果トランジスタ（以下Ｍ
Ｏ３ＦＥＴという）において、特にＳｏｌ膜厚が数千Å
以下でチャネル領域が全て空乏化するような薄膜ＭＯＳ
　Ｆ　ＥＴでは、短チヤネル効果の抑制効果、移動度の
増加、オーバーシュート現象の低減など、バルク構造や
厚膜Ｓｏｌ構造のものでは得られない優れた性能を持つ
ことが知られている。

第２図に一般的な薄膜ＭＯ３ＦＥＴの構造を示す。この
ＭＯＳＦＥＴは、絶縁基板、例えば表面にＳｉｎｇ層２
５が形成された基板上にソース・ドレイン領域２０とチ
ャネル形成領域２１となるＳｉ膜２２を形成した後、こ
のＳｉ膜２２上にＳｉｎｇのゲート絶縁膜２３とゲート
電極２４を形成することにより製造できる。

しかしながら、上述の薄膜ＭＯ３ＦＥＴでは、例えばソ
ース・ドレイン領域２０のように単に抵抗体として働い
ている部分の膜厚が薄いため、シート抵抗が非常に大き
くなり、電流駆動能力が低下してしまう問題がある。ま
た、素子の微細化に伴って、ゲート電極２４とソース・
ドレイン領域２０のオーバーラツプ部２０ａの不純物濃
度変化が急峻であることから高電界が印加し、ドレイン
頭載近傍にホットキャリア（電界からエネルギーを得て
高エネルギー状態となったキャリア）が発生し、このホ
ットキャリアのゲート酸化膜２３への注入によって素子
特性が劣化するという問題がある。

これら問題を同時に解決するものとして、例えば特開昭
６２−２８１４７３号公報には、イオン注入によって生
じる深さ方向の距離に対する不純物濃度分布を利用して
、ソース・ドレイン領域のゲート電極近傍が他のソース
・ドレイン領域表面より低くなるように段差を形成し、
ゲート電極領域をマスクとして不純物をイオン注入する
ことにより、第３図に示すように、ゲート電極３０近傍
のソース・ドレイン領域３１ａにおける不純物濃度を他
のソース・ドレイン領域３１より低濃度としてホットキ
ャリアの発生を抑制する所謂ＬＤＤ（Ｌｉｇｈｔｌｙ　
　Ｄｏｐｅｄ　　Ｄｒａｉｎ）構造とするものが提案さ
れている。

しかしながら、このものは上述の如くゲート電極領域を
マスクとしてイオン注入を行うために、必然的にゲート
長はＳｉ膜の段差によって低くされた領域幅よりも微細
に構成する必要がある。従って、素子の微細化がさらに
進めば、さらにゲート電極は微細化が要求され、ゲート
電極を精度よく構成することが困難となってしまう、す
なわち、素子を精度よく構成しようとすると、素子の微
細化に対応できなくなってしまうという問題がある。

〔発明が解決しようとする課題〕

本発明は、上記種々の問題を鑑みてなされたものであり
、ソース・ドレイン領域のシート抵抗増大およびホット
キャリアの発生を抑制するとともに、素子の微細化に対
応できる薄膜構造の電界効果型トランジスタおよびその
製造方法を提供することを目的とする。

［課題を解決するための手段］ 本発明は上記目的を達成するために、 請求項１記載の発明においては、 絶縁基板上の半導体膜に、ソース領域、ドレイン領域、
ゲート絶縁膜およびゲート電極を有して、前記半導体膜
を動作半導体層とする電界効果型トランジスタにおいて
、 前記半導体膜には、前記ソース、ドレイン領域の一部を
含むチャネル領域を、前記ソース、ドレイン領域の他部
よりも薄膜とする凹部が設けられ、かつ、この半導体膜
に設けられた凹部の幅と実質的に同一長もしくはそれよ
り長く、前記ゲート電極が構成されていることを特徴と
する電界効果型トランジスタを提供し、 請求項２記載の発明においては、 絶縁基板上に、第１導電型の第１半導体層およびその上
層に前記第１半導体層よりも不純物濃度が高濃度の第２
導電型の第２半導体層を有する半導体膜を形成する第１
の工程と、 前記半導体ｎりの一領域を他領域に比して薄膜化するべ
く、この一領域における前記第２半導体層を除去して、
この一領域に第１導電型の前記第１半導体層からなる薄
膜部を形成する第２の工程と、前記半導体膜の薄膜部を
熱酸化してゲート酸化膜を形成するとともに、この熱酸
化の熱処理によって、前記半導体膜の他領域における前
記第２半導体層から第２導電型の不純物を前記薄膜部へ
水平方向に拡散させて、前記ｙｉ膜部に第１導電型と第
２導電型の境界面を形成し、この薄膜部の拡散領域を前
記第２半・導体層よりも不純物濃度が低濃度の第２導電
型とする第３の工程と、 前記ゲート酸化膜を介して前記半導体膜の薄膜部上にゲ
ート電極を配設する第４の工程とを含むことを特徴とす
る電界効果型トランジスタの製造方法を提供する。

〔実施例〕

以下、本発明を図に示す実施例に基づいて説明する。

第１図（ａ）〜（ｇ）は本発明一実施例の製造方法の各
工程における断面図を示したものである。以下、本実施
例を製造工程に従って説明する。

まず、第１図（ａ）に示すように、Ｓｉ基板１０表面に
順次ＳｉＯ□膜１ｂ、Ｓｉ膜１ａを形成し、Ｓｏｌ基板
１とする。なお、Ｓｏｌ基板１において、Ｓ　ｉＮｌ　
ａは３０１部を構成する膜厚０．３〜１μｍ程度、不純
物濃度Ｉ　Ｘ　１０１７ｃｍ−’以下のｐ型５ｉＷ４で
ある。

次に、このＳＯ■基板１を、第１図（ｂ）に示すように
、３０１部１ａをエツチングしてシリコンアイランドと
することにより素子分離する。またこの素子分離はＬＯ
ＣＯ３法を用い、酸化膜層によって行うようにしてもよ
い。

次に、第１図（Ｃ）に示すように、イオン注入法により
、例えばリンＰのようなｎ型の不純物をドープして、不
純物濃度が１０”ｃｍ−’以上の高濃度ｎ゛層３を形成
する。らの時、基板絶縁膜ｌｂ上に残ったｐ−７１４の
厚さが０．２μｍ程度になるようにイオン注入の加速電
圧、熱処理時間を制御する。

なお、２はシリコンアイランド表面に形成された酸化膜
である。また、この時の不純物のドープは気相法などの
他の方法を用いてもよい。

そして、第１図（ｄ）に示すように、チャネル領域形成
予定位置が開口した所定のパターンを有するレジスト６
を被着して、例えばフッ酸、硝酸、酢酸の１：３：８の
混合液により、ｎ″Ｎ３を選択的にエツチングする。こ
れにより、チャネル領域５として、膜厚０．２μｍ以下
に薄膜化された２層７が形成される。ここでｎ゛層３選
択エツチングを用いることでｐ−層７の膜厚は精度よく
制御できる。なお、このエツチングは光励起Ｃ１□ガス
によるドライエツチング法など他のエツチングを用いて
もよい。また、ｐ−層７の膜厚を精度よく制御できれば
、特に選択エツチングは必要とするものではない。続い
て、第１図（ｅ）に示すように、レジスト６を剥離した
後に、熱酸化してチャネル領域５にゲート酸化膜８を形
成する。また、この時の熱処理の条件により、ｎ０層３
の不純物がさらに拡散し、ｎ″Ｎ３は基板絶縁膜ｉｂま
で達することになる。このｎ０層３の拡散により、ｎ゛
層３ｐ−層７の接合面９が薄膜とされたチャネル領域５
を水平方向に移動することになるが、この水平方向への
拡散は第５図の曲線Ｐに示すようにｎ″Ｎ３の濃度が１
０”ＣＩ−”以下の比較的低いところから起こるため、
第４図（ａ）の曲線Ａに示すようにゲート領域とソース
・ドレイン領域とのオーバーラツプ部（薄膜部５へのｎ
゛層３拡散領域）での不純物濃度変化はゆるやかとなる
。なお、第４図（ａ）の曲線Ｂは第２図に示す従来の薄
膜ＭＯＳＦＥＴの不純物濃度の変化を示す特性線である
。

その後、第１図（ｆ）に示すようにチャネル領域すなわ
ち薄膜部５にゲート１０を形成する。この時、ゲート長
Ｗは薄膜部５の幅と同等かそれ以上の長さとするが、ソ
ース・ドレイン領域とチャネル領域とは薄膜部５の凹部
によって自己整合的に形成されるために、素子の微細化
が進んでもゲートの位置合わせ精度等により素子加工精
度が悪くなることはない。

さらに、第１図（ｇ）に示すように、層間絶縁膜１１、
電極１２を形成し、所望のＳｏｌ構造ＭＯ３ＦＥＴが製
造される。また、厚膜のソース・ドレイン領域のシート
抵抗を低減するためゲートＩＯ形成後にこのゲート領域
と自己整合的にさらにＡｓなどのｎ型の不純物をドープ
してもよい。これによりソース・ドレイン電極１２直下
の垂直方向の不純物Ａｓの濃度分布は、第５図の曲線Ａ
ｓに示すように基板絶縁膜１ｂから薄膜領域５と同等の
厚さの部分までを１０”ｃｌ”以上の高濃度とすること
ができる。

上記製造工程に従って製造した第１図（ｇ）に示すＭＯ
ＳＦＥＴは、ソース・ドレイン領域の一部１３ａを含む
チャネル領域１４が他のソース・ドレイン領域１３に対
して薄くされている。従って、チャネル領域１４が薄膜
であることから、チャネル領域はすべて空乏化し、第２
図に示す従来の薄膜ＭＯ３ＦＥＴ同様、ソース・ドレイ
ン耐圧向上。

しきい値シフトの抑制、サブスレッショルド特性の劣化
抑制等の短チヤネル効果の抑制、チャネル移動度の増加
、オーバーシュート現象の低減などの優れた特性を得る
ことができる。さらに、ソース・ドレイン領域において
、薄膜領域は必要最小限で他の部分は厚膜とされている
ので、ソース・ドレイン領域のシート抵抗は小さくでき
、この部分の直列抵抗成分を低減できる。

また、上記実施例によるＭＯ３ＦＥ−Ｔと第２図に示す
薄膜ＭＯ３ＦＥＴにおいて、各々第１図（６）。

第２図の、ＸＸ′線に沿ったＳｏｔ部境異境界面ける不
純物濃度分布を第４図（ａ）に、またゲート電圧Ｖｃｓ
”ＩＶ、　　ソース・ドレイン電圧■。、＝２■におけ
る電界強度分布のシミュレーション結果を第４図（ｂ）
に示す、これら第４図において、曲線Ａは上記実施例に
よるものの特性、曲線Ｂは第２図に示す従来のものの特
性を示しているが、第４図（ａ）に示す如く、本実施例
によるものは、ｙｌ膜部のゲート領域とソース・ドレイ
ン領域のオーバーラツプ部１３ａの不純物濃度変化が従
来のものの回部２０ａの不純物濃度変化よりも緩やかと
なっているため、第４図（ｂ）に示す如く、ドレイン側
に発生する最大電界を抑えることができ、ドレイン領域
近傍におけるホットキャリアの発生を抑制することがで
きる。

そして、上記実施例によればゲート電極はゲート長Ｗが
薄膜部の幅と同等かそれ以上の長さで構成でき、かつ、
ソース・ドレイン領域とチャネル領域とは薄膜部によっ
て自己整合的に形成されるため、素子の微細化が進んで
も、ゲートの位置合わせ精度等により素子加工精度が悪
くなることもなく、精度よく素子を製造することができ
る。

なお、上記実施例においては、ｎチャネル型のＭＯＳＦ
ＥＴであったが、Ｐチャネル型のものであってもよい。

〔発明の効果］ 以上述べたように、本発明の薄膜構造の電界効果型トラ
ンジスタによれば、ソース・ドレイン領域のシート抵抗
増大およびホットキャリアの発生を抑制することができ
るとともに、素子の微細化に対応することができるとい
う優れた効果がある。

【図面の簡単な説明】

第１図（ａ）〜（２）は本発明一実施例の製造工程順の
素子断面図、第２図および第３図は従来の製造方法によ
り製造された薄膜ＭＯ３ＦＥＴの断面図、第４図（ａ）
は本発明一実施例によるＭＯＳ　Ｆ　ＥＴと従来技術に
よる薄膜ＭＯ３ＦＥＴの不純物濃度分布を示す特性図、
第４図（ｂ）は同図（ａ）に示す不純物濃度分布での電
界強度分布を示す特性図、第５図は本発明一実施例での
表面からの深さ方向の不純物濃度の分布を示す特性図で
ある。 １・・・Ｓｏｌ基板、ｌａ・・・Ｓｉ膜縁膜、３・・・
ｎ−層、４・・・ｐ−層・・・薄ｎりｐ−層、８・・・
ゲート酸化膜。 ｐ−層の接合面、１０・・・ゲート トレイン’ｔｌｌＬ　　１３　ａ・・・ソース・ゲート
領域とのオーハーラソプ部２ ヤネル領域。 １ｂ・・・基板絶 ５・・・薄膜部、７ ９・・・ｎ゛層と １３・・・ソース・ ドレイン領域の １４・・・薄膜チ

Claims (3)

【特許請求の範囲】
1. （１）絶縁基板上の半導体膜に、ソース領域、ドレイン
   領域、ゲート絶縁膜およびゲート電極を有して、前記半
   導体膜を動作半導体層とする電界効果型トランジスタに
   おいて、 前記半導体膜には、前記ソース、ドレイン領域の一部を
   含むチャネル領域を、前記ソース、ドレイン領域の他部
   よりも薄膜とする凹部が設けられ、かつ、この半導体膜
   に設けられた凹部の幅と実質的に同一長もしくはそれよ
   り長く、前記ゲート電極が構成されていることを特徴と
   する電界効果型トランジスタ。
2. （２）絶縁基板上に、第１導電型の第１半導体層および
   その上層に前記第１半導体層よりも不純物濃度が高濃度
   の第２導電型の第２半導体層を有する半導体膜を形成す
   る第１の工程と、 前記半導体膜の一領域を他領域に比して薄膜化するべく
   、この一領域における前記第２半導体層を除去して、こ
   の一領域に第１導電型の前記第１半導体層からなる薄膜
   部を形成する第２の工程と、前記半導体膜の薄膜部を熱
   酸化してゲート酸化膜を形成するとともに、この熱酸化
   の熱処理によって、前記半導体膜の他領域における前記
   第２半導体層から第２導電型の不純物を前記薄膜部へ水
   平方向に拡散させて、前記薄膜部に第１導電型と第２導
   電型の境界面を形成し、この薄膜部への拡散領域を前記
   第２半導体層よも不純物濃度が低濃度の第２導電型とす
   る第３の工程と、 前記ゲート酸化膜を介して前記半導体膜の薄膜部上にゲ
   ート電極を配設する第４の工程と を含むことを特徴とする電界効果型トランジスタの製造
   方法。
3. （３）前記第４の工程の後に、前記ゲート電極あるいは
   前記ゲート酸化膜と自己整合的に、第２導電型の不純物
   を前記半導体膜の他領域にドープする工程を含むことを
   特徴とする請求項２記載の電界効果型トランジスタの製
   造方法。