JPH077086A - 半導体記憶装置の電荷保存電極製造方法 - Google Patents
半導体記憶装置の電荷保存電極製造方法Info
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- JPH077086A JPH077086A JP5338045A JP33804593A JPH077086A JP H077086 A JPH077086 A JP H077086A JP 5338045 A JP5338045 A JP 5338045A JP 33804593 A JP33804593 A JP 33804593A JP H077086 A JPH077086 A JP H077086A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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-
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Abstract
(57)【要約】
【構成】 電荷保存電極コンタクトとゲート電極との一
定間隔を考慮せずにマスクを製作した後、電荷保存電極
コンタクト形成後にスペーサー絶縁膜を用いてマスク上
の電荷保存電極コンタクトの大きさより小さく形成し
て、電荷保存電極コンタクトとゲート電極間に一定間隔
を確保することにより、半導体記憶装置のセル面積を最
小化し、さらに、電荷保存電極を二重，三重に形成し
て、隣接の電荷保存電極間の間隔を写真現像技術におけ
る最小の大きさより小さくして、電荷保存電極の大きさ
を極大化したものである。 【効果】 半導体記憶装置のキャパシター装置を極大化
して、窮極的に半導体記憶装置の高集積化を実現できる
効果がある。
定間隔を考慮せずにマスクを製作した後、電荷保存電極
コンタクト形成後にスペーサー絶縁膜を用いてマスク上
の電荷保存電極コンタクトの大きさより小さく形成し
て、電荷保存電極コンタクトとゲート電極間に一定間隔
を確保することにより、半導体記憶装置のセル面積を最
小化し、さらに、電荷保存電極を二重，三重に形成し
て、隣接の電荷保存電極間の間隔を写真現像技術におけ
る最小の大きさより小さくして、電荷保存電極の大きさ
を極大化したものである。 【効果】 半導体記憶装置のキャパシター装置を極大化
して、窮極的に半導体記憶装置の高集積化を実現できる
効果がある。
Description
【０００１】
【産業上の利用分野】本発明はドレイン電極にビット線
が連結され、ソース電極に電荷保存電極が連結される半
導体記憶装置の電荷保存電極製造方法に関し、特に、セ
ル面積を最小化し、キャパシターの容量を極大化する半
導体記憶装置の電荷保存電極製造方法に関する。
が連結され、ソース電極に電荷保存電極が連結される半
導体記憶装置の電荷保存電極製造方法に関し、特に、セ
ル面積を最小化し、キャパシターの容量を極大化する半
導体記憶装置の電荷保存電極製造方法に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９２−２６８９０号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
の基礎たる韓国特許出願第１９９２−２６８９０号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】一般的に、半導体記憶装置の高集積化に
従って単位セルの面積が減小しながらトランジスターに
ビット線が接続され、ソース電極には電荷保存電極が接
続されなければならなく、さらに、ソース電極に接続さ
れた電荷保存電極はデータを充分に感知するために充分
なキャパシター容量を確保しなければならない。
従って単位セルの面積が減小しながらトランジスターに
ビット線が接続され、ソース電極には電荷保存電極が接
続されなければならなく、さらに、ソース電極に接続さ
れた電荷保存電極はデータを充分に感知するために充分
なキャパシター容量を確保しなければならない。
【０００４】ここで、ソース電極に電荷保存電極を接続
させながら、ゲート電極とは絶縁されるようにするため
に、電荷保存電極コンタクトを形成するとき、ゲート電
極とは一定距離以上の間隔を維持しなければならない。
すなわち、電荷保存電極コンタクトマスクとゲート電極
マスク間の間隔はマスク作業時に発生する誤整列許容誤
差（ｍｉｓａｌｉｇｎｍｅｎｔ ｔｏｌｅｒａｎｃ
ｅ），ＣＤ（Ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）
変化、そして、電荷保存電極コンタクトとゲート電極間
の絶縁膜厚さを考慮して電荷保存電極を形成して来た。
させながら、ゲート電極とは絶縁されるようにするため
に、電荷保存電極コンタクトを形成するとき、ゲート電
極とは一定距離以上の間隔を維持しなければならない。
すなわち、電荷保存電極コンタクトマスクとゲート電極
マスク間の間隔はマスク作業時に発生する誤整列許容誤
差（ｍｉｓａｌｉｇｎｍｅｎｔ ｔｏｌｅｒａｎｃ
ｅ），ＣＤ（Ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）
変化、そして、電荷保存電極コンタクトとゲート電極間
の絶縁膜厚さを考慮して電荷保存電極を形成して来た。
【０００５】従来の二重電荷保存電極製造方法を図３
（Ａ）ないし図３（Ｃ），図４（Ａ）ないし図４（Ｃ）
を参照して説明すると、図面において１は半導体基板、
２は素子分離絶縁膜、３はゲート酸化膜、４はゲート電
極、５はソース電極、５′はドレイン電極、６は層間絶
縁膜、７，９は電荷保存電極用伝導物質、８は犠牲膜、
１０はスペーサー絶縁膜をそれぞれ示す。
（Ａ）ないし図３（Ｃ），図４（Ａ）ないし図４（Ｃ）
を参照して説明すると、図面において１は半導体基板、
２は素子分離絶縁膜、３はゲート酸化膜、４はゲート電
極、５はソース電極、５′はドレイン電極、６は層間絶
縁膜、７，９は電荷保存電極用伝導物質、８は犠牲膜、
１０はスペーサー絶縁膜をそれぞれ示す。
【０００６】そして、電荷保存電極製造方法を説明する
において、便宜上ソース電極に接続される電荷保存電極
までのみ形成した構造を基準として説明する。
において、便宜上ソース電極に接続される電荷保存電極
までのみ形成した構造を基準として説明する。
【０００７】従来の二重電荷保存電極形成の一例を図３
（Ａ）ないし図３（Ｃ）を参照して説明する。
（Ａ）ないし図３（Ｃ）を参照して説明する。
【０００８】先ず、図３（Ａ）の通り、半導体基板１の
一定部分に素子分離絶縁膜２を形成し、ゲート電極４と
ソース／ドレイン電極５，５′を形成した後、全体的に
一定厚さの層間絶縁膜６と第１電荷保存電極用伝導物質
７、そして犠牲膜８を順次に形成する。
一定部分に素子分離絶縁膜２を形成し、ゲート電極４と
ソース／ドレイン電極５，５′を形成した後、全体的に
一定厚さの層間絶縁膜６と第１電荷保存電極用伝導物質
７、そして犠牲膜８を順次に形成する。
【０００９】次いで、図３（Ｂ）の通り電荷保存電極コ
ンタクトマスク（図示せず）を利用してソース電極５の
上部一定部分の犠牲膜８と第１電荷保存電極用伝導物質
７、そして層間絶縁膜６を蝕刻してソース電極５に電荷
保存電極コンタクトホールを形成し、電荷保存電極用伝
導物質９を形成する。
ンタクトマスク（図示せず）を利用してソース電極５の
上部一定部分の犠牲膜８と第１電荷保存電極用伝導物質
７、そして層間絶縁膜６を蝕刻してソース電極５に電荷
保存電極コンタクトホールを形成し、電荷保存電極用伝
導物質９を形成する。
【００１０】終りに、図３（Ｃ）に示す通り、電荷保存
電極マスク（図示せず）を利用して一定部分の第２電荷
保存電極用伝導物質９を蝕刻し、第２電荷保存電極用伝
導物質９を蝕刻障壁として犠牲膜８を蝕刻し、第１電荷
保存電極用伝導物質７を蝕刻することによりソース電極
５に接続された二重電荷保存電極２０を形成する。
電極マスク（図示せず）を利用して一定部分の第２電荷
保存電極用伝導物質９を蝕刻し、第２電荷保存電極用伝
導物質９を蝕刻障壁として犠牲膜８を蝕刻し、第１電荷
保存電極用伝導物質７を蝕刻することによりソース電極
５に接続された二重電荷保存電極２０を形成する。
【００１１】しかし、上記従来の一例による方法は、二
重電荷保存電極によりキャパシター容量を大きくするこ
とができるが、電荷保存電極コンタクトの大きさは、写
真現像技術による最小の大きさ以下にすることができな
く、さらに、電荷保存電極は下部のゲート電極と一定間
隔以上離れなければならないので、電荷保存電極コンタ
クト部分の面積を減小できないから、半導体記憶装置の
高集積化を達成するに困難な問題点が惹き起こされて来
た。
重電荷保存電極によりキャパシター容量を大きくするこ
とができるが、電荷保存電極コンタクトの大きさは、写
真現像技術による最小の大きさ以下にすることができな
く、さらに、電荷保存電極は下部のゲート電極と一定間
隔以上離れなければならないので、電荷保存電極コンタ
クト部分の面積を減小できないから、半導体記憶装置の
高集積化を達成するに困難な問題点が惹き起こされて来
た。
【００１２】そして、従来の電荷保存電極形成の別の例
を図４（Ａ）ないし図４（Ｃ）を参照して説明すると、
図４（Ａ）ないし図４（Ｃ）は従来の方法により電荷保
存電極コンタクト部分の面積を減小するために電荷保存
電極コンタクト側壁にスペーサー絶縁膜を形成しなが
ら、従来の方法により電荷保存電極を製造する過程を示
す断面図であって、第１電荷保存電極用伝導物質と第２
電荷保存電極用伝導物質が電荷電極コンタクト側壁に形
成されたスペーサー絶縁膜により互いに連結されないの
で、二重電荷保存電極が形成されないことを示している
工程断面図である。
を図４（Ａ）ないし図４（Ｃ）を参照して説明すると、
図４（Ａ）ないし図４（Ｃ）は従来の方法により電荷保
存電極コンタクト部分の面積を減小するために電荷保存
電極コンタクト側壁にスペーサー絶縁膜を形成しなが
ら、従来の方法により電荷保存電極を製造する過程を示
す断面図であって、第１電荷保存電極用伝導物質と第２
電荷保存電極用伝導物質が電荷電極コンタクト側壁に形
成されたスペーサー絶縁膜により互いに連結されないの
で、二重電荷保存電極が形成されないことを示している
工程断面図である。
【００１３】これを具体的に考察してみれば、先ず、図
４（Ａ）の通り、半導体基板１の一定部分に素子分離絶
縁膜２を形成し、ゲート電極４とソース／ドレイン電極
５，５′を形成し、全体的に一定厚さの層間絶縁膜６と
第１電荷保存電極用伝導物質７，犠牲膜８を順次に形成
した後、電荷保存電極コンタクトマスク（図示せず）を
利用してソース電極５上部の一定部分の犠牲膜８と、第
１電荷保存電極用伝導物質７、そして、層間絶縁膜６を
順次に蝕刻してソース電極５に電荷保存電極コンタクト
ホールを形成し、電荷保存電極コンタクト側壁にスペー
サー絶縁膜１０を形成する。
４（Ａ）の通り、半導体基板１の一定部分に素子分離絶
縁膜２を形成し、ゲート電極４とソース／ドレイン電極
５，５′を形成し、全体的に一定厚さの層間絶縁膜６と
第１電荷保存電極用伝導物質７，犠牲膜８を順次に形成
した後、電荷保存電極コンタクトマスク（図示せず）を
利用してソース電極５上部の一定部分の犠牲膜８と、第
１電荷保存電極用伝導物質７、そして、層間絶縁膜６を
順次に蝕刻してソース電極５に電荷保存電極コンタクト
ホールを形成し、電荷保存電極コンタクト側壁にスペー
サー絶縁膜１０を形成する。
【００１４】このとき、犠牲膜８はスペーサー絶縁膜１
０より蝕刻選択比が大きい物質であって、電荷保存電極
コンタクト側壁に形成されるスペーサー絶縁膜１０はＵ
ＳＧ（ＵＮＤＯＰＥＤ ＳＩＬＩＣＡＴＥ ＧＬＡＳ
Ｓ）膜であり、絶縁膜８は、ＰＳＧ（ＰＨＯＳＰＨＯ−
ＳＩＬＩＣＡＴＥ ＧＬＡＳＳ）膜またはＢＰＳＧ（Ｂ
ＯＲＯ−ＰＨＯＳＰＨＯ−ＳＩＬＩＣＡＴＥ ＧＬＡＳ
Ｓ）膜であって、ＵＳＧ膜，ＰＳＧ膜（またはＢＰＳ
Ｇ）の蝕刻選択比はＨＦとＨ2 Ｏの混合溶液、またはＮ
Ｈ4 ＯＨとＨ2 Ｏ2 、そしてＨ2 Ｏ混合溶液で１０：１
以上になる。
０より蝕刻選択比が大きい物質であって、電荷保存電極
コンタクト側壁に形成されるスペーサー絶縁膜１０はＵ
ＳＧ（ＵＮＤＯＰＥＤ ＳＩＬＩＣＡＴＥ ＧＬＡＳ
Ｓ）膜であり、絶縁膜８は、ＰＳＧ（ＰＨＯＳＰＨＯ−
ＳＩＬＩＣＡＴＥ ＧＬＡＳＳ）膜またはＢＰＳＧ（Ｂ
ＯＲＯ−ＰＨＯＳＰＨＯ−ＳＩＬＩＣＡＴＥ ＧＬＡＳ
Ｓ）膜であって、ＵＳＧ膜，ＰＳＧ膜（またはＢＰＳ
Ｇ）の蝕刻選択比はＨＦとＨ2 Ｏの混合溶液、またはＮ
Ｈ4 ＯＨとＨ2 Ｏ2 、そしてＨ2 Ｏ混合溶液で１０：１
以上になる。
【００１５】電荷保存電極コンタクトの大きさは、スペ
ーサー絶縁膜１０により最小化されて、電荷保存電極コ
ンタクトはゲート電極４と一定距離以上離れることによ
り、電荷保存電極コンタクトの面積を減小させて半導体
記憶装置のセル面積を減小させるに寄与する。
ーサー絶縁膜１０により最小化されて、電荷保存電極コ
ンタクトはゲート電極４と一定距離以上離れることによ
り、電荷保存電極コンタクトの面積を減小させて半導体
記憶装置のセル面積を減小させるに寄与する。
【００１６】次いで、図４（Ｂ）の通り、電荷保存電極
コンタクトを通じてソース電極５に接続される第２電荷
保存電極用伝導物質９を形成するが、第２電荷保存電極
用伝導物質９と第１電荷保存電極用伝導物質７は電荷保
存電極コンタクト側壁に形成されたスペーサー絶縁膜１
０により互いに連結されない。
コンタクトを通じてソース電極５に接続される第２電荷
保存電極用伝導物質９を形成するが、第２電荷保存電極
用伝導物質９と第１電荷保存電極用伝導物質７は電荷保
存電極コンタクト側壁に形成されたスペーサー絶縁膜１
０により互いに連結されない。
【００１７】終りに、図４（Ｃ）の通り、電荷保存電極
マスク（図示せず）を利用して一定部分の第２電荷保存
電極用伝導物質９を蝕刻し、第２電荷保存電極用伝導物
質９とスペーサー絶縁膜１０、そして第１電荷保存電極
用伝導物質７を蝕刻障壁として犠牲膜８を蝕刻し、第１
電荷保存電極用伝導物質７を蝕刻する。
マスク（図示せず）を利用して一定部分の第２電荷保存
電極用伝導物質９を蝕刻し、第２電荷保存電極用伝導物
質９とスペーサー絶縁膜１０、そして第１電荷保存電極
用伝導物質７を蝕刻障壁として犠牲膜８を蝕刻し、第１
電荷保存電極用伝導物質７を蝕刻する。
【００１８】
【発明が解決しようとする課題】しかし、上記従来の別
の方法は、半導体記憶装置の高集積化を達成するための
セル面積減小のために、電荷保存電極コンタクト側壁に
スペーサー絶縁膜を形成しながら、電荷保存電極製造方
法を実現するもので、第１電荷保存電極用伝導物質と第
２電荷保存電極用伝導物質が電荷保存電極コンタクト側
壁に形成されたスペーサー絶縁膜により互いに連結され
ないことにより、二重電荷保存電極が形成されないの
で、充分なキャパシター容量を確保するに困難がある。
の方法は、半導体記憶装置の高集積化を達成するための
セル面積減小のために、電荷保存電極コンタクト側壁に
スペーサー絶縁膜を形成しながら、電荷保存電極製造方
法を実現するもので、第１電荷保存電極用伝導物質と第
２電荷保存電極用伝導物質が電荷保存電極コンタクト側
壁に形成されたスペーサー絶縁膜により互いに連結され
ないことにより、二重電荷保存電極が形成されないの
で、充分なキャパシター容量を確保するに困難がある。
【００１９】従って、上記問題点を解決するために案出
した本発明は、電荷保存電極の表面積を極大化してキャ
パシター容量を最大限確保でき、マスク工程の余裕度を
共に満足させることができる半導体記憶装置の電荷保存
電極製造方法を提供することにその目的がある。
した本発明は、電荷保存電極の表面積を極大化してキャ
パシター容量を最大限確保でき、マスク工程の余裕度を
共に満足させることができる半導体記憶装置の電荷保存
電極製造方法を提供することにその目的がある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に一実施例による本発明は、素子分離絶縁膜で隔離され
ている半導体基板上に、ゲート酸化膜，ゲート電極，ソ
ース電極およびドレイン電極が形成されているトランジ
スターの上記ソース電極に電荷保存電極を接続し、ドレ
イン電極にはビット線を接続する半導体記憶装置の電荷
保存電極製造方法において、上記トランジスターのゲー
ト電極および半導体基板の全体構造上部に層間絶縁膜，
犠牲膜を順次に形成する工程と；電荷保存電極コンタク
トマスクを利用して、上記ソース電極上部の絶縁膜，層
間絶縁膜を順次に選択蝕刻して電荷保存電極コンタクト
ホールを上記ソース電極上に形成する工程と；上記電荷
保存電極コンタクトホール側壁にスペーサー絶縁膜を形
成した後、ソース電極に接続される第１電荷保存電極用
伝導物質を形成し、電荷保存電極マスクを利用して一定
部分の第１電荷保存電極用伝導物質を一定の大きさに蝕
刻する工程と；上記犠牲膜を蝕刻して第２電荷保存電極
用伝導物質を一定厚さに形成し、上記第２電荷保存電極
用伝導物質を一定の大きさに蝕刻することにより、第１
電荷保存電極用伝導物質と第２電荷保存電極用伝導物質
が互いに連結される二重電荷保存電極を形成する工程を
含んでいることを特徴とする。
に一実施例による本発明は、素子分離絶縁膜で隔離され
ている半導体基板上に、ゲート酸化膜，ゲート電極，ソ
ース電極およびドレイン電極が形成されているトランジ
スターの上記ソース電極に電荷保存電極を接続し、ドレ
イン電極にはビット線を接続する半導体記憶装置の電荷
保存電極製造方法において、上記トランジスターのゲー
ト電極および半導体基板の全体構造上部に層間絶縁膜，
犠牲膜を順次に形成する工程と；電荷保存電極コンタク
トマスクを利用して、上記ソース電極上部の絶縁膜，層
間絶縁膜を順次に選択蝕刻して電荷保存電極コンタクト
ホールを上記ソース電極上に形成する工程と；上記電荷
保存電極コンタクトホール側壁にスペーサー絶縁膜を形
成した後、ソース電極に接続される第１電荷保存電極用
伝導物質を形成し、電荷保存電極マスクを利用して一定
部分の第１電荷保存電極用伝導物質を一定の大きさに蝕
刻する工程と；上記犠牲膜を蝕刻して第２電荷保存電極
用伝導物質を一定厚さに形成し、上記第２電荷保存電極
用伝導物質を一定の大きさに蝕刻することにより、第１
電荷保存電極用伝導物質と第２電荷保存電極用伝導物質
が互いに連結される二重電荷保存電極を形成する工程を
含んでいることを特徴とする。
【００２１】そして、上記目的を達成するために別の実
施例による本発明は、素子分離絶縁膜で隔離されている
半導体基板に、ゲート酸化膜，ゲート電極，ゲート電極
およびドレイン電極が形成されているトランジスターの
上記ソース電極に電荷保存電極を接続し、ドレイン電極
にはビット線を接続する半導体記憶装置の電荷保存電極
製造方法において、上記トランジスターのゲート電極お
よび半導体基板の全体構造上部に層間絶縁膜，犠牲膜，
第１電荷保存電極用伝導物質を形成する工程と；電荷保
存電極コンタクトマスクを利用して上記ソース電極上部
の一定部分の第１電荷保存電極用伝導物質，絶縁膜，層
間絶縁膜を順次に蝕刻して、電荷保存電極コンタクトホ
ールを上記ソース電極上に形成する工程と；上記電荷保
存電極コンタクトホール側壁にスペーサー絶縁膜を形成
した後、上記ソース電極に接続される第２電荷保存電極
用伝導物質を形成し、電荷保存電極マスクを利用して所
定の大きさに上記第２電荷保存電極用伝導物質と第１電
荷保存電極用伝導物質を順次に形成する工程と；上記犠
牲膜を蝕刻し、第３電荷保存電極用伝導物質を一定厚さ
に形成して、第３電荷保存電極用伝導物質を一定の大き
さに蝕刻することにより、第１電荷保存電極用伝導物質
と第２電荷保存電極用伝導物質、そして、第３電荷保存
電極用伝導物質が互いに連結される三重電荷保存電極を
形成する工程を含んでいることを特徴とする。
施例による本発明は、素子分離絶縁膜で隔離されている
半導体基板に、ゲート酸化膜，ゲート電極，ゲート電極
およびドレイン電極が形成されているトランジスターの
上記ソース電極に電荷保存電極を接続し、ドレイン電極
にはビット線を接続する半導体記憶装置の電荷保存電極
製造方法において、上記トランジスターのゲート電極お
よび半導体基板の全体構造上部に層間絶縁膜，犠牲膜，
第１電荷保存電極用伝導物質を形成する工程と；電荷保
存電極コンタクトマスクを利用して上記ソース電極上部
の一定部分の第１電荷保存電極用伝導物質，絶縁膜，層
間絶縁膜を順次に蝕刻して、電荷保存電極コンタクトホ
ールを上記ソース電極上に形成する工程と；上記電荷保
存電極コンタクトホール側壁にスペーサー絶縁膜を形成
した後、上記ソース電極に接続される第２電荷保存電極
用伝導物質を形成し、電荷保存電極マスクを利用して所
定の大きさに上記第２電荷保存電極用伝導物質と第１電
荷保存電極用伝導物質を順次に形成する工程と；上記犠
牲膜を蝕刻し、第３電荷保存電極用伝導物質を一定厚さ
に形成して、第３電荷保存電極用伝導物質を一定の大き
さに蝕刻することにより、第１電荷保存電極用伝導物質
と第２電荷保存電極用伝導物質、そして、第３電荷保存
電極用伝導物質が互いに連結される三重電荷保存電極を
形成する工程を含んでいることを特徴とする。
【００２２】
【作用】本発明によれば半導体記憶装置のキャパシター
容量を極大化して、窮極的に半導体記憶装置の高集積化
を実現できる効果がある。
容量を極大化して、窮極的に半導体記憶装置の高集積化
を実現できる効果がある。
【００２３】
【実施例】以下、添付した図１（Ａ）ないし図１
（Ｄ），図２（Ａ）ないし図２（Ｄ）を参照して本発明
を詳細に説明する。図面において、１１は電荷保存電極
用伝導物質、２０は二重電荷保存電極をそれぞれ示す。
（Ｄ），図２（Ａ）ないし図２（Ｄ）を参照して本発明
を詳細に説明する。図面において、１１は電荷保存電極
用伝導物質、２０は二重電荷保存電極をそれぞれ示す。
【００２４】先ず、本発明に係る一実施例を図１（Ａ）
ないし図１（Ｄ）を参照して詳細に説明する。
ないし図１（Ｄ）を参照して詳細に説明する。
【００２５】図１（Ａ）ないし図１（Ｄ）は電荷保存電
極コンタクトにスペーサー絶縁膜を有する二重電荷保存
電極を製造する過程を示す断面図であって、電荷保存電
極コンタクト側壁にスペーサー絶縁膜を形成することに
より電荷保存電極コンタクトとゲート電極の間を一定距
離以上離隔させながら、絶縁保存電極コンタクト面積を
減小させて、半導体記憶装置のセル面積を減小させると
共に、第２電荷保存電極用伝導物質と第１電荷保存電極
用伝導物質が互いに連結された二重電荷保存電極を形成
し、電荷保存電極の大きさが電荷保存電極マスクの大き
さに比べて第２電荷保存電極用伝導物質の厚さの２倍程
大きくなるようにしたのである。
極コンタクトにスペーサー絶縁膜を有する二重電荷保存
電極を製造する過程を示す断面図であって、電荷保存電
極コンタクト側壁にスペーサー絶縁膜を形成することに
より電荷保存電極コンタクトとゲート電極の間を一定距
離以上離隔させながら、絶縁保存電極コンタクト面積を
減小させて、半導体記憶装置のセル面積を減小させると
共に、第２電荷保存電極用伝導物質と第１電荷保存電極
用伝導物質が互いに連結された二重電荷保存電極を形成
し、電荷保存電極の大きさが電荷保存電極マスクの大き
さに比べて第２電荷保存電極用伝導物質の厚さの２倍程
大きくなるようにしたのである。
【００２６】具体的な本発明の一実施例の細部工程断面
図を参照して説明すると次の通りである。
図を参照して説明すると次の通りである。
【００２７】先ず、図１（Ａ）の通り、半導体基板１の
一定部分に素子分離絶縁膜２を形成し、ゲート酸化膜
（３），ゲート電極４，ソース／ドレイン電極５，５′
を形成した後、全体的に一定厚さの層間絶縁膜を形成
し、層間絶縁膜６上部に犠牲膜８を充分に厚く形成する
が、犠牲膜８の厚さは以後形成される第２電荷保存電極
用伝導物質９の厚さに比べて２倍以上になるようにし、
犠牲膜８の物質は以後の工程で形成されるスペーサー絶
縁膜１０とは蝕刻選択比が大きい物質でありながら、同
時に層間絶縁膜６の上部表面の物質と蝕刻選択比が大き
い物質である。
一定部分に素子分離絶縁膜２を形成し、ゲート酸化膜
（３），ゲート電極４，ソース／ドレイン電極５，５′
を形成した後、全体的に一定厚さの層間絶縁膜を形成
し、層間絶縁膜６上部に犠牲膜８を充分に厚く形成する
が、犠牲膜８の厚さは以後形成される第２電荷保存電極
用伝導物質９の厚さに比べて２倍以上になるようにし、
犠牲膜８の物質は以後の工程で形成されるスペーサー絶
縁膜１０とは蝕刻選択比が大きい物質でありながら、同
時に層間絶縁膜６の上部表面の物質と蝕刻選択比が大き
い物質である。
【００２８】例えば、コンタクト側壁に形成されるスペ
ーサー絶縁膜１０がＵＳＧ膜であり、層間絶縁膜６がＵ
ＳＧ膜である場合、犠牲膜８はＰＧＳ膜やＢＰＳＧ膜で
あって、ＵＳＧ，ＰＳＧ（またはＢＰＳＧ）の蝕刻選択
比はＨＦとＨ2 Ｏの混合溶液、またはＮＨ4 ＯとＨ2 Ｏ
2 、そして、Ｈ2 Ｏの混合溶液で１０：１以上になり、
層間絶縁膜６の物質で下部にＢＰＳＧ、上部にＵＳＧで
ある二重構造の場合も犠牲膜８はＰＳＧやＢＰＳＧを用
いることにより蝕刻選択比を得ることができる。
ーサー絶縁膜１０がＵＳＧ膜であり、層間絶縁膜６がＵ
ＳＧ膜である場合、犠牲膜８はＰＧＳ膜やＢＰＳＧ膜で
あって、ＵＳＧ，ＰＳＧ（またはＢＰＳＧ）の蝕刻選択
比はＨＦとＨ2 Ｏの混合溶液、またはＮＨ4 ＯとＨ2 Ｏ
2 、そして、Ｈ2 Ｏの混合溶液で１０：１以上になり、
層間絶縁膜６の物質で下部にＢＰＳＧ、上部にＵＳＧで
ある二重構造の場合も犠牲膜８はＰＳＧやＢＰＳＧを用
いることにより蝕刻選択比を得ることができる。
【００２９】そして、図１（Ｂ）の通り、電荷保存電極
コンタクトマスク（図示せず）を利用してソース電極５
上部の一定部分の犠牲膜８と層間絶縁膜６を蝕刻して電
荷保存電極コンタクトを形成し、ソース電極５に形成さ
れた電荷保存電極コンタクト側壁にスペーサー絶縁膜１
０を形成した後に、電荷保存電極コンタクトを通じてソ
ース電極５に接続される第１電荷保存電極用伝導物質７
を形成するが、電荷保存電極コンタクトの大きさはスペ
ーサー絶縁膜１０により最小化されて電荷保存電極コン
タクトはゲート電極４と一定距離以上離隔することによ
り、電荷保存電極コンタクトの面積を減小させて半導体
記憶装置のセル面積を減小させることができる。
コンタクトマスク（図示せず）を利用してソース電極５
上部の一定部分の犠牲膜８と層間絶縁膜６を蝕刻して電
荷保存電極コンタクトを形成し、ソース電極５に形成さ
れた電荷保存電極コンタクト側壁にスペーサー絶縁膜１
０を形成した後に、電荷保存電極コンタクトを通じてソ
ース電極５に接続される第１電荷保存電極用伝導物質７
を形成するが、電荷保存電極コンタクトの大きさはスペ
ーサー絶縁膜１０により最小化されて電荷保存電極コン
タクトはゲート電極４と一定距離以上離隔することによ
り、電荷保存電極コンタクトの面積を減小させて半導体
記憶装置のセル面積を減小させることができる。
【００３０】すなわち、電荷保存電極コンタクトマスク
（図示せず）を利用して初期に形成された電荷保存電極
コンタクト側壁は、ゲート電極４と一定間隔以下に離隔
でき、ゲート電極４上部に位置できるが、初期の電荷保
存電極コンタクト側壁に形成されたスペーサー絶縁膜１
０により電荷保存電極コンタクトはゲート電極４と一定
距離以上離隔される。
（図示せず）を利用して初期に形成された電荷保存電極
コンタクト側壁は、ゲート電極４と一定間隔以下に離隔
でき、ゲート電極４上部に位置できるが、初期の電荷保
存電極コンタクト側壁に形成されたスペーサー絶縁膜１
０により電荷保存電極コンタクトはゲート電極４と一定
距離以上離隔される。
【００３１】さらに、電荷保存電極コンタクトマスクを
利用してソース電極５の一定部分の犠牲膜８と層間絶縁
膜６を蝕刻するとき、ソース電極５上の層間絶縁膜６を
完全に蝕刻せずに薄い絶縁膜が残るようにした後、スペ
ーサー絶縁膜１０形成時にソース電極５上部に残った薄
い絶縁膜を完全に除去することにより、ソース電極５に
形成される電荷保存電極コンタクト下部面に発生しうる
損傷を最小化することもできる。
利用してソース電極５の一定部分の犠牲膜８と層間絶縁
膜６を蝕刻するとき、ソース電極５上の層間絶縁膜６を
完全に蝕刻せずに薄い絶縁膜が残るようにした後、スペ
ーサー絶縁膜１０形成時にソース電極５上部に残った薄
い絶縁膜を完全に除去することにより、ソース電極５に
形成される電荷保存電極コンタクト下部面に発生しうる
損傷を最小化することもできる。
【００３２】次いで、図１（Ｃ）に示す通り、電荷保存
電極マスク（図示せず）を利用して一定部分の第１電荷
保存電極用伝導物質７を蝕刻し、第１電荷保存電極用の
伝導物質７と層間絶縁膜６、そして、スペーサー絶縁膜
１０を蝕刻障壁として犠牲膜８を蝕刻し、第２電荷保存
電極用伝導物質９を一定厚さに形成する。このとき、第
２電荷保存電極用伝導物質９の厚さは犠牲膜８の厚さに
比べて半分以下にすることにより、第１電荷保存電極用
伝導物質７と層間絶縁膜６間に形成される第２電荷保存
電極用伝導物質９は必ず一定距離離れるようにする。
電極マスク（図示せず）を利用して一定部分の第１電荷
保存電極用伝導物質７を蝕刻し、第１電荷保存電極用の
伝導物質７と層間絶縁膜６、そして、スペーサー絶縁膜
１０を蝕刻障壁として犠牲膜８を蝕刻し、第２電荷保存
電極用伝導物質９を一定厚さに形成する。このとき、第
２電荷保存電極用伝導物質９の厚さは犠牲膜８の厚さに
比べて半分以下にすることにより、第１電荷保存電極用
伝導物質７と層間絶縁膜６間に形成される第２電荷保存
電極用伝導物質９は必ず一定距離離れるようにする。
【００３３】終りに、図１（Ｄ）の通り、全体的に第２
電荷保存電極用伝導物質９を蝕刻することにより、第１
電荷保存電極用伝導物質７と第２電荷保存電極用伝導物
質９が互いに連結されてソース電極５に接続された二重
電荷保存電極２０を形成する。
電荷保存電極用伝導物質９を蝕刻することにより、第１
電荷保存電極用伝導物質７と第２電荷保存電極用伝導物
質９が互いに連結されてソース電極５に接続された二重
電荷保存電極２０を形成する。
【００３４】上記の通り、本発明の一実施例によると、
電荷保存電極コンタクト側壁にスペーサー絶縁膜を形成
することにより、電荷保存電極コンタクトとゲート電極
の間を一定距離以上離隔させながら電荷保存電極コンタ
クトの面積を減小させて半導体記憶装置のセル面積を減
小させると同時に、第２電荷保存電極用伝導物質と第１
電荷保存電極用伝導物質が互いに連結されてソース電極
に接続された二重電荷保存電極が形成され、電荷保存電
極の大きさが電荷保存電極マスクの大きさに比べて第２
電荷保存電極用伝導物質の厚さの２倍程大きくなること
により、窮極的にセル面積減小およびこれによるキャパ
シター容量増加を成すことにより、半導体記憶装置の高
集積化を達成することができる。
電荷保存電極コンタクト側壁にスペーサー絶縁膜を形成
することにより、電荷保存電極コンタクトとゲート電極
の間を一定距離以上離隔させながら電荷保存電極コンタ
クトの面積を減小させて半導体記憶装置のセル面積を減
小させると同時に、第２電荷保存電極用伝導物質と第１
電荷保存電極用伝導物質が互いに連結されてソース電極
に接続された二重電荷保存電極が形成され、電荷保存電
極の大きさが電荷保存電極マスクの大きさに比べて第２
電荷保存電極用伝導物質の厚さの２倍程大きくなること
により、窮極的にセル面積減小およびこれによるキャパ
シター容量増加を成すことにより、半導体記憶装置の高
集積化を達成することができる。
【００３５】次いで、本発明の別の実施例を図２（Ａ）
ないし図２（Ｄ）を参照して詳細に考察してみれば、図
２（Ａ）ないし図２（Ｄ）は本発明の別の実施例により
電荷保存電極コンタクトにスペーサー絶縁膜を有する三
重電荷保存電極を製造する過程を示す断面図であって、
電荷保存電極コンタクト側壁にスペーサー絶縁膜を形成
することにより、電荷保存電極コンタクトとゲート電極
の間を一定距離以上離隔させながら電荷保存電極コンタ
クトの面積を減小させて半導体記憶装置のセル面積を減
小させると同時に、第３電荷保存電極用伝導物質と第２
電荷保存電極用伝導物質、そして第１電荷保存電極用伝
導物質が互いに連結された二重電荷保存電極が形成さ
れ、電荷保存電極の大きさが電荷保存電極マスクの大き
さに比べて第３電荷保存電極用伝導物質の厚さの２倍程
大きくなったことを示す。
ないし図２（Ｄ）を参照して詳細に考察してみれば、図
２（Ａ）ないし図２（Ｄ）は本発明の別の実施例により
電荷保存電極コンタクトにスペーサー絶縁膜を有する三
重電荷保存電極を製造する過程を示す断面図であって、
電荷保存電極コンタクト側壁にスペーサー絶縁膜を形成
することにより、電荷保存電極コンタクトとゲート電極
の間を一定距離以上離隔させながら電荷保存電極コンタ
クトの面積を減小させて半導体記憶装置のセル面積を減
小させると同時に、第３電荷保存電極用伝導物質と第２
電荷保存電極用伝導物質、そして第１電荷保存電極用伝
導物質が互いに連結された二重電荷保存電極が形成さ
れ、電荷保存電極の大きさが電荷保存電極マスクの大き
さに比べて第３電荷保存電極用伝導物質の厚さの２倍程
大きくなったことを示す。
【００３６】先ず、図２（Ａ）の通り、半導体基板１の
一定部分に素子分離絶縁膜２を形成し、ゲート酸化膜
３，ゲート電極４，ソース／ドレイン電極５，５′を形
成し、全体的に一定厚さの層間絶縁膜６を形成した後、
層間絶縁膜６上部に犠牲膜８を充分に厚く形成し、犠牲
膜８上部に第１電荷保存電極用伝導物質７を一定厚さ形
成するが、犠牲膜８の厚さは以後形成される第３電荷保
存電極用伝導物質１１の厚さに比べて２倍以上になるよ
うにし、犠牲膜８の物質は以後の工程で形成されるスペ
ーサー絶縁膜１０とは蝕刻選択比が大きい物質でありな
がら、同時に層間絶縁膜６の上部表面の物質と蝕刻選択
比が大きい物質である。
一定部分に素子分離絶縁膜２を形成し、ゲート酸化膜
３，ゲート電極４，ソース／ドレイン電極５，５′を形
成し、全体的に一定厚さの層間絶縁膜６を形成した後、
層間絶縁膜６上部に犠牲膜８を充分に厚く形成し、犠牲
膜８上部に第１電荷保存電極用伝導物質７を一定厚さ形
成するが、犠牲膜８の厚さは以後形成される第３電荷保
存電極用伝導物質１１の厚さに比べて２倍以上になるよ
うにし、犠牲膜８の物質は以後の工程で形成されるスペ
ーサー絶縁膜１０とは蝕刻選択比が大きい物質でありな
がら、同時に層間絶縁膜６の上部表面の物質と蝕刻選択
比が大きい物質である。
【００３７】例えば、コンタクト側壁に形成されるスペ
ーサー絶縁膜１０がＵＳＧ膜であり、層間絶縁膜５がＵ
ＳＧ膜である場合、犠牲膜８はＰＳＧ膜やＢＰＳＧ膜で
あって、ＵＳＧ膜，ＰＳＧ膜（またはＢＰＳＧ膜）の蝕
刻選択比はＨＦとＨ2 Ｏの混合溶液、またはＮＨ4 ＯＨ
とＨ2 Ｏ2 、そしてＨ2 Ｏの混合溶液で１０：１以上に
なり、層間絶縁膜６の物質で下部にＢＰＳＧ、上部にＵ
ＳＧである二重構造の場合も犠牲膜８はＰＳＧやＢＰＳ
Ｇを用いることにより、蝕刻選択比を得ることができ
る。
ーサー絶縁膜１０がＵＳＧ膜であり、層間絶縁膜５がＵ
ＳＧ膜である場合、犠牲膜８はＰＳＧ膜やＢＰＳＧ膜で
あって、ＵＳＧ膜，ＰＳＧ膜（またはＢＰＳＧ膜）の蝕
刻選択比はＨＦとＨ2 Ｏの混合溶液、またはＮＨ4 ＯＨ
とＨ2 Ｏ2 、そしてＨ2 Ｏの混合溶液で１０：１以上に
なり、層間絶縁膜６の物質で下部にＢＰＳＧ、上部にＵ
ＳＧである二重構造の場合も犠牲膜８はＰＳＧやＢＰＳ
Ｇを用いることにより、蝕刻選択比を得ることができ
る。
【００３８】そして、図２（Ｂ）の通り、電荷保存電極
コンタクトマスク（図示せず）を利用してソース電極５
上部の一定部分の第１電荷保存電極用伝導物質７と犠牲
膜８、そして、層間絶縁膜６を順次に蝕刻して電荷保存
電極コンタクトホールを形成し、ソース電極５に形成さ
れた電荷保存電極コンタクト側壁にスペーサー絶縁膜１
０を形成し、継続して電荷保存電極コンタクトを通じて
ソース電極５に接続される第２電荷保存電極用伝導物質
９を形成する。このとき、電荷保存電極コンタクトの大
きさはスペーサー絶縁膜１０により最小化されて電荷保
存電極コンタクトはゲート電極４と一定距離以上離隔さ
れることにより、電荷保存電極コンタクトの面積を減小
させて半導体記憶装置のセル面積を減小させることがで
きる。
コンタクトマスク（図示せず）を利用してソース電極５
上部の一定部分の第１電荷保存電極用伝導物質７と犠牲
膜８、そして、層間絶縁膜６を順次に蝕刻して電荷保存
電極コンタクトホールを形成し、ソース電極５に形成さ
れた電荷保存電極コンタクト側壁にスペーサー絶縁膜１
０を形成し、継続して電荷保存電極コンタクトを通じて
ソース電極５に接続される第２電荷保存電極用伝導物質
９を形成する。このとき、電荷保存電極コンタクトの大
きさはスペーサー絶縁膜１０により最小化されて電荷保
存電極コンタクトはゲート電極４と一定距離以上離隔さ
れることにより、電荷保存電極コンタクトの面積を減小
させて半導体記憶装置のセル面積を減小させることがで
きる。
【００３９】すなわち、電荷保存電極コンタクトマスク
（図示せず）を利用して初期に形成された電荷保存電極
コンタクト側壁面はゲート電極４と一定距離以下に離隔
もできるし、ゲート電極４上部に位置することもできる
が、初期の電荷保存電極コンタクト側壁に形成されたス
ペーサー絶縁膜１０により電荷保存電極コンタクトはゲ
ート電極４と一定距離以上離れる。さらに、電荷保存電
極コンタクトマスクを利用してソース電極５上部の一定
部分の犠牲膜８と層間絶縁膜６を蝕刻するとき、ソース
電極５上の層間絶縁膜６を完全に蝕刻せず薄い絶縁膜が
残るようにした後、スペーサー絶縁膜１０形成時にソー
ス電極５上部に残った薄い絶縁膜を完全に除去すること
により、ソース電極５に形成される電荷保存電極コンタ
クト下部面に発生しうる損傷を最小化することができ
る。
（図示せず）を利用して初期に形成された電荷保存電極
コンタクト側壁面はゲート電極４と一定距離以下に離隔
もできるし、ゲート電極４上部に位置することもできる
が、初期の電荷保存電極コンタクト側壁に形成されたス
ペーサー絶縁膜１０により電荷保存電極コンタクトはゲ
ート電極４と一定距離以上離れる。さらに、電荷保存電
極コンタクトマスクを利用してソース電極５上部の一定
部分の犠牲膜８と層間絶縁膜６を蝕刻するとき、ソース
電極５上の層間絶縁膜６を完全に蝕刻せず薄い絶縁膜が
残るようにした後、スペーサー絶縁膜１０形成時にソー
ス電極５上部に残った薄い絶縁膜を完全に除去すること
により、ソース電極５に形成される電荷保存電極コンタ
クト下部面に発生しうる損傷を最小化することができ
る。
【００４０】次いで、図２（Ｃ）に示す通り、電荷保存
電極マスク（図示せず）を利用して一定部分の第２電荷
保存電極用伝導物質９と第１電荷保存電極用伝導物質７
と層間絶縁膜６、そして、スペーサー絶縁膜１０を蝕刻
障壁として犠牲膜８を蝕刻した後、第３電荷保存電極用
伝導物質１１を一定厚さに形成するが、第３電荷保存電
極用伝導物質１１の厚さは犠牲膜８の厚さに比べて半分
以下になることにより、第１電荷保存電極用伝導物質７
と層間絶縁膜６間に形成される第３電荷保存電極用伝導
物質１１は必ず一定距離離れるようにする。
電極マスク（図示せず）を利用して一定部分の第２電荷
保存電極用伝導物質９と第１電荷保存電極用伝導物質７
と層間絶縁膜６、そして、スペーサー絶縁膜１０を蝕刻
障壁として犠牲膜８を蝕刻した後、第３電荷保存電極用
伝導物質１１を一定厚さに形成するが、第３電荷保存電
極用伝導物質１１の厚さは犠牲膜８の厚さに比べて半分
以下になることにより、第１電荷保存電極用伝導物質７
と層間絶縁膜６間に形成される第３電荷保存電極用伝導
物質１１は必ず一定距離離れるようにする。
【００４１】終りに、図２（Ｄ）の通り、全体的に第３
電荷保存電極用伝導物質１１を蝕刻することにより、第
１電荷保存電極用伝導物質７と第２電荷保存電極用伝導
物質９、そして第３電荷保存電極用伝導物質１１が互い
に連結されてソース電極５に接続された三重電荷保存電
極２０′が形成される。図２（Ｄ）はその状態の断面図
である。
電荷保存電極用伝導物質１１を蝕刻することにより、第
１電荷保存電極用伝導物質７と第２電荷保存電極用伝導
物質９、そして第３電荷保存電極用伝導物質１１が互い
に連結されてソース電極５に接続された三重電荷保存電
極２０′が形成される。図２（Ｄ）はその状態の断面図
である。
【００４２】
【発明の効果】上記の通りである本発明は、電荷保存電
極コンタクトとゲート電極との一定間隔を考慮せずにマ
スクを製作した後、電荷保存電極コンタクトを形成した
後、スペーサー絶縁膜を用いてマスク上の電荷保存電極
コンタクトの大きさより小さく形成して、電荷保存電極
コンタクトとゲート電極間に一定間隔を確保することに
より、半導体記憶装置のセル面積を最小化し、さらに、
電荷保存電極を二重に形成して、隣接した電荷保存電極
間の間隔を写真現像技術における最小大きさより小さく
して、電荷保存電極の大きさを極大化する。
極コンタクトとゲート電極との一定間隔を考慮せずにマ
スクを製作した後、電荷保存電極コンタクトを形成した
後、スペーサー絶縁膜を用いてマスク上の電荷保存電極
コンタクトの大きさより小さく形成して、電荷保存電極
コンタクトとゲート電極間に一定間隔を確保することに
より、半導体記憶装置のセル面積を最小化し、さらに、
電荷保存電極を二重に形成して、隣接した電荷保存電極
間の間隔を写真現像技術における最小大きさより小さく
して、電荷保存電極の大きさを極大化する。
【図１】（Ａ），（Ｂ），（Ｃ），（Ｄ）は本発明の一
実施例により電荷保存電極コンタクトにスペーサー絶縁
膜を有する二重電荷保存電極を製造する過程を示す工程
断面図である。
実施例により電荷保存電極コンタクトにスペーサー絶縁
膜を有する二重電荷保存電極を製造する過程を示す工程
断面図である。
【図２】（Ａ），（Ｂ），（Ｃ），（Ｄ）は本発明の別
の実施例により電荷保存電極コンタクトにスペーサー絶
縁膜を有する三重電荷保存電極を製造する過程を示す工
程断面図である。
の実施例により電荷保存電極コンタクトにスペーサー絶
縁膜を有する三重電荷保存電極を製造する過程を示す工
程断面図である。
【図３】（Ａ），（Ｂ），（Ｃ）は従来の方法により二
重電荷保存電極を製造する過程を示す工程断面図であ
る。
重電荷保存電極を製造する過程を示す工程断面図であ
る。
【図４】（Ａ），（Ｂ），（Ｃ）は従来の方法により電
荷保存電極コンタクトにスペーサー絶縁膜を形成しなが
ら従来の方法により二重電荷保存電極を製造する過程を
示す工程断面図である。
荷保存電極コンタクトにスペーサー絶縁膜を形成しなが
ら従来の方法により二重電荷保存電極を製造する過程を
示す工程断面図である。
１ 半導体基板 ２ 素子分離絶縁膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース電極 ５′ ドレイン電極 ６ 層間絶縁膜 ７ 第１電荷保存電極用伝導物質 ８ 犠牲膜 ９ 第２電荷保存電極用伝導物質 １０ スペーサー絶縁膜 １１ 第３電荷保存電極用伝導物質 ２０ 二重電荷保存電極 ２０′ 三重電荷保存電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (20)
- 【請求項１】 素子分離絶縁膜で隔離されている半導体
基板上に、ゲート酸化膜，ゲート電極，ソース電極およ
びドレイン電極が形成されているトランジスターの上記
ソース電極に電荷保存電極を接続し、ドレイン電極には
ビット線を接続する半導体記憶装置の電荷保存電極製造
方法において、上記トランジスターのゲート電極および
半導体基板の全体構造上部に層間絶縁膜，犠牲膜を順次
形成する工程と；電荷保存電極コンタクトマスクを利用
して上記ソース電極上部の犠牲膜，層間絶縁膜を順次に
選別蝕刻して電荷保存電極コンタクトホールを上記ソー
ス電極上に形成する工程と；上記電荷保存電極コンタク
トホール側壁にスペーサー絶縁膜を形成した後、ソース
電極に接続される第１電荷保存電極用伝導物質を形成
し、電荷保存電極マスクを利用して一定部分の第１電荷
保存電極用伝導物質を一定の大きさに蝕刻する工程と；
上記犠牲膜を蝕刻して第２電荷保存電極用伝導物質を一
定厚さに形成し、上記第２電荷保存電極用伝導物質を一
定大きさに蝕刻することにより、第１電荷保存電極用伝
導物質と第２電荷保存電極用伝導物質が互いに連続され
る二重電荷保存電極を形成する工程を含んでいることを
特徴とする半導体記憶装置の電荷保存電極製造方法。 - 【請求項２】 請求項１記載の方法において、上記層間
絶縁膜上に形成される犠牲膜の最初の厚さは、上記第２
電荷保存電極用伝導物質の厚さの２倍以上であることを
特徴とする半導体記憶装置の電荷保存電極製造方法。 - 【請求項３】 請求項１記載の方法において、上記スペ
ーサー絶縁膜および層間絶縁膜は犠牲膜と蝕刻選択比が
大きいことを特徴とする半導体記憶装置の電荷保存電極
製造方法。 - 【請求項４】 請求項３記載の方法において、上記犠牲
膜はＰＳＧ（ＰＨＯＳＰＨＯ−ＳＩＬＩＣＡＴＥ ＧＬ
ＡＳＳ）膜またはＢＰＳＧ（ＢＯＲＯ−ＰＨＯＳＰＨＯ
−ＳＩＬＩＣＡＴＥ ＧＬＡＳＳ）膜のうちいずれ一つ
であることを特徴とする半導体記憶装置の電荷保存電極
製造方法。 - 【請求項５】 請求項３記載の方法において、上記電荷
保存電極コンタクト側壁に形成される絶縁膜スペーサー
は、ＵＳＧ（ＵＮＤＯＰＥＤ ＳＩＬＩＣＡＴＥ ＧＬ
ＡＳＳ）膜であることを特徴とする半導体記憶装置の電
荷保存電極製造方法。 - 【請求項６】 素子分離絶縁膜で隔離されている半導体
基板１上に、ゲート酸化膜，ゲート電極，ソース電極お
よびドレイン電極が形成されているトランジスターの上
記ソース電極に電荷保存電極を接続し、ドレイン電極に
はビット線を接続する半導体記憶装置の電荷保存電極製
造方法において、 上記トランジスターのゲート電極および半導体基板の全
体構造上部に層間絶縁膜，犠牲膜を順次に形成する工程
と；電荷保存電極コンタクトマスクを利用して上記ソー
ス電極上部犠牲膜，層間絶縁膜を順次に選択蝕刻して電
荷保存電極コンタクトホールを形成するが、上記層間絶
縁膜の底一部は残留させてコンタクトホールを形成する
工程と；上記電荷電極コンタクトホールに絶縁膜を形成
し、上記層間絶縁膜蝕刻時に底一部を残留された絶縁膜
と同時に蝕刻してスペーサー絶縁膜を形成するが、ソー
ス電極が露出した電荷保存電極コンタクトホールを形成
する工程と；上記ソース電極に接続される第１電荷保存
電極用伝導物質を形成し、電荷保存電極マスクを利用し
て上記第１電荷保存電極用伝導物質を所定の大きさに形
成する工程と；上記犠牲膜を蝕刻して第２電荷保存電極
用伝導物質を一定厚さに形成し、第２電荷保存電極用伝
導物質を所定の大きさに蝕刻することにより、上記第１
電荷保存電極用伝導物質と第２電荷保存電極用伝導物質
とが互いに連結される二重電荷保存電極を形成する工程
を含んでいることを特徴とする半導体記憶装置の電荷保
存電極製造方法。 - 【請求項７】 請求項６記載の方法において、上記層間
絶縁膜上に形成される犠牲膜の最初の厚さは、上記第２
電荷保存電極用伝導物質の厚さの２倍以上であることを
特徴とする半導体記憶装置の電荷保存電極製造方法。 - 【請求項８】 請求項６記載の方法において、上記スペ
ーサー絶縁膜および層間絶縁膜は犠牲膜と蝕刻選択比が
大きいことを特徴とする半導体記憶装置の電荷保存電極
の製造方法。 - 【請求項９】 請求項８記載の方法において、上記第１
工程の犠牲膜はＰＳＧ膜またはＢＰＳＧ膜のうちいずれ
一つであることを特徴とする半導体記憶装置の電荷保存
電極製造方法。 - 【請求項１０】 請求項８記載の方法において、上記電
荷保存電極コンタクト側壁に形成される絶縁膜スペーサ
ーはＵＳＧ膜であることを特徴とする半導体記憶装置の
電荷保存電極製造方法。 - 【請求項１１】 素子分離絶縁膜で処理されている半導
体基板上にゲート酸化膜，ゲート電極，ソース電極およ
びドレイン電極が形成されているトランジスターの上記
ソース電極に電荷保存電極を接続し、ドレイン電極には
ビット線を接続する半導体記憶装置の電荷保存電極製造
方法において、 上記トランジスターのゲート電極および半導体基板の全
体構造上部に層間絶縁膜，犠牲膜，第１電荷保存電極用
伝導物質を形成する工程と；電荷保存電極コンタクトマ
スクを利用して上記ソース電極上部の一定部分の第１電
荷保存電極用伝導物質，犠牲膜，層間絶縁膜を順次に蝕
刻して電荷保存電極コンタクトホールを上記ソース電極
上に形成する工程；上記電荷電極コンタクトホール側壁
にスペーサー絶縁膜を形成した後、上記ソース電極に接
続される第２電荷保存電極用伝導物質を形成し、電荷保
存電極マスクを利用して所定の大きさに上記第２電荷保
存電極用伝導物質と第１電荷保存電極用伝導物質を順次
に形成する工程と；上記犠牲膜を蝕刻して第３電荷保存
電極用伝導物質を一定厚さ形成して、第３電荷保存電極
用伝導物質を一定大きさに蝕刻することにより、上記第
１電荷保存電極用伝導物質と第２電荷保存電極用伝導物
質、そして、第３電荷保存電極用伝導物質が互いに連結
される三重電荷保存電極を形成する段階を含んでいるこ
とを特徴とする半導体記憶装置の電荷保存電極製造方
法。 - 【請求項１２】 請求項１１記載の方法において、上記
層間絶縁膜上に形成される犠牲膜の最初の厚さは、上記
第３電荷保存電極用伝導物質の厚さの２倍以上であるこ
とを特徴とする半導体記憶装置の電荷保存電極製造方
法。 - 【請求項１３】 請求項１１記載の方法において、上記
スペーサー絶縁膜および層間絶縁膜は犠牲膜と蝕刻選択
比が大きいことを特徴とする半導体記憶装置の電荷保存
電極製造方法。 - 【請求項１４】 請求項１３記載の方法において、上記
第１工程の犠牲膜はＰＳＧ膜またはＢＰＳＧ膜のうちい
ずれ一つであることを特徴とする半導体記憶装置の電荷
保存電極製造方法。 - 【請求項１５】 請求項１３記載の方法において、上記
電荷保存電極コンタクト側壁に形成される絶縁膜スペー
サーはＵＳＧ膜であることを特徴とする半導体記憶装置
の電荷保存電極製造方法。 - 【請求項１６】 素子分離絶縁膜で隔離されている半導
体基板上にゲート酸化膜，ゲート電極，ソース電極およ
びドレイン電極が形成されているトランジスターの上記
ソース電極に電荷保存電極を接続し、ドレイン電極には
ビット線を接続する半導体記憶装置の電荷保存電極製造
方法において、 上記トランジスターのゲート電極および半導体基板の全
体構造上部に層間絶縁膜，犠牲膜，第１電荷保存電極用
伝導物質を形成する工程と、 電荷保存電極コンタクトマスクを利用して上記ソース電
極上部の一定部分の第１電荷保存電極用伝導物質，犠牲
膜，層間絶縁膜を順次に選択蝕刻して電荷保存電極コン
タクトホールを形成するが、上記層間絶縁膜の底一部を
残留させてコンタクトホールを形成する工程と；上記電
荷保存電極コンタクトホールに絶縁膜を形成し、上記絶
縁膜の蝕刻時に底一部を残留された絶縁膜と同時に蝕刻
してスペーサー絶縁膜を形成するが、ソース電極が露出
した電荷保存電極コンタクトホールを形成する工程と；
第２電荷保存電極用伝導物質を上記コンタクトホールに
形成し、電荷保存電極マスクを利用して所定の大きさに
上記第２電荷保存電極用伝導物質と第１電荷保存電極用
伝導物質を順次に形成する工程と；上記犠牲膜を蝕刻し
て第３電荷保存電極用伝導物質を一定厚さに形成して、
第３電荷保存電極用伝導物質を一定の大きさに蝕刻する
ことにより第１電荷保存電極用伝導物質と第２電荷保存
電極用伝導物質、そして、第３電荷保存電極用伝導物質
が互いに連結される三重電荷保存電極を形成する工程を
含んでいることを特徴とする半導体記憶装置の電荷保存
電極製造方法。 - 【請求項１７】 請求項１６記載の方法において、上記
層間絶縁膜上に形成される犠牲膜の最初の厚さは、上記
第３電荷保存電極用伝導物質の厚さの２倍以上であるこ
とを特徴とする半導体記憶装置の電荷保存電極製造方
法。 - 【請求項１８】 請求項１６記載の方法において、上記
スペーサー絶縁膜および層間絶縁膜は、犠牲膜と蝕刻選
択比が大きいことを特徴とする半導体記憶装置の電荷保
存電極製造方法。 - 【請求項１９】 請求項１８記載の方法において、上記
第１工程の犠牲膜は、ＰＳＧ膜またはＢＰＳＧ膜のうち
いずれ一つであることを特徴とする半導体記憶装置の電
荷保存電極製造方法。 - 【請求項２０】 請求項１８記載の方法において、上記
電荷保存電極コンタクト側壁に形成される絶縁膜スペー
サーはＵＳＧ膜であることを特徴とする半導体記憶装置
の電荷保存電極製造方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306876A (ja) * | 1995-04-27 | 1996-11-22 | Nec Corp | 半導体装置の製造方法 |
| KR100231289B1 (ko) * | 1995-11-09 | 1999-11-15 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 및 그 제조 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0126623B1 (ko) * | 1994-08-03 | 1997-12-26 | 김주용 | 반도체소자의 캐패시터 제조방법 |
| US5536673A (en) * | 1995-07-26 | 1996-07-16 | United Microelectronics Corporation | Method for making dynamic random access memory (DRAM) cells having large capacitor electrode plates for increased capacitance |
| US5789291A (en) * | 1995-08-07 | 1998-08-04 | Vanguard International Semiconductor Corporation | Dram cell capacitor fabrication method |
| JP3062067B2 (ja) * | 1995-12-18 | 2000-07-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5591664A (en) * | 1996-03-20 | 1997-01-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of increasing the capacitance area in DRAM stacked capacitors using a simplified process |
| KR100436133B1 (ko) * | 1997-12-31 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175756A (ja) * | 1987-12-29 | 1989-07-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH02257670A (ja) * | 1989-03-30 | 1990-10-18 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH03145159A (ja) * | 1989-10-31 | 1991-06-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0425170A (ja) * | 1990-05-21 | 1992-01-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| JPH05291525A (ja) * | 1992-04-09 | 1993-11-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06209085A (ja) * | 1992-07-23 | 1994-07-26 | Texas Instr Inc <Ti> | スタック形ｄｒａｍコンデンサ構造体とその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243342A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electronics Corp | 半導体装置 |
| JP2668123B2 (ja) * | 1988-06-28 | 1997-10-27 | 日本電信電話株式会社 | 光通信用コネクタ部材の端面研磨装置 |
| JP2886280B2 (ja) * | 1990-06-29 | 1999-04-26 | 宮城沖電気株式会社 | 半導体記憶装置の製造方法 |
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
| US5196364A (en) * | 1990-10-24 | 1993-03-23 | Micron Technology, Inc. | Method of making a stacked capacitor dram cell |
| US5126280A (en) * | 1991-02-08 | 1992-06-30 | Micron Technology, Inc. | Stacked multi-poly spacers with double cell plate capacitor |
| US5137842A (en) * | 1991-05-10 | 1992-08-11 | Micron Technology, Inc. | Stacked H-cell capacitor and process to fabricate same |
| US5223448A (en) * | 1991-07-18 | 1993-06-29 | Industrial Technology Research Institute | Method for producing a layered capacitor structure for a dynamic random access memory device |
-
1992
- 1992-12-30 KR KR1019920026890A patent/KR950010876B1/ko not_active IP Right Cessation
-
1993
- 1993-12-28 JP JP5338045A patent/JPH0821700B2/ja not_active Expired - Fee Related
- 1993-12-29 US US08/175,250 patent/US5441909A/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175756A (ja) * | 1987-12-29 | 1989-07-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH02257670A (ja) * | 1989-03-30 | 1990-10-18 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH03145159A (ja) * | 1989-10-31 | 1991-06-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0425170A (ja) * | 1990-05-21 | 1992-01-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| JPH05291525A (ja) * | 1992-04-09 | 1993-11-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06209085A (ja) * | 1992-07-23 | 1994-07-26 | Texas Instr Inc <Ti> | スタック形ｄｒａｍコンデンサ構造体とその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306876A (ja) * | 1995-04-27 | 1996-11-22 | Nec Corp | 半導体装置の製造方法 |
| KR100231289B1 (ko) * | 1995-11-09 | 1999-11-15 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 및 그 제조 방법 |
| US6160284A (en) * | 1995-11-09 | 2000-12-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with sidewall insulating layers in the capacitor contact hole |
| US6309931B1 (en) | 1995-11-09 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor device with sidewall insulating layers in the capacitor contact hole |
Also Published As
| Publication number | Publication date |
|---|---|
| US5441909A (en) | 1995-08-15 |
| KR950010876B1 (ko) | 1995-09-25 |
| KR940016770A (ko) | 1994-07-25 |
| JPH0821700B2 (ja) | 1996-03-04 |
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