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JP2906807B2 - 半導体メモリセルとその製造方法 - Google Patents

半導体メモリセルとその製造方法

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JP2906807B2
JP2906807B2 JP4046459A JP4645992A JP2906807B2 JP 2906807 B2 JP2906807 B2 JP 2906807B2 JP 4046459 A JP4046459 A JP 4046459A JP 4645992 A JP4645992 A JP 4645992A JP 2906807 B2 JP2906807 B2 JP 2906807B2
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memory cell
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insulating film
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直記 笠井
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、1つのトランジスタと
1つのキャパシタから構成される半導体メモリセルとそ
の製造方法に関する。
【0002】
【従来の技術】1チップ上に形成されるダイナミック・
ランダム・アクセス・メモリ(DRAM)の記憶容量
は、3年に4倍の割合で向上してきており、今後も同様
な向上が期待される。DRAMの記憶容量の増大は、微
細加工技術の進歩に伴う集積度の向上によってはかられ
てきた。ところで、DRAMのメモリセルは1つの絶縁
ゲート電界効果トランジスタと一つの容量蓄積部から構
成されており、メモリセルの占有面積は記憶容量の向上
とともに小さくする必要がある。しかし、記憶を保持す
る蓄積電荷量は信頼性を保つために一定の値以上にする
必要があり、狭い面積で大きな蓄積容量を得る工夫が必
要である。蓄積容量の増大は、容量絶縁膜の実効的な厚
さを薄くすることと実効的な容量面積を増大させること
によって可能になる。後者の技術の1つとして容量蓄積
部を上部に積み重ねて形成するスタック型メモリセルが
ある。この構造を用いれば、容量電極の形状を3次元的
に工夫することで単位面積当りの容量電極の表面積が増
加する。
【0003】このような構造を得るために、1991年
電子情報通信学会技術研究報告第91巻67号55頁S
DM91−32に「トンネル型スタックトキャパシタ
(TSSC)を用いた64MbDRAM用メモリセル」
と題して発表された方法がある。この方法は、図14に
示した断面図においてP型シリコン基板1上に形成され
たNチャンネルMOSトランジスタの一方のN型ソース
・ドレイン領域5−1上にパッド電極32−1と第1コ
ンタクト孔7を介してビッ線8が接続され、他方のN型
ソース・ドレイン領域5−2上にパッド電極32−2を
介して蓄積電極33−1が接続されている。尚、パッド
電極32−2を介してN型ソース・ドレイン5−2と蓄
積電極33−1が接続するためのコンタクト孔中の蓄積
電極33−1と接触を避けるために、ビット線8は図1
4で示した断面の奥にある。また、蓄積電極33−1、
33−2、33−3は断面図の奥行き方向の側面におい
て接続されている。すなわち、断面図に示したように蓄
積電極33−1と33−2の間及び33−2と33−3
の間は、プレート電極35−1、35−2、35−3が
形成される前は中空となっている。中空となっている蓄
積電極の表面に誘電体膜34を堆積し、続いてプレート
電極35−1、35−2、35−3を形成すると、蓄積
電極表面積が広くなるために、大きな容量が確保され
る。
【0004】
【発明が解決しようとする課題】上述の従来の技術で
は、蓄積電極の間隔が狭いために、表面に誘電体膜を均
一に堆積することと、プレート電極を中空の奥深くまで
埋め込むことが困難である。蓄積電極の間隔を広げれば
この問題は解決されるが、蓄積電極が縦積みになってい
るために蓄積電極の高さが高くなり、メモリセルアレイ
領域と周辺領域の段差が大きくなり、後工程である金属
配線のリソグラフィーにおけるフォーカスマージンの問
題やエッチングのオーバー量の増大といった困難が生じ
る。また中空とするために蓄積電極33−3となる全表
面に堆積された膜の該領域を除去するためのリソグラフ
ィー工程が余分に必要になる。また、膜を除去する手法
として等方性エッチングを用いるためにエッチング終点
の決定が困難である。また、中空とする前にいったん分
離絶縁膜を堆積し、その上に蓄積電極となる膜を堆積す
る工程をくり返してから分離絶縁膜を除去して中空とす
る。そのため膜の堆積及びエッチング回数が多くなり、
工程数の増加という製造上の問題もある。
【0005】本発明の目的は、蓄積電極の高さを高くす
ることなく蓄積電極の表面積を大きくする構造と簡略化
された製造方法を提供することにある。
【0006】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の構造は、1つの絶縁ゲート電界効果トラン
ジスタとこの絶縁ゲート電界効果トランジスタのソース
・ドレイン領域の一方が層間絶縁膜に形成された第1の
コンタクト孔に埋め込まれた第1の導電体プラグによっ
て前記層間絶縁膜上および前記第1の導電体プラグ上に
形成された下部電極に接続し、他方が層間絶縁膜に形成
された第2のコンタクト孔に埋め込まれた第2の導電体
プラグによって前記層間絶縁膜に形成されたビット線
に接続することで構成される半導体メモリセルにおい
て、前記容量蓄積部の下部電極は前記ビット線よりも上
方に位置し、かつ絶縁膜上に形成された第1導電体部と
第2導電体部によって構成され、前記第1導電体部と第
2導電体部の間にトンネル状の領域が横並びに形成さ
れ、このトンネル状の領域の内側も蓄積容量部として用
いる構造となることを特徴とする。
【0007】本発明の製造方法は、半導体基板上に絶縁
ゲート電界効果トランジスタを形成する工程と、前記絶
縁ゲート電界効果トランジスタのソース・ドレイン領域
の一方に接続する下部電極となる導電体膜を堆積する工
程と、前記下地導電体膜上に前記下地導電体膜と材質の
異なる材料を用いて縞状パターンを形成する工程と、表
面に第2導電体膜を堆積したと下部電極パターンを形成
する工程と、前記縞状パターンを選択的に除去する工程
と、前記第1導電体部と第2導電体部の表面に誘電体膜
を形成する工程と、前記誘電体膜表面上に対向電極とな
る第3導電体領域を形成する工程とを含むことを特徴と
する。
【0008】
【実施例】以下、本発明の実施例について図面を用い
て、詳細に説明する。
【0009】図1は、第1の実施例のメモリセルの断面
構造である。メモリセルはMOSトランジスタと容量蓄
積部を有している。各MOSトランジスタはP型シリコ
ン基板1の表面にシリコン酸化膜2によって素子分離さ
れ形成される。その構成は、ゲート酸化膜3によりP型
シリコン基板1と絶縁されたゲート電極4とP型シリコ
ン基板1表面にN型不純物を拡散して形成されたN型ソ
ース・ドレイン領域5−1、5−2からなる。ゲート電
極4は第1層間絶縁膜6によって被覆され、第1コンタ
クト孔7を通して第1層間絶縁膜6上に形成されたビッ
ト線8と一方の前記N型ソース・ドレイン5−1と接続
されている。尚、ビット線8と第2コンタクト孔10の
接触を避けるために、ビツト線8と第1コンタクト孔7
は図1の奥行き方向に避けて形成される。ビット線8は
第2層間絶縁膜9によって被覆され、第2コンタクト1
0孔を通して第2層間絶縁膜9上に形成された第1導電
体部11と他方のN型ソース・ドレイン5−2とが接続
されている。容量蓄積部は第1導電体部11と第2導電
体部12の該表面に形成された誘電体膜13−1、13
−2とその表面及び中に形成された対向電極14−1、
14−2から構成されている。
【0010】図2〜8は、本発明の第1の実施例により
得られたメモリセルの製造方法を順を追って示した断面
図である。P型シリコン基板1上に選択酸化法により素
子分離領域となるシリコン酸化膜2を形成し、このシリ
コン酸化膜2以外の領域のP型シリコン基板1表面に熱
酸化法によってゲート酸化膜3を形成し、その上にN型
多結晶シリコンからなるゲート電極4を形成し、イオン
注入法によりN型ソース・ドレイン領域5−1、5−2
を形成し、CVD法により表面にシリコン酸化膜からな
る第1層間絶縁膜6を堆積すると図2に示したNチャン
ネルMOSトランジスタが得られる。次に、N型ソース
・ドレイン5−1上の第1層間絶縁膜6に第1コンタク
ト孔7を開口し、第1コンタクト孔7にN型多結晶シリ
コンを埋め込み、表面にタングステンシリサイド膜から
なるビット線8を形成し、CVD法により表面にシリコ
ン酸化膜からなる第2層間絶縁膜9を堆積すると図3に
示した構造となる。次に、N型ソース・ドレイン5−2
領域上の第1層間絶縁膜6及び第2層間絶縁膜9に第2
コンタクト孔10を開口し、第2コンタクト孔10にN
型多結晶シリコンを埋め込み、表面にN型多結晶シリコ
ンからなる第1導電体膜11を厚さ0.1μm堆積する
と図4の構造となる。次に、CVD法により表面にシリ
コン酸化膜を厚さ0.3μm堆積し、リソグラフィー技
術を用いて第1レジスト16のパターンを形成し、ドラ
イエッチングを行って縞状のシリコン酸化膜層15を形
成して図5の構造を得る。次に、第1レジスト16を除
去し、N型多結晶シリコンからなる第2導電体膜12を
厚さ0.1μm堆積し、第2レジスト18のパターンを
形成し、ドライエッチングを行って図6の構造を得る。
点線で示した途中までエッチングされた第2導電体膜1
9とは、図6に示された断面の奥行き方向において第2
レジスト18が存在しない領域であり、シリコン酸化膜
層15の側壁に残ったものである。次に、緩衝弗酸溶液
によりシリコン酸化膜15のみを選択的に除去すると中
空20が形成され、第2レジスト18をマスクとして前
述の途中までエッチングされた第2導電体膜部19及び
第1導電体膜11をエッチングすると図7の構造とな
る。次に、第2レジスト18を除去し、残った第1導電
体膜11と第2導電体膜12の表面を酸化してシリコン
酸化膜を形成し、その表面にシリコン窒化膜を形成す
る。この積層膜からなる誘電体膜13−1、13−2を
シリコン酸化膜容量膜厚換算で5nm堆積する。(図
8)次に、表面と中空20にN型多結晶シリコンからな
る対向電極14−1、14−2を形成すると図1に示す
メモリセルが得られる。
【0011】図9〜13は、本発明の第2の実施例によ
り得られたメモリセルの製造方法を順を追って示した断
面図である。製造方法の前半は第1の実施例の図2、
3、4と同様である。次に、CVD法により表面にシリ
コン窒化膜を厚さ0.3μm堆積し、リソグラフィー技
術とドライエッチング技術によって第1の実施例と同様
に縞状のシリコン窒化膜層21を形成し、表面にCVD
シリコン酸化膜22を0.1μm堆積すると図9の構造
を得る。次に、ドライエッチング技術によりCVDシリ
コン酸化膜22をエッチングしてシリコン窒化膜層21
の側壁にのみCVDシリコン酸化膜22を残すと図10
に示す構造となる。次に、燐酸を用いてシリコン窒化膜
層21を選択的に除去した後、N型多結晶シリコン膜を
厚さ0.1μm堆積し、リソグラフィー技術を用いて第
3レジスト24パターンを形成し、ドライエッチング技
術によって第3レジスト24が存在しない領域の第2導
電体膜を除去すると図11の構造となる。点線で示した
途中までエッチングされた第2導電体膜25とは、図1
1に示された断面の奥行き方向において第3レジスト2
4が存在しない領域であり、CVDシリコン酸化膜22
の側壁に残ったものである。次に、緩衝弗酸溶液により
シリコン酸化膜22のみを選択的に除去すると中空26
が形成され、第3レジスト24をマスクとして前述の途
中までエッチングされた第2導電体膜25及び第1導電
体膜11をエッチングし、第1導電体膜11と第2導電
体膜23の表面を酸化してシリコン酸化膜を形成し、そ
の表面にシリコン窒化膜を形成するこの積層膜からなる
誘電体膜27−1、27−2をシリコン酸化膜容量膜厚
換算で5nm堆積する。(図12)次に、表面と中空に
N型多結晶シリコンからなる対向電極28−1、28−
2を形成すると図13に示されるようなメモリセルが得
られる。この実施例では中空を形成するための補助層と
して側壁に残った膜を用いているので、第1の実施例よ
り高密度に中空を形成できる。
【0012】前記実施例において、中空を形成するため
の補助層としてシリコン酸化膜層を用いたが、これに限
定するものではなく第1導電体膜及び第2導電体膜に対
して選択的に除去できる材質であればよい。また、第1
導電体膜及び第2導電体膜の膜厚を0.1μm、中空を
形成するための補助層の膜厚を0.3μmとしたがこれ
に限定するものではなく、中空を形成できる組合せの厚
さであればよい。
【0013】
【発明の効果】本発明の構造をとることによって、蓄積
電極の高さを高くすることなく蓄積電極の表面積を大き
くでき、従来例と同等の蓄積容量が得られた。中空の長
さが短いために誘電体膜は中空にも均一に堆積でき、し
かも対向電極で中空を完全に埋め込むことが可能であっ
た。また、前記製造方法をとることによって、従来例に
比べて製造工程を簡略化できた。
【図面の簡単な説明】
【図1】本発明の第1の実施例のメモリセルの構造を示
す断面図である。
【図2】本発明の第1の実施例のメモリセルの製造方法
を示す断面図である。
【図3】本発明の第1の実施例のメモリセルの製造方法
を示す断面図である。
【図4】本発明の第1の実施例のメモリセルの製造方法
を示す断面図である。
【図5】本発明の第1の実施例のメモリセルの製造方法
を示す断面図である。
【図6】本発明の第1の実施例のメモリセルの製造方法
を示す断面図である。
【図7】本発明の第1の実施例のメモリセルの製造方法
を示す断面図である。
【図8】本発明の第1の実施例のメモリセルの製造方法
を示す断面図である。
【図9】本発明の第2の実施例のメモリセルの製造方法
を示す断面図である。
【図10】本発明の第2の実施例のメモリセルの製造方
法を示す断面図である。
【図11】本発明の第2の実施例のメモリセルの製造方
法を示す断面図である。
【図12】本発明の第2の実施例のメモリセルの製造方
法を示す断面図である。
【図13】本発明の第2の実施例のメモリセルの製造方
法を示す断面図である。
【図14】従来のメモリセルの構造を示す断面図であ
る。
【符号の説明】
1 P型シリコン基板 2 シリコン酸化膜 3 ゲート酸化膜 4 ゲート電極 5−1、5−2 N型ソース・ドレイン領域 6 第1層間絶縁膜 7 第1コンタクト孔 8 ビット線 9 第2層間絶縁膜 10 第2コンタクト孔 11 第1導電体膜 12、23 第2導電体膜 13−1、13−2、27−1、27−2、34 誘電
体膜 14−1、14−2、28−1、28−2 対向電極 15 CVDシリコン酸化膜層 16 第1レジスト 18 第2レジスト 19、25 途中までエッチングされた第2導電体膜 20、26 中空 21 シリコン窒化膜層 22 CVDシリコン酸化膜 24 第3レジスト 31 ゲート被覆絶縁膜 32−1、32−2 パット電極 33−1、33−2、33−3 蓄積電極 35−1、35−2、35−3 プレート電極
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】1つの絶縁ゲート電界効果トランジスタと
    この絶縁ゲート電界効果トランジスタのソース・ドレイ
    ン領域の一方が層間絶縁膜に形成された第1のコンタク
    ト孔に埋め込まれた第1の導電体プラグによって前記層
    間絶縁膜上および前記第1の導電体プラグ上に形成され
    た下部電極に接続し、他方が層間絶縁膜に形成された第
    2のコンタクト孔に埋め込まれた第2の導電体プラグに
    よって前記層間絶縁膜に形成されたビット線に接続す
    ることで構成される半導体メモリセルにおいて、前記容
    量蓄積部の下部電極は前記ビット線よりも上方に位置
    し、かつ絶縁膜上に形成された第1導電体部と第2導電
    体部によって構成され、前記第1導電体部と第2導電体
    部の間にトンネル状の領域が横並びに形成され、このト
    ンネル状の領域の内側も蓄積容量部として用いることを
    特徴とする半導体メモリセル。
  2. 【請求項2】半導体上に絶縁ゲート電界効果トランジス
    タを形成する工程とこの絶縁ゲート電界効果トランジス
    タのソース・ドレイン領域の一方に接続する下部電極と
    なる導電体膜を堆積する工程と、前記下地導電体膜上に
    前記下地導電体膜と材質の異なる材料を用いて縞状パタ
    ーンを形成する工程と、表面に第2導電体膜を堆積した
    後下部電極パターンを形成する工程と、前記縞状パター
    ンを選択的に除去する工程と、前記第1導電体部と第2
    導電体部の表面に誘電体膜を形成する工程と、前記誘電
    体膜表面上に対向電極となる第3導電体領域を形成する
    工程とを含むことを特徴とする半導体メモリセルの製造
    方法。
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