JPH1126756A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1126756A JPH1126756A JP17382197A JP17382197A JPH1126756A JP H1126756 A JPH1126756 A JP H1126756A JP 17382197 A JP17382197 A JP 17382197A JP 17382197 A JP17382197 A JP 17382197A JP H1126756 A JPH1126756 A JP H1126756A
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- film
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Abstract
(57)【要約】
【課題】 ＬＯＣＯＳ工程とゲート電極形成工程との２
回のパターニングを行う必要がある。また、ゲート電極
とソース／ドレイン領域の分離は、多結晶シリコンを熱
酸化した膜のため、絶縁耐性はかなり低い。 【解決手段】 シリコン基板１上に熱酸化膜２、シリコ
ン窒化膜３を形成し、フィールド領域の部分のシリコン
基板をエッチングした後、フィールド酸化膜４を形成す
る。次に、シリコン窒化膜５を形成した後、ＳＯＧ膜を
塗布した。次に、活性領域上のシリコン窒化膜３、パッ
ド酸化膜２を除去した後、多結晶シリコン７を堆積し、
エッチバックした。次に、ゲート電極形成領域の多結晶
シリコン７を除去した後、フィールド領域上の酸化膜を
除去した。次に、サイドウォール８を形成後、ゲート酸
化膜９を形成した後、多結晶シリコン１０を堆積し、エ
ッチバックすることによりゲート電極の多結晶シリコン
１０とソース／ドレイン領域上の多結晶シリコン７とを
分離した。
回のパターニングを行う必要がある。また、ゲート電極
とソース／ドレイン領域の分離は、多結晶シリコンを熱
酸化した膜のため、絶縁耐性はかなり低い。 【解決手段】 シリコン基板１上に熱酸化膜２、シリコ
ン窒化膜３を形成し、フィールド領域の部分のシリコン
基板をエッチングした後、フィールド酸化膜４を形成す
る。次に、シリコン窒化膜５を形成した後、ＳＯＧ膜を
塗布した。次に、活性領域上のシリコン窒化膜３、パッ
ド酸化膜２を除去した後、多結晶シリコン７を堆積し、
エッチバックした。次に、ゲート電極形成領域の多結晶
シリコン７を除去した後、フィールド領域上の酸化膜を
除去した。次に、サイドウォール８を形成後、ゲート酸
化膜９を形成した後、多結晶シリコン１０を堆積し、エ
ッチバックすることによりゲート電極の多結晶シリコン
１０とソース／ドレイン領域上の多結晶シリコン７とを
分離した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくは、微細構造を有するＭＯＳ型
トランジスタの製造方法に関するものである。
方法に関し、更に詳しくは、微細構造を有するＭＯＳ型
トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化に伴い、使用さ
れるトランジスタはますます微細化され、現在では、
０．２〜０．３μｍのゲート長を有するトランジスタが
要求されるまでになってきている。そのため、微細加工
を行うフォトリソグラフィに要求される精度もますます
厳しくなってきている。波長の短い光や電子ビームを利
用した露光装置を用意する方法もあるが、高価になるた
め、これまでの露光装置を用い限界以上の微細パターン
を形成する技術が提案されている。その一例として、図
７を用いて、特開平５−２３５０２４号公報に示されて
いる製造方法を説明する。
れるトランジスタはますます微細化され、現在では、
０．２〜０．３μｍのゲート長を有するトランジスタが
要求されるまでになってきている。そのため、微細加工
を行うフォトリソグラフィに要求される精度もますます
厳しくなってきている。波長の短い光や電子ビームを利
用した露光装置を用意する方法もあるが、高価になるた
め、これまでの露光装置を用い限界以上の微細パターン
を形成する技術が提案されている。その一例として、図
７を用いて、特開平５−２３５０２４号公報に示されて
いる製造方法を説明する。
【０００３】まず、図７（ａ）に示すように、Ｐ型シリ
コン基板２１に対して、ＬＯＣＯＳ法によりフィールド
酸化膜２２を形成し、その後、ＣＶＤ法により、シリコ
ン窒化膜３を堆積させる。次に、フォトリソグラフィ法
により、シリコン窒化膜２３に窓（Ｘ）を開ける。その
後、ＣＶＤ法によりシリコン酸化膜２４を堆積させる。
コン基板２１に対して、ＬＯＣＯＳ法によりフィールド
酸化膜２２を形成し、その後、ＣＶＤ法により、シリコ
ン窒化膜３を堆積させる。次に、フォトリソグラフィ法
により、シリコン窒化膜２３に窓（Ｘ）を開ける。その
後、ＣＶＤ法によりシリコン酸化膜２４を堆積させる。
【０００４】次に、ＲＩＥ法により、シリコン酸化膜２
４を異方性エッチングすることにより、図７（ｂ）に示
すように、シリコン窒化膜２３の側壁にサイドウォール
２５を形成する。
４を異方性エッチングすることにより、図７（ｂ）に示
すように、シリコン窒化膜２３の側壁にサイドウォール
２５を形成する。
【０００５】次に、熱酸化法により、ゲート酸化膜２６
を形成する。その後、ＣＶＤ法により、リン等のドーパ
ントを含んだ多結晶シリコン２７を全面に堆積させる。
を形成する。その後、ＣＶＤ法により、リン等のドーパ
ントを含んだ多結晶シリコン２７を全面に堆積させる。
【０００６】その後、図７（ｃ）に示すように、フォト
リソグラフィ法により、ゲート電極２８を形成し、その
後、エッチングにより、シリコン窒化膜２３及びサイド
ウォール２５を除去する。次に、熱酸化法により、全面
にシリコン酸化膜２９及び３０を形成する。このときゲ
ート電極２８の表面のシリコン酸化膜２９は、多結晶シ
リコンの増速酸化により基板表面の酸化膜３０より厚く
なる。
リソグラフィ法により、ゲート電極２８を形成し、その
後、エッチングにより、シリコン窒化膜２３及びサイド
ウォール２５を除去する。次に、熱酸化法により、全面
にシリコン酸化膜２９及び３０を形成する。このときゲ
ート電極２８の表面のシリコン酸化膜２９は、多結晶シ
リコンの増速酸化により基板表面の酸化膜３０より厚く
なる。
【０００７】次に、Ｐ型シリコン基板２１表面のシリコ
ン酸化膜３０をエッチングにより除去する。更に図７
（ｄ）に示すように、全面にリン等のドーパントを含ん
だ多結晶シリコン３２を堆積させる。その後、窒素中で
熱処理を行い、固相拡散によって活性化層３１を形成す
る。その後、フォトリソグラフィ法により、配線電極形
成のため、多結晶シリコン３２をパターニングし、ＭＯ
Ｓ型トランジスタを得る。
ン酸化膜３０をエッチングにより除去する。更に図７
（ｄ）に示すように、全面にリン等のドーパントを含ん
だ多結晶シリコン３２を堆積させる。その後、窒素中で
熱処理を行い、固相拡散によって活性化層３１を形成す
る。その後、フォトリソグラフィ法により、配線電極形
成のため、多結晶シリコン３２をパターニングし、ＭＯ
Ｓ型トランジスタを得る。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、ゲート電極形成までに、ＬＯＣ
ＯＳ工程で１回とゲート電極形成工程で２回の計３回の
パターニングを行う必要があり、コンタクトの開口、配
線の加工でもパターニングを行う必要がある。
た従来の製造方法では、ゲート電極形成までに、ＬＯＣ
ＯＳ工程で１回とゲート電極形成工程で２回の計３回の
パターニングを行う必要があり、コンタクトの開口、配
線の加工でもパターニングを行う必要がある。
【０００９】また、シリコン基板上に存在するシリコン
窒化膜のエッチングはかなり困難で、シリコン基板で止
まらず、シリコン基板が少なからずエッチングされる危
険性がある。
窒化膜のエッチングはかなり困難で、シリコン基板で止
まらず、シリコン基板が少なからずエッチングされる危
険性がある。
【００１０】更に、ゲート電極とソース／ドレイン領域
の分離は、多結晶シリコンを熱酸化した膜のため、絶縁
耐性はかなり低く、短絡の危険性が非常に高い。
の分離は、多結晶シリコンを熱酸化した膜のため、絶縁
耐性はかなり低く、短絡の危険性が非常に高い。
【００１１】本発明は、フォトリソグラフィ工程を減ら
し、また、ゲート電極とソース／ドレインとの短絡を防
止し、ばらつきの少ない、信頼性のあるＭＯＳ型トラン
ジスタの製造工程を提供することを目的とするものであ
る。
し、また、ゲート電極とソース／ドレインとの短絡を防
止し、ばらつきの少ない、信頼性のあるＭＯＳ型トラン
ジスタの製造工程を提供することを目的とするものであ
る。
【００１２】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、第１導電型半導体基板上に、
パッド酸化膜及びシリコン窒化膜を形成し、素子分離領
域となる領域上の上記パッド酸化膜及びシリコン窒化膜
を除去する工程と、上記表面が露出した半導体基板を所
定の深さまでエッチングし、溝部を形成した後、上記シ
リコン窒化膜を耐酸化膜として用い、熱酸化により、上
記溝部にロコス酸化膜を形成することにより、段差のな
い素子分離領域を形成する工程と、全面に所定の厚さの
シリコン窒化膜を形成した後、シリコン酸化膜を上記素
子分離領域上に埋め込む工程と、上記活性領域となる領
域上のシリコン窒化膜及びパッド酸化膜を除去し、第２
導電型不純物を含有する第１の導電性物質を全面に堆積
した後、エッチバックすることにより、上記活性領域と
なる領域上に上記第１の導電性物質を埋め込む工程と、
ゲート電極形成領域となる領域の上記第１の導電性物質
を除去し、全面に絶縁膜を堆積させ、エッチバックする
ことにより、上記第１の導電性物質側壁にサイドウォー
ルを形成する工程と、ゲート酸化膜を形成後、ゲート電
極となる第２の導電性物質を全面に堆積し、エッチバッ
クすることにより、ゲート電極を形成する工程と、上記
第１導電性物質埋め込み工程とゲート電極形成工程との
間又はゲート電極形成工程後に、熱処理を行うことによ
り、上記第１の導電性物質に含まれている不純物を上記
半導体基板に拡散させることにより、ソース／ドレイン
領域を形成する工程とを有することを特徴とするもので
ある。
半導体装置の製造方法は、第１導電型半導体基板上に、
パッド酸化膜及びシリコン窒化膜を形成し、素子分離領
域となる領域上の上記パッド酸化膜及びシリコン窒化膜
を除去する工程と、上記表面が露出した半導体基板を所
定の深さまでエッチングし、溝部を形成した後、上記シ
リコン窒化膜を耐酸化膜として用い、熱酸化により、上
記溝部にロコス酸化膜を形成することにより、段差のな
い素子分離領域を形成する工程と、全面に所定の厚さの
シリコン窒化膜を形成した後、シリコン酸化膜を上記素
子分離領域上に埋め込む工程と、上記活性領域となる領
域上のシリコン窒化膜及びパッド酸化膜を除去し、第２
導電型不純物を含有する第１の導電性物質を全面に堆積
した後、エッチバックすることにより、上記活性領域と
なる領域上に上記第１の導電性物質を埋め込む工程と、
ゲート電極形成領域となる領域の上記第１の導電性物質
を除去し、全面に絶縁膜を堆積させ、エッチバックする
ことにより、上記第１の導電性物質側壁にサイドウォー
ルを形成する工程と、ゲート酸化膜を形成後、ゲート電
極となる第２の導電性物質を全面に堆積し、エッチバッ
クすることにより、ゲート電極を形成する工程と、上記
第１導電性物質埋め込み工程とゲート電極形成工程との
間又はゲート電極形成工程後に、熱処理を行うことによ
り、上記第１の導電性物質に含まれている不純物を上記
半導体基板に拡散させることにより、ソース／ドレイン
領域を形成する工程とを有することを特徴とするもので
ある。
【００１３】また、請求項２記載の半導体装置の製造方
法は、第１導電型半導体基板上に、パッド酸化膜及びシ
リコン窒化膜を形成し、素子分離領域となる領域上の上
記パッド酸化膜及びシリコン窒化膜を除去する工程と、
上記表面が露出した半導体基板を所定の深さまでエッチ
ングし、溝部を形成した後、上記シリコン窒化膜を耐酸
化膜として用い、熱酸化により、上記溝部にロコス酸化
膜を形成することにより、段差のない素子分離領域を形
成する工程と、全面に所定の厚さのシリコン窒化膜を形
成した後、シリコン酸化膜を上記素子分離領域上に埋め
込む工程と、上記活性領域となる領域上のシリコン窒化
膜及びパッド酸化膜を除去した後、イオン注入により、
活性領域となる領域に、ソース／ドレイン領域となる第
２導電型不純物領域を形成する工程と、第２導電型不純
物を含有する第１の導電性物質を全面に堆積した後、エ
ッチバックすることにより、上記活性領域となる領域上
に上記第１の導電性物質を埋め込む工程と、ゲート電極
形成領域となる領域の上記第１の導電性物質を除去し、
全面に絶縁膜を堆積させ、エッチバックすることによ
り、上記第１の導電性物質側壁にサイドウォールを形成
する工程と、上記第１導電性物質及びサイドウォールを
マスクに半導体基板を上記第２導電型の不純物領域より
深くエッチングすることによりソース／ドレイン領域を
形成する工程と、ゲート酸化膜を形成後、ゲート電極と
なる第２の導電性物質を全面に堆積し、エッチバックす
ることにより、ゲート電極を形成する工程とを有するこ
とを特徴とするものである。
法は、第１導電型半導体基板上に、パッド酸化膜及びシ
リコン窒化膜を形成し、素子分離領域となる領域上の上
記パッド酸化膜及びシリコン窒化膜を除去する工程と、
上記表面が露出した半導体基板を所定の深さまでエッチ
ングし、溝部を形成した後、上記シリコン窒化膜を耐酸
化膜として用い、熱酸化により、上記溝部にロコス酸化
膜を形成することにより、段差のない素子分離領域を形
成する工程と、全面に所定の厚さのシリコン窒化膜を形
成した後、シリコン酸化膜を上記素子分離領域上に埋め
込む工程と、上記活性領域となる領域上のシリコン窒化
膜及びパッド酸化膜を除去した後、イオン注入により、
活性領域となる領域に、ソース／ドレイン領域となる第
２導電型不純物領域を形成する工程と、第２導電型不純
物を含有する第１の導電性物質を全面に堆積した後、エ
ッチバックすることにより、上記活性領域となる領域上
に上記第１の導電性物質を埋め込む工程と、ゲート電極
形成領域となる領域の上記第１の導電性物質を除去し、
全面に絶縁膜を堆積させ、エッチバックすることによ
り、上記第１の導電性物質側壁にサイドウォールを形成
する工程と、上記第１導電性物質及びサイドウォールを
マスクに半導体基板を上記第２導電型の不純物領域より
深くエッチングすることによりソース／ドレイン領域を
形成する工程と、ゲート酸化膜を形成後、ゲート電極と
なる第２の導電性物質を全面に堆積し、エッチバックす
ることにより、ゲート電極を形成する工程とを有するこ
とを特徴とするものである。
【００１４】
【実施の形態】以下、実施の形態に基づいて本発明につ
いて詳細に説明する。
いて詳細に説明する。
【００１５】図１は本発明の第１の実施の形態のＭＯＳ
型トランジスタの製造工程の前半工程を示す図（図３
（ａ）におけるＸ−Ｘ断面）、図２は本発明の一実施の
形態のＭＯＳ型トランジスタの製造工程の後半工程を示
す図（図３（ａ）におけるＸ−Ｘ断面）、図３（ａ）は
図２（ａ）に示す工程での平面図であり、図３（ｂ）は
図３（ａ）における図２（ａ）に示す工程でのＹ−Ｙ断
面図、図４は本発明の第２の実施の形態のＭＯＳ型トラ
ンジスタの製造工程の前半工程を示す図、図５は本発明
の一実施の形態のＭＯＳ型トランジスタの製造工程の後
半工程を示す図、図６（ａ）は図５（ａ）に示す工程で
の平面図であり、図６（ｂ）は図５（ａ）に示す工程で
のＸ−Ｘ断面図である。
型トランジスタの製造工程の前半工程を示す図（図３
（ａ）におけるＸ−Ｘ断面）、図２は本発明の一実施の
形態のＭＯＳ型トランジスタの製造工程の後半工程を示
す図（図３（ａ）におけるＸ−Ｘ断面）、図３（ａ）は
図２（ａ）に示す工程での平面図であり、図３（ｂ）は
図３（ａ）における図２（ａ）に示す工程でのＹ−Ｙ断
面図、図４は本発明の第２の実施の形態のＭＯＳ型トラ
ンジスタの製造工程の前半工程を示す図、図５は本発明
の一実施の形態のＭＯＳ型トランジスタの製造工程の後
半工程を示す図、図６（ａ）は図５（ａ）に示す工程で
の平面図であり、図６（ｂ）は図５（ａ）に示す工程で
のＸ−Ｘ断面図である。
【００１６】以下、図１乃至図３を用いて、本発明の第
１の実施の形態について説明する。
１の実施の形態について説明する。
【００１７】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１上に熱酸化膜２（パッド酸化膜）を１００〜
２００Å形成し、続いてＣＶＤ法により、シリコン窒化
膜３を１０００〜２０００Å形成し、レジストマスクを
用いて既知のフォトリソグラフィ法により、活性領域の
パターニングを行う。尚、図においてＡは活性領域、Ｂ
はフィールド（ロコス）領域を示す。
コン基板１上に熱酸化膜２（パッド酸化膜）を１００〜
２００Å形成し、続いてＣＶＤ法により、シリコン窒化
膜３を１０００〜２０００Å形成し、レジストマスクを
用いて既知のフォトリソグラフィ法により、活性領域の
パターニングを行う。尚、図においてＡは活性領域、Ｂ
はフィールド（ロコス）領域を示す。
【００１８】次に、図１（ｂ）に示すように、フィール
ド領域の部分のシリコン基板をＲＩＥ法により５００〜
１５００Åエッチングする。次に、図１（ｃ）に示すよ
うに、１０００〜１１００℃のウエット酸化法によりフ
ィールド酸化膜４を１０００〜３０００Å形成する。こ
の条件により、フィールド領域のシリコンエッチングさ
れた部分は酸化膜で埋まり、活性領域の表面とフィール
ド領域の表面はフラットになる。
ド領域の部分のシリコン基板をＲＩＥ法により５００〜
１５００Åエッチングする。次に、図１（ｃ）に示すよ
うに、１０００〜１１００℃のウエット酸化法によりフ
ィールド酸化膜４を１０００〜３０００Å形成する。こ
の条件により、フィールド領域のシリコンエッチングさ
れた部分は酸化膜で埋まり、活性領域の表面とフィール
ド領域の表面はフラットになる。
【００１９】次に、図１（ｄ）に示すように、ＣＶＤ法
によりシリコン窒化膜５を５０〜１５０Å形成し、しか
る後、ＳＯＧ膜を２０００〜４０００Å塗布し、ガラス
化（３００〜４００℃、の熱処理）の後、シリコン窒化
膜３と同じ高さまでエッチバックした。シリコン窒化膜
の形成は、後の図３（ａ）に示すＳＯＧ膜エッチングの
時のストッパーとして働き、フィールド酸化膜のエッチ
ングを防ぐためである。
によりシリコン窒化膜５を５０〜１５０Å形成し、しか
る後、ＳＯＧ膜を２０００〜４０００Å塗布し、ガラス
化（３００〜４００℃、の熱処理）の後、シリコン窒化
膜３と同じ高さまでエッチバックした。シリコン窒化膜
の形成は、後の図３（ａ）に示すＳＯＧ膜エッチングの
時のストッパーとして働き、フィールド酸化膜のエッチ
ングを防ぐためである。
【００２０】次に、図１（ｅ）に示すように、既知のＲ
ＩＥ法により活性領域上のシリコン窒化膜３を除去、フ
ッ酸によりパッド酸化膜２を除去し、しかる後、リンド
ープされた多結晶シリコン７をＣＶＤ法により、１００
００〜２００００Åディポジションし、フィールド領域
の酸化膜６と同じ高さになるまでエッチバックした。
尚、この多結晶シリコンの埋め込みは、図中のＡが０．
５〜１．０μｍの時に可能となるが、所望の寸法によっ
ては多結晶シリコン７の膜厚等変化させる必要がある。
ＩＥ法により活性領域上のシリコン窒化膜３を除去、フ
ッ酸によりパッド酸化膜２を除去し、しかる後、リンド
ープされた多結晶シリコン７をＣＶＤ法により、１００
００〜２００００Åディポジションし、フィールド領域
の酸化膜６と同じ高さになるまでエッチバックした。
尚、この多結晶シリコンの埋め込みは、図中のＡが０．
５〜１．０μｍの時に可能となるが、所望の寸法によっ
ては多結晶シリコン７の膜厚等変化させる必要がある。
【００２１】次に、図３（ａ）、図３（ｂ）に示すよう
に、フィールド領域上まで少し延ばした開口部を有する
レジストパターンにより図２（ａ）に示すように、ゲー
ト電極形成領域Ｄの多結晶シリコン７を既知のエッチン
グ技術を用い除去し、しかる後、フィールド領域上の酸
化膜をＲＩＥ法により除去した。尚、図３（ａ）におい
て、符号１３は上記レジストパターンの開口部、１４は
活性領域を示す。
に、フィールド領域上まで少し延ばした開口部を有する
レジストパターンにより図２（ａ）に示すように、ゲー
ト電極形成領域Ｄの多結晶シリコン７を既知のエッチン
グ技術を用い除去し、しかる後、フィールド領域上の酸
化膜をＲＩＥ法により除去した。尚、図３（ａ）におい
て、符号１３は上記レジストパターンの開口部、１４は
活性領域を示す。
【００２２】次に、図２（ｂ）に示すように、ＣＶＤ法
により酸化膜を５００〜１５００Å堆積し、エッチバッ
クすることにより、サイドウォール８を得た。この時、
サイドウォール幅は０．０５〜０．１μｍが得られた。
により酸化膜を５００〜１５００Å堆積し、エッチバッ
クすることにより、サイドウォール８を得た。この時、
サイドウォール幅は０．０５〜０．１μｍが得られた。
【００２３】次に、図２（ｃ）に示すように、８００〜
９００℃の酸化を行うことにより、ゲート酸化膜９を５
０〜１００Å形成し、しかる後、リンドープの多結晶シ
リコン１０を５０００〜１５０００Å堆積し、エッチバ
ックすることによりゲート電極の多結晶シリコン１０と
ソース／ドレイン領域上の多結晶シリコン７とを分離し
た。ゲート酸化時にソース／ドレイン領域上の多結晶シ
リコン７も酸化されるが、多結晶シリコン１０のエッチ
ング時のオーバーエッチングにより除去される。
９００℃の酸化を行うことにより、ゲート酸化膜９を５
０〜１００Å形成し、しかる後、リンドープの多結晶シ
リコン１０を５０００〜１５０００Å堆積し、エッチバ
ックすることによりゲート電極の多結晶シリコン１０と
ソース／ドレイン領域上の多結晶シリコン７とを分離し
た。ゲート酸化時にソース／ドレイン領域上の多結晶シ
リコン７も酸化されるが、多結晶シリコン１０のエッチ
ング時のオーバーエッチングにより除去される。
【００２４】次に、９００〜１０００℃で窒素雰囲気中
での熱処理を５０〜８０分間行うことにより、ソース／
ドレイン領域となる領域上の多結晶シリコンからリンを
シリコン基板１中に拡散させて、ソース／ドレイン領域
１１を形成し、ＭＯＳ型トランジスタが完成する。尚、
本発明は、上記多結晶シリコンの拡散は、上記多結晶シ
リコン７堆積後に行えばよい。
での熱処理を５０〜８０分間行うことにより、ソース／
ドレイン領域となる領域上の多結晶シリコンからリンを
シリコン基板１中に拡散させて、ソース／ドレイン領域
１１を形成し、ＭＯＳ型トランジスタが完成する。尚、
本発明は、上記多結晶シリコンの拡散は、上記多結晶シ
リコン７堆積後に行えばよい。
【００２５】この後、全面にメタル配線材料を堆積し、
パターニングを行い、保護膜形成で完成する。すなわ
ち、図２（ｃ）において表面がほぼ平坦であり、ゲート
電極及びソース／ドレイン領域上に保護膜がないので、
層間絶縁膜の形成、コンタクトホールの開口が特に必要
がない。
パターニングを行い、保護膜形成で完成する。すなわ
ち、図２（ｃ）において表面がほぼ平坦であり、ゲート
電極及びソース／ドレイン領域上に保護膜がないので、
層間絶縁膜の形成、コンタクトホールの開口が特に必要
がない。
【００２６】次に、図４及び図６を用いて、本発明の第
２の実施の形態について説明する。
２の実施の形態について説明する。
【００２７】まず、図４（ａ）に示すように、Ｐ型シリ
コン基板１上に熱酸化膜２（パッド酸化膜）を１００〜
２００Å形成し、続いてＣＶＤ法により、シリコン窒化
膜３を１０００〜２０００Å形成し、レジストマスクを
用いて既知のフォトリソグラフィ法により、活性領域の
パターニングを行う。尚、図においてＡは活性領域、Ｂ
はフィールド（ロコス）領域を示す。
コン基板１上に熱酸化膜２（パッド酸化膜）を１００〜
２００Å形成し、続いてＣＶＤ法により、シリコン窒化
膜３を１０００〜２０００Å形成し、レジストマスクを
用いて既知のフォトリソグラフィ法により、活性領域の
パターニングを行う。尚、図においてＡは活性領域、Ｂ
はフィールド（ロコス）領域を示す。
【００２８】次に、図４（ｂ）に示すように、フィール
ド領域の部分のシリコン基板をＲＩＥ法により５００〜
１５００Åエッチングする。次に、図４（ｃ）に示すよ
うに、１０００〜１１００℃のウエット酸化法によりフ
ィールド酸化膜４を１０００〜３０００Å形成する。こ
の条件により、フィールド領域のシリコンエッチングさ
れた部分は酸化膜で埋まり、活性領域の表面とフィール
ド領域の表面とはフラットになる。
ド領域の部分のシリコン基板をＲＩＥ法により５００〜
１５００Åエッチングする。次に、図４（ｃ）に示すよ
うに、１０００〜１１００℃のウエット酸化法によりフ
ィールド酸化膜４を１０００〜３０００Å形成する。こ
の条件により、フィールド領域のシリコンエッチングさ
れた部分は酸化膜で埋まり、活性領域の表面とフィール
ド領域の表面とはフラットになる。
【００２９】次に、図４（ｄ）に示すように、ＣＶＤ法
によりシリコン窒化膜５を５０〜１５０Å形成し、しか
る後、ＳＯＧ膜を２０００〜４０００Å塗布し、ガラス
化（３００〜４００℃、の熱処理）の後、シリコン窒化
膜３と同じ高さまでエッチバックした。シリコン窒化膜
の形成は、後の図３（ａ）に示すＳＯＧ膜エッチングの
時のストッパーとして働き、フィールド酸化膜のエッチ
ングを防ぐためである。
によりシリコン窒化膜５を５０〜１５０Å形成し、しか
る後、ＳＯＧ膜を２０００〜４０００Å塗布し、ガラス
化（３００〜４００℃、の熱処理）の後、シリコン窒化
膜３と同じ高さまでエッチバックした。シリコン窒化膜
の形成は、後の図３（ａ）に示すＳＯＧ膜エッチングの
時のストッパーとして働き、フィールド酸化膜のエッチ
ングを防ぐためである。
【００３０】次に、図４（ｅ）に示すように、既知のＲ
ＩＥ法により活性領域上のシリコン窒化膜３を除去、フ
ッ酸によりパッド酸化膜２を除去し、ソース／ドレイン
領域形成のため、砒素を注入エネルギーを３０〜５０ｋ
ｅＶ、ドーズ量を３×１０15〜５×１０15ｃｍ-2の条件
でイオン注入、砒素注入領域１２を形成した。しかる
後、リンドープされた多結晶シリコン７をＣＶＤ法によ
り、１００００〜２００００Åディポジションし、フィ
ールド領域の酸化膜６と同じ高さになるまでエッチバッ
クした。尚、この多結晶シリコン７の埋め込みは、第１
の実施の形態と同様に、図中のＡが０．５〜１．０μｍ
の時に可能となるが、所望の寸法によっては多結晶シリ
コン７の膜厚等変化させる必要がある。
ＩＥ法により活性領域上のシリコン窒化膜３を除去、フ
ッ酸によりパッド酸化膜２を除去し、ソース／ドレイン
領域形成のため、砒素を注入エネルギーを３０〜５０ｋ
ｅＶ、ドーズ量を３×１０15〜５×１０15ｃｍ-2の条件
でイオン注入、砒素注入領域１２を形成した。しかる
後、リンドープされた多結晶シリコン７をＣＶＤ法によ
り、１００００〜２００００Åディポジションし、フィ
ールド領域の酸化膜６と同じ高さになるまでエッチバッ
クした。尚、この多結晶シリコン７の埋め込みは、第１
の実施の形態と同様に、図中のＡが０．５〜１．０μｍ
の時に可能となるが、所望の寸法によっては多結晶シリ
コン７の膜厚等変化させる必要がある。
【００３１】次に、図６（ａ）、図６（ｂ）に示すよう
に、フィールド領域に少し延ばした開口のレジストパタ
ーンにより図５（ａ）に示すように、ゲート電極形成領
域のポリシリコンを既知のエッチング技術を用い除去
し、しかる後、フィールド領域上の酸化膜をＲＩＥ法に
より除去した。尚、図６（ａ）において、符号１３はレ
ジストパターンの開口部、１４は活性領域を示す。
に、フィールド領域に少し延ばした開口のレジストパタ
ーンにより図５（ａ）に示すように、ゲート電極形成領
域のポリシリコンを既知のエッチング技術を用い除去
し、しかる後、フィールド領域上の酸化膜をＲＩＥ法に
より除去した。尚、図６（ａ）において、符号１３はレ
ジストパターンの開口部、１４は活性領域を示す。
【００３２】次に、図５（ｂ）に示すように、ＣＶＤ法
により酸化膜を５００〜１５００Å堆積し、エッチバッ
クすることにより、サイドウォール８を得た。この時、
サイドウォール幅は０．０５〜０．１μｍが得られた。
しかる後、既知のＲＩＥ法により、シリコン基板１を５
００〜１０００Åエッチングした。この際、上述の砒素
注入領域１２より深くエッチングすることになる。
により酸化膜を５００〜１５００Å堆積し、エッチバッ
クすることにより、サイドウォール８を得た。この時、
サイドウォール幅は０．０５〜０．１μｍが得られた。
しかる後、既知のＲＩＥ法により、シリコン基板１を５
００〜１０００Åエッチングした。この際、上述の砒素
注入領域１２より深くエッチングすることになる。
【００３３】次に、図５（ｃ）に示すように、８００〜
９００℃の酸化を行うことにより、ゲート酸化膜９を５
０〜１００Å形成し、しかる後、リンドープの多結晶シ
リコン１０を５０００〜１５０００Å堆積し、エッチバ
ックすることによりゲート電極の多結晶シリコン１０と
ソース／ドレイン領域上の多結晶シリコン７を分離し
た。ゲート酸化時にソース／ドレイン領域となる領域上
の多結晶シリコン７も酸化されるが、多結晶シリコン１
０のエッチング時のオーバーエッチングにより除去され
る。
９００℃の酸化を行うことにより、ゲート酸化膜９を５
０〜１００Å形成し、しかる後、リンドープの多結晶シ
リコン１０を５０００〜１５０００Å堆積し、エッチバ
ックすることによりゲート電極の多結晶シリコン１０と
ソース／ドレイン領域上の多結晶シリコン７を分離し
た。ゲート酸化時にソース／ドレイン領域となる領域上
の多結晶シリコン７も酸化されるが、多結晶シリコン１
０のエッチング時のオーバーエッチングにより除去され
る。
【００３４】次に、８００〜９００℃で窒素雰囲気中で
の熱処理を３０〜６０分間行うことにより、砒素注入領
域１２を活性化させ、ソース／ドレイン領域１２ａを形
成させ、ＭＯＳ型トランジスタを得る。この後、第１の
実施の形態と同様に、メタル配線材料を堆積し、パター
ニングを行い、保護膜形成で完成する。すなわち、図６
（ｃ）において表面が平坦であり、ゲート電極上とソー
ス／ドレイン領域上とに保護膜がないので、層間絶縁膜
の形成、コンタクトホールの開口が特に必要がない。
の熱処理を３０〜６０分間行うことにより、砒素注入領
域１２を活性化させ、ソース／ドレイン領域１２ａを形
成させ、ＭＯＳ型トランジスタを得る。この後、第１の
実施の形態と同様に、メタル配線材料を堆積し、パター
ニングを行い、保護膜形成で完成する。すなわち、図６
（ｃ）において表面が平坦であり、ゲート電極上とソー
ス／ドレイン領域上とに保護膜がないので、層間絶縁膜
の形成、コンタクトホールの開口が特に必要がない。
【００３５】尚、第１の実施の形態及び第２の実施の形
態ともＮＭＯＳ型トランジスタについて説明したが、Ｐ
ＭＯＳ型トランジスタの場合でも、極性を変えるだけ
で、形成可能であることはいうまでもない。
態ともＮＭＯＳ型トランジスタについて説明したが、Ｐ
ＭＯＳ型トランジスタの場合でも、極性を変えるだけ
で、形成可能であることはいうまでもない。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、従来技術では２回のフォトリソ工程
が必要であったゲート電極形成を１回のフォトリソ工程
で行うことができ、また、ゲート電極形成時にゲート電
極とソース／ドレイン電極とが絶縁されているため、別
途層間絶縁膜を形成する必要がない。
用いることにより、従来技術では２回のフォトリソ工程
が必要であったゲート電極形成を１回のフォトリソ工程
で行うことができ、また、ゲート電極形成時にゲート電
極とソース／ドレイン電極とが絶縁されているため、別
途層間絶縁膜を形成する必要がない。
【００３７】また、ゲート電極形成時にはゲート電極表
面及びソース／ドレイン電極表面が露出しており、且つ
平坦であることから、ゲート電極及びソース／ドレイン
領域の接続用コンタクト形成のためのフォトリソ工程で
ある。
面及びソース／ドレイン電極表面が露出しており、且つ
平坦であることから、ゲート電極及びソース／ドレイン
領域の接続用コンタクト形成のためのフォトリソ工程で
ある。
【００３８】また、ゲート電極とソースドレイン領域の
分離もＣＶＤ酸化膜を用いているため、絶縁耐性が従来
技術に対し優れている。
分離もＣＶＤ酸化膜を用いているため、絶縁耐性が従来
技術に対し優れている。
【００３９】以上のように、本発明によれば、既存の露
光装置を用い、装置の能力以上の微細なゲート電極を有
するＭＯＳ型トランジスタをマスク枚数を減らし、工程
数を減らし形成することができる。
光装置を用い、装置の能力以上の微細なゲート電極を有
するＭＯＳ型トランジスタをマスク枚数を減らし、工程
数を減らし形成することができる。
【図１】本発明の第１の実施の形態のＭＯＳ型トランジ
スタの製造工程の前半工程を示す図である。
スタの製造工程の前半工程を示す図である。
【図２】本発明の第１の実施の形態のＭＯＳ型トランジ
スタの製造工程の後半工程を示す図である。
スタの製造工程の後半工程を示す図である。
【図３】（ａ）は図２（ａ）に示す工程での平面図であ
り、（ｂ）は図２（ａ）に示す工程でのＹ−Ｙ断面図で
ある。
り、（ｂ）は図２（ａ）に示す工程でのＹ−Ｙ断面図で
ある。
【図４】本発明の第２の実施の形態のＭＯＳ型トランジ
スタの製造工程の前半工程を示す図である。
スタの製造工程の前半工程を示す図である。
【図５】本発明の第２の実施の形態のＭＯＳ型トランジ
スタの製造工程の後半工程を示す図である。
スタの製造工程の後半工程を示す図である。
【図６】（ａ）は図５（ａ）に示す工程での平面図であ
り、（ｂ）は図５（ａ）に示す工程でのＹ−Ｙ断面図で
ある。
り、（ｂ）は図５（ａ）に示す工程でのＹ−Ｙ断面図で
ある。
【図７】従来技術を用いたＭＯＳ型トランジスタの製造
工程図である。
工程図である。
１ Ｐ型シリコン基板 ２ パッド酸化膜 ３、５ シリコン窒化膜 ４ フィールド酸化膜 ６ ＳＯＧ膜 ７、１０ 多結晶シリコン ８ サイドウォール ９ ゲート酸化膜 １１、１２ａ ソース／ドレイン領域 １２ 砒素注入領域 １３ レジスト開口部 １４ 活性化領域
Claims (2)
- 【請求項１】 第１導電型半導体基板上に、パッド酸化
膜及びシリコン窒化膜を形成し、素子分離領域となる領
域上の上記パッド酸化膜及びシリコン窒化膜を除去する
工程と、 上記表面が露出した半導体基板を所定の深さまでエッチ
ングし、溝部を形成した後、上記シリコン窒化膜を耐酸
化膜として用い、熱酸化により、上記溝部にロコス酸化
膜を形成することにより、段差のない素子分離領域を形
成する工程と、 全面に所定の厚さのシリコン窒化膜を形成した後、シリ
コン酸化膜を上記素子分離領域上に埋め込む工程と、 上記活性領域となる領域上のシリコン窒化膜及びパッド
酸化膜を除去し、第２導電型不純物を含有する第１の導
電性物質を全面に堆積した後、エッチバックすることに
より、上記活性領域となる領域上に上記第１の導電性物
質を埋め込む工程と、 ゲート電極形成領域となる領域の上記第１の導電性物質
を除去し、全面に絶縁膜を堆積させ、エッチバックする
ことにより、上記第１の導電性物質側壁にサイドウォー
ルを形成する工程と、 ゲート酸化膜を形成後、ゲート電極となる第２の導電性
物質を全面に堆積し、エッチバックすることにより、ゲ
ート電極を形成する工程と、 上記第１導電性物質埋め込み工程とゲート電極形成工程
との間又はゲート電極形成工程後に、熱処理を行うこと
により、上記第１の導電性物質に含まれている不純物を
上記半導体基板に拡散させることにより、ソース／ドレ
イン領域を形成する工程とを有することを特徴とする、
半導体装置の製造方法。 - 【請求項２】 第１導電型半導体基板上に、パッド酸化
膜及びシリコン窒化膜を形成し、素子分離領域となる領
域上の上記パッド酸化膜及びシリコン窒化膜を除去する
工程と、 上記表面が露出した半導体基板を所定の深さまでエッチ
ングし、溝部を形成した後、上記シリコン窒化膜を耐酸
化膜として用い、熱酸化により、上記溝部にロコス酸化
膜を形成することにより、段差のない素子分離領域を形
成する工程と、 全面に所定の厚さのシリコン窒化膜を形成した後、シリ
コン酸化膜を上記素子分離領域上に埋め込む工程と、 上記活性領域となる領域上のシリコン窒化膜及びパッド
酸化膜を除去した後、イオン注入により、活性領域とな
る領域に、ソース／ドレイン領域となる第２導電型不純
物領域を形成する工程と、 第２導電型不純物を含有する第１の導電性物質を全面に
堆積した後、エッチバックすることにより、上記活性領
域となる領域上に上記第１の導電性物質を埋め込む工程
と、 ゲート電極形成領域となる領域の上記第１の導電性物質
を除去し、全面に絶縁膜を堆積させ、エッチバックする
ことにより、上記第１の導電性物質側壁にサイドウォー
ルを形成する工程と、 上記第１導電性物質及びサイドウォールをマスクに半導
体基板を上記第２導電型の不純物領域より深くエッチン
グすることによりソース／ドレイン領域を形成する工程
と、 ゲート酸化膜を形成後、ゲート電極となる第２の導電性
物質を全面に堆積し、エッチバックすることにより、ゲ
ート電極を形成する工程とを有することを特徴とする、
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17382197A JPH1126756A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17382197A JPH1126756A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126756A true JPH1126756A (ja) | 1999-01-29 |
Family
ID=15967782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17382197A Pending JPH1126756A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069011A (ja) * | 2001-08-27 | 2003-03-07 | Hitachi Ltd | 半導体装置とその製造方法 |
| US6661066B2 (en) | 1999-05-21 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including inversely tapered gate electrode and manufacturing method thereof |
-
1997
- 1997-06-30 JP JP17382197A patent/JPH1126756A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661066B2 (en) | 1999-05-21 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including inversely tapered gate electrode and manufacturing method thereof |
| JP2003069011A (ja) * | 2001-08-27 | 2003-03-07 | Hitachi Ltd | 半導体装置とその製造方法 |
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