JPH0237775A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 Ｐ？ＩＯＳ　ｌ−ランジスタのチャネル層を高正孔移動
度の半導体層から構成したＣＭＯＳ　ｌ−ランジスタに
関し高速・大電流容量のＰＭＯＳ　）ランジスタから成
るＣＭＯＳトランジスタを提供することを目的とし。

高抵抗の半導体基板上の少なくとも第１領域と第２領域
のそれぞれに順次積層された真性Ｓｉ、、、。

Ｇｅ、層および真性ＳｉＮと、該第１および第２領域の
それぞれを周囲と電気的に分離する手段と、該第１　Ｓ
Ｉ域内の所定領域に該真性Ｓｉ層側から該真性Ｓｉ、、
、、、　Ｇｅｘ層に達するようにｎ型不純物を注入して
形成されたソース／ドレイン領域と、該第２領域内の所
定領域における該真性Ｓｉ層にｎ型不純物を注入して成
るソース／ドレイン領域と、該第１および第２領域のそ
れぞれにおける該ソース／ドレイン領域間の該真性Ｓｔ
層上に絶縁層を介して形成されたゲート電極と、該第１
および第２領域のそれぞれにおける該ソース／ドレイン
領域と接触するように形成されたオーミック電極を備え
ることから構成される。

〔産業上の利用分野〕

本発明は半導体装置、とくに、高正孔移動度の半導体層
を含んで成る積層された異種の半導体層をそれぞれｐチ
ャネル層およびｎチャネル層とするＰ？ｌＯ５ｌ−ラン
ジスタおよび）７ＭＯ５）ランジスタから成るＣＭＯＳ
　トランジスタに関する。

〔従来の技術〕

シリコンＤＲＡＭ等の高集積度メモリに用いられるＣＭ
ＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）ゲートは
、その特徴として、低消費電力、高集積度、高雑音余裕
度、高ファンアウト等９回路構成上多くの利点を有して
いる。このＣＭＯＳゲートは、第５図に示すように。

ＮＭＯＳ（ｎチャネルＭＯ８）トランジスタ（Ｔｒ＋）
　とＰＭＯＳ（ｐチャネルＭＯ５）　Ｉ−ランジスタ（
Ｔｒｚ）から構成されるが１通常、ＰＭＯＳトランジス
タのキャリヤである正孔の移動度は、ＮＭＯＳトランジ
スタのキャリヤである電子の移動度に比べて小さい。例
えば、常温のシリコン中における電子の移動度は１５０
０ｃｊ／Ｖ／Ｓであるのに対して、正孔のそれは４５０
　ｃｓＡ／Ｖ／Ｓで。

約１７３程度である。

したがって、ＮＭＯＳ）ランジスタと同程度の電流容量
を得るためには、ＰＭＯＳＩ−ランジスタのゲーＩ・幅
を２〜３倍大きくする必要があり、占有面積が大きくな
る。このことが、　ＣＭＯＳゲートを用いる集積回路の
高密度化を制限する一つの要因となっている。さらに、
キャリヤの移動度はゲートのスイッチング時間にも直接
に関連している。このような理由から、　ＣＭＯＳゲー
トの電流容量の増大と高速度化を実現する決め手となる
高正孔移動度のＰＭＯＳトランジスタが要望されている
。

現在までに知られている半導体のうち、正孔の移動度の
高い物質としては、　ＧｅとＩｎＳｂが挙げられる。常
温におけるそれぞれの電子移動度と正孔移動度は次表の
ごとくである。

生豆生立！　　電子移動度　　正孔移動度ユメハバと　
　ユメハパＬ Ｇｅ　　　　　　　１４００　　　　　１２００ＩｎＳ
ｂ　　　　　　８００００　　　　　１２５０このうち
、　ＩｎＳｂは禁制帯幅が０．１７ｅＶと狭く、室温で
動作する素子を作製するのが難しい。一方Ｇｅは従来か
らｐ型トランジスタとしての検討がなされてきたが、シ
リコンにおけるＳｉＯ□膜のような良質で安定な酸化膜
が得られず１表面処理に難点があるためリーク電流が大
きいという理由等により、まだ実用に至っていない。

近年、結晶成長技術の進歩が目覚ましく、ＭＢｌｉ（Ｍ
ｏｌｅｃｕｌａｒ　Ｂｅａｎ＋　Ｅｐｉｔａｘｙ）等の
方法によって、各種の半導体薄膜結晶の形成が可能とな
った。その中で、　ＳｉとＧｅの中間組成を有する５ｔ
４−ＸＧｅＸ（ｘはＧｅの組成比）をシリコン結晶上に
成長させる方法がある（丁、Ｐ、　Ｐｅａｒｓａｌｌ　
ｅｔ　ａｌ、、　１ｓｔ　Ｉｎｔ、　Ｓｙｍｐ。

ｏｎ　Ｓｉ　ＭＢＥ　１９８５＋　Ｈ，Ｄａｅｗｂｋｅ
ｓ　ｅｔ　ａｌ、、　１２０Ｍ１９８５、坂本統徳　電
子技術総合研究所研究報告第８７５号等参照） さらに、上記Ｓｉ、、　ＧｅＸとＳｉのへテロ接合界面
に生じる二次元正孔ガスを用いるトランジスタが報告さ
れている（Ｔ、Ｐ、Ｐｅａｒｓａｌｌ、　ｅｔ　ａｌ、
、　ＩＥＥＥ　Ｅ−１ｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌ
ｅｔｔｅｒｓ＋　Ｖｏｌ、ＥＤＬ−７，Ｎｏ、５＋　Ｍ
ａｙ１９８６、　ＰＰ、３０８−３１０）。この構造は
、第６図に示すように、ｐ型のＳｉ基板上に形成された
Ｇｅｏ、　ｇｓ！ｏ、　ａ層とＳｉ層を有し、　Ｓｉ層
のみにｐ型不純物をドープするいわゆる変調ドーピング
を行い、このＳｉＮからＧｅｏ、　ｚＳｉｏ、　１１層
に供給される二次元正孔ガスの濃度をゲート電圧によっ
て制御する。

Ｃ発明が解決しようとする課題） 第６図は、　Ｓｉ層にｐ型不純物が多量にドープされ、
ＰＭＯＳトランジスタのみを作製するための構造であっ
て、　ＣＭＯＳゲートのようにＰＭＯＳ　）ランジスタ
とともにＮＭＯＳトランジスタを形成する必要がある場
合には、まず、ＮＭＯＳ）ランジスクの形成に適した基
板構造とし、この基板を部分的にエツチング除去した領
域に、第６図のようなＧｅｏ、２ｓｉｏ、　１１層とＳ
ｉＮを成長させることになる。ずなわち、ＮＭＯＳトラ
ンジスタを形成する領域とＰＭＯＳ　）ランジスタを形
成する領域とで半導体層を個別にエピタキシャル成長さ
せる選択成長が必要であり、工程が複雑になる問題があ
った。

これに対して１本発明者は、絶縁性のシリコン基板上に
Ｇｅ１ｉとＳｉ層を積層して形成し、このＧｅ層をＰＭ
ＯＳ　ｌ−ランジスタのチャネル層として、また。

Ｓｉ層をＮＭＯＳ　Ｉ−ランジスタのチャネル層として
用いるＣＭＯＳ構造を提案している（特願昭６３−００
０７４２．昭和６３年０１月０７日付）。

第７図は上記出願に係るＣＭＯＳ構造の要部断面図であ
って、真性シリコン（ｉ−５ｉ）基板１上に、　ＰＭＯ
Ｓトランジスタのチャネル層となるｐ型Ｇｅ層２Ｂおよ
びＮＭＯＳトランジスタのチャネル層となるｐ型Ｓｉ層
３が形成されている。ｐ型Ｇｅ層２Ｂの両側には、　Ｇ
ｅＮ２ＢとＳｉ基基板台よびＳｉ層３との格子不整合に
よる歪応力を緩和させるためのＳｉ１−ＸＧｅつＮ２Ａ
が設けられている。Ｓ＋＋−ＸＧｅＸ層２ＡにおけるＸ
値は。

Ｓｉ基基板台よびＳｉＮ３との界面でＱ、Ｇｅ層２Ｂと
の界面で１となるように連続的に変化している。

ＰＭＯＳトランジスタに対してはｐ１ソース／ドレイン
７および８が、また、ＮＭＯＳトランジスタに対しては
ｎ゛ソース／ドレイン１１よび１０が形成されている。

ｐ゛ソース／ドレインフよび８間とｎ°ソース／ドレイ
ン１１とよび１０間のｐ型Ｓｉ層３上面には、それぞれ
ゲート絶縁膜４ＰＧおよび４ＮＧを介して、ゲート５Ｐ
Ｇおよび５ＮＧが設けられている。上記のようにして、
ゲート５ＰＧとｐ゛ソース／ドレインフよび８はｐ型Ｇ
ｅ層２Ｂをチャネル層とするＰＭＯＳトランジスタを構
成し、ゲート５ＮＧとｎ°ソース／ドレイン１１および
１０はｐ型Ｓｉ層３をチャネル層とするＮＭＯＳ　ｌ−
ランジスタを構成する。

そして、ゲー）　５ＰＧおよび５ＮＧが相互接続され。

また９例えばドレイン８とドレイン１０が相互接続され
て、　ＣＭＯＳゲートが構成される。なお、符号４Ａは
上記ＰＭＯ５）ランジスタとＮＭＯＳ　トランジスタを
電気的に分離するための手段であって１例えば溝である
。符号１２．１３．１５．１６は９例えばアルミニウム
から成るソース／ドレイン電極、ＶＤＤとＶＳＳはそれ
ぞれｐチャネルおよびｎチャネルトランジスタのソース
電極の電圧を示し１通常＋　ＶＤＤには電源電圧が印加
され＋ＶＳ３は接地電位（ＧＮＤ）に接続される。

ｖｌ　とＶｏはそれぞれ入力信号電圧および出力信号電
圧を示す。

第７図のＣＭＯＳ構造は、ＮＭＯＳ）ランジスタと同一
の基板に、高正孔移動度を有するＰＭＯＳ　ｌ−ランジ
スタを形成することを可能にしている。

本発明は上記出願に係るＣＭＯＳ構造をさらに改良した
ものであって、後述するように、上記構造のＣＭＯＳゲ
ートの論理振幅を拡大すること、および。

高濃度に不純物を含んだ結晶成長工程を行わないことに
より素子の均一性を向上することを目的とする。

〔課題を解決するための手段〕

上記目的は、高抵抗の半導体基板上の少なくとも第１領
域と第２領域のそれぞれに順次積層された真性Ｓｉ、、
　Ｇｅ、層および真性Ｓｉ層と１該第１および第２領域
のそれぞれを周囲と電気的に分離する手段と、該第１領
域内の所定領域に該真性Ｓｉ層側から該真性Ｓｉ１−Ｘ
Ｇｅつ層に達するようにｐ型不純物を注入して形成され
たソース／ドレイン領域と、該第２領域内の所定領域に
おける該真性Ｓｉ層にｎ型不純物を注入して成るソース
、／ドレイン領域と、該第１および第２頭域のそれぞれ
における該ソース／ドレイン領域間の該真性Ｓｉ層上に
絶縁層を介して形成されたゲート電極と、該第１および
第２領域のそれぞれにおける該ソース／ドレイン領域と
接触するように形成されたオーミック電極を備えたこと
を特徴とする本発明に係るＣＭＯＳトランジスタにより
達成される。

〔作　用〕

Ｇｅ層をｐチャネル層とし、　Ｓｉ層をｎチャネル層と
するＣＭＯＳ構造においてＩ　Ｇｅ層を真性半導体から
形成することにより、この層がともにｐ型である場合に
比べ、ＰＭＯＳ）ランジスタを導通状態にするための闇
値電圧はより低くなる。その結果、これらのトランジス
タから成るＣＭＯＳゲートの論理振幅がより広くなり、
雑音余裕度が大きくなる。

〔実施例〕

以下本発明の実施例を図面を参照して説明する。

以下の図面において第７図におけるのと同じ部分には同
一符号を付しである。

第１図は本発明に係るＣＭＯＳゲートの構造を示す要部
断面図であって５例えば真性シリコン（ｉ−５ｉ）のよ
うな高抵抗のＳｉ基板１に、ＰＭＯＳ）ランジスタのチ
ャネル層となる厚さ約２００　人のＳｉ、ＸＧｅ０層２
１および８ＭＯ５トランジスタのチャネル層となる厚さ
約１００人の５４層２２が形成されている。第７図のＣ
ＭＯＳゲートにおけるのと同様に、　Ｓｉ、−ｔＧｅｘ
層２１の組成は、Ｓｉ基板１およびＳｉ１ｉ２２との界
面でＸ値が０．　Ｓｊ＋−ｘＧｅ、層２１の層厚方向の
中央部近傍でＸ値が１となるように連続的に変化してい
る。その結果、　Ｓｉ基板１および５４層２２とＳｉ１
−ＸＧｅ９層２１との界面間には格子不整合が生じない
。なお、　Ｓｉ基板１の代わりにサファイア基板を用い
てもよい。

本発明においては＋　Ｓｊ＋−ｘ　ＧｅＸ層２１と５４
層２２には不純物がドープされず、ともに真性半導体で
ある。すなわち、　１−５ｉ＋−ｘ　Ｇｅｘ　ＩＪ２１
と１−３ｉ層２２であることが第７図の場合との相違点
である。

第７図と同様に、ｐ°ソース／ドレイン７および８とｎ
゛ソース／ドレイン１１よび１０と９例えばＳｉＯ□か
ら成るゲート絶縁膜４ＰＧおよび４ＮＧとｎ型不純物が
ドープされた多結晶シリコン（ｎ・Ｐｏ１ｙ−Ｓｔ）か
ら成るゲート５ＰＧおよび５ＮＧが形成されている。ゲ
ート５ＰＧとｐ３ソース／ドレイン７および８は１−３
ｉ＋−ｘ　Ｇｅｘ層２１をチャネル層とするＰＭＯＳ　
トランジスタを、ゲー）　５ＮＧとｎ゛ソース／ドレイ
ン１１よび１０は１−３ｉＪｉ２２をチャネル層とする
ＮＭＯ３）ランジスタを構成する。そして、ゲート５Ｐ
Ｇおよび５ＮＧが相互接続され１例えばドレイン８とド
レイン１０が相互接続されてＣＭＯＳゲートが構成され
る。符号４Ａは上記ＰＭＯＳトランジスタとＩＪＭＯＳ
トランジスタを電気的に分離するための手段であって、
その形成方法については後述する。符号１２゜１３、１
５．１６は１例えば″アルミニウムから成るソース／ド
レイン電極であり２例えばｐ゛ソースフ高電圧電源Ｖ。

に、ｎ゛ソース１１低電圧電源。

例えば接地電位（ＧＮＤ）に接続される。

第２図は第１図のＣ？ｌＯ５構造におけるエネルギーバ
ンドダイヤグラムである。同図においてχ２およびχ５
は、それぞれ多結晶シリコンゲート（５ＰＧおよび５Ｎ
Ｇ）と５ｉＪＷ２２の有する電子親和力を示し。

また＋ＥＣおよびＥＶは伝導帯の底および価電子帯の頂
上＋ＥｉはＥｃとＥｖの中間の準位＋ＥＦはフェルミ準
位をそれぞれ示す。第２図（ａ）はゲート電圧がＯボル
トの場合に相当する。この状態においては＋　１−５ｔ
＋−ｇ　Ｇｅ、ｘ層２１および１−５ｉＪｉ１２２には
チャネルが発生していない。

これに対して、第２図（ｂ）に示すように、ゲート（５
ＰＧおよび５ＮＧ）にある大きさの正のバイアス電圧Ｖ
ＴＲを印加す、ると、　ＳｉＯ□ゲート絶縁膜＜４ＰＧ
および４ＮＧ）との界面近傍における１−５ｉ層２２の
伝導帯に蓄積された電子によるｎチャネルが発生する。

一方。

第２図（Ｃ）に示すように、ゲート（５ＰＧおよび５Ｎ
Ｇ）にある大きさの負のバイアス電圧Ｖア、を印加する
と。

１−５ｉ層２２との界面近傍近傍における１−ｓＬ−Ｘ
　Ｇｅｘ層２１の価電子帯に蓄積された正孔によるｎチ
ャネルが発生する。すなわち、上記バイアス電圧ＶＴＮ
は８ＭＯ５）ランジスタが導通状態になる闇値電圧であ
り、ゲート−ソース間電圧ｖＧ、ｌがｖｃ、ｓ＞　ＶＴ
ＮのときにＣＭＯＳゲートの８ＭＯ５）ランジスタが導
通ずる。

一方１バイアス電圧ＶＴＰはＰ）ＩＯＳ　トランジスタ
が導通状態になる闇値電圧であり＋　　ＶＧＳ＜　ＶＴ
Ｐの時にＣＭＯＳゲートのＰＭＯＳ　）ランジスタが導
通する。

第３図（ａｌおよび（ｂ）はＣＭＯＳゲートの動作を説
明するための図であって、それぞれ、Ｎ？ｌ０Ｓ）ラン
ジスタとＰＭＯＳ　ｌ−ランジスタのソース−ドレイン
間抵抗ＲＤＳと前記ＶＧＳの関係、および、　ＣＭＯＳ
ゲートの出力電圧ｖ０とＶＧＳの関係を示す一般なグラ
フである。これらのグラフについては特別の説明を要し
ないが、　ＣＭＯＳゲートの論理振幅、すなわち、出力
電圧ｖ０を高レベル（例えばＶ８．）と低レベル（例え
ばＯボルト）に切り替えるために要する入力信号電圧ｖ
Ｉ（前記Ｖｃ　ｓ）の変化量は、上記νＴＮとｖｔｐＯ
差である。

上記実施例のように、ｎチャネル層を真性半導体である
１−５ｉ＋−ｘ　ＧｅＸ層２１で構成することにより。

第７図に示したようなｐ型Ｇｅ層２Ｂを用いた場合に比
べ＋ＶＴＦはより低電圧方向に移行するため、　ＣＭＯ
Ｓゲートの論理振幅が拡大される。

次ぎに、第１図に示した構造を有するＣＭＯ５構造の形
成工程を第４図の要部断面図を参照して説明する。

第４図（ａｌに示すように９例えば１−Ｓｉ基板１上に
。

厚さ約２００人の１−５ｔＩ−、Ｇｅ、層２１と厚さ約
１００人のｊ−５ｉ層２２を順次形成する。これらの層
の形成は周知のＭＢＥ　（分子線エピタキシ）法を用い
るのが好適である。前記のように、　ｊ−５ｉ、−えＧ
む層２１の組成は、　１−３ｉ基板１との界面において
ｘ＝０であり。

層厚の中央近傍でｘ＝１となり、　１−５ｉ層２２との
界面で再びＸ＝Ｏとなるように連続的に変化させる。

これはＭＢＥ法を用いて容易に施行可能である。５ｉ１
−Ｘ　ＧｅＸ層２１はその形成後、同一装置内において
引き続いて形成されるＳｔ層２２によって覆われてしま
うため、大気に曝されることがなく、安定な界面状態を
保つことができる。

次いで、ＰＭＯＳＩ−ランジスタ形成領域とＮＭＯＳ　
ｌ−ランジスタ形成領域とを電気的に分離するために。

これらの領域間にプロトン（Ｈ＋）を注入して、第４図
（ｂ）に示すように１分離Ｊｉ４Ａを形成する。分離層
４Ａに代わる別の分離手段としては、この領域の１−５
ｉ基板１ないし１−５ｉＪｉ２２をエツチング除去して
溝を形成してもよい。分離層４八を形成したのち。

例えば１−５ｉＪｉｉ２２全面を酸化してゲート酸化膜
となる厚さ約１００　人のＳｉＯ□膜４０膜形０する。

次いで、　５ｉｎｔ膜４０上全面に３例えば周知のＣＶ
Ｄ法を用いて、厚さ約３５００人の多結晶シリコン層を
形成する。この多結晶シリコン層およびＳｉＯ□膜４０
膜形０知のりソゲラフ技術を用いて選択的に除去し、砒
素（Ａｓ）をドープして、第４図ｆｃ）に示すように、
それぞれゲート絶縁膜４ＰＧおよび４ＮＧを介して１−
Ｓｉ層２２上に対向するゲー１−５ＰＧおよび５ＮＧを
形成する。

上記ののち、第４図（ｄ）に示すように、　ＮＭＯ５形
成領域を１例えばアルミニウム（ＡＩ）から成るマスク
層２３により選択的にマスクし、マスク層２３から露出
している表面に、ｐ型不純物としてＢＦＺ（二弗化硼素
）イオン（ＢＦＺ”″）を注入する。このときのドーズ
量は約１０　”　ｔｏｎｓ　／　ｄとし、イオン加速電
圧は約５０ＫｅＶとする。上記イオン加速電圧において
はＢＦ２イオンはゲート５ＰＧを通過できず、その結果
。

ゲート５ＰＧの両側にｐ゛ソース／ドレインフよび８が
形成される。ｐ＋ソース／ドレイン７および８は１−Ｓ
ｉ＋−ｘ　Ｇｅｘ層２１に接する深さに形成すれば充分
であるが、上記イオン加速電圧によれば、ＢＦ２イオン
は１−３ｉ層２２およびｉ−５＋＋−ｘ　Ｇ’３ｘ層２
１全２１するエネルギーを有しているため８　ソース／
ドレイン７および８は１−５ｔ基板１に達する深さとな
る。

次いで、マスク層２３を除去したのち、第４図（ｅ）に
示すように、　ＰＭＯＳ形成領域を上記と同様にＡｌマ
スク層２４により選択的にマスクし、マスクＭ２４から
露出している表面に、ｎ型不純物としてＡｓイオン（Ａ
ｓ　”　）を注入する。このときのドーズ量は約１０　
”　１ｏｎｓ　／　ｃｄとし、イオン加速電圧は約１２
０ＫｅＶとする。上記イオン加速電圧においてはＡｓイ
オンはゲート５ＮＧを通過できず、その結果、ゲート５
ＮＧの両側にｎ゛ソース／ドレイン１１よび１０が形成
される。ｎ゛ソース／ドレイン１１よび１０は１−５ｉ
［２２に接する深さに形成すれば充分であるが、上記イ
オン加速電圧によれば＋Ａｓイオンは１−５ｉ層２２お
よびｘ−Ｓｌｌ−ｘ　Ｇｅｘ層２１を通過するエネルギ
ーを有しているため、ソース／ドレイン１１および１０
は１−Ｓｉ基板１に達する深さとなる。

上記ののち、マスク層２４を除去し、第４図（ｆ）に示
すように、ソース／ドレイン７、８．１０．１１にそれ
ぞれ接続された１例えばＡ１層から成るソース／ドレイ
ン電極１２．１３．１５．１６を形成する。ソース／ド
レイン電極１２．１３．１５．１６の形成は１周知の薄
膜技術およびリソグラフ技術を用いて行えばよい。以後
、第１図に示したように、ゲート５ＰＧと５ＮＧおよび
ｐ＋　ドレイン８とｎｏ　ドレイン１０をそれぞれ相互
接続して本発明に係るＣＭＯ５構造が完成する。

〔発明の効果〕

本発明によれば、高正孔移動度のＧｅ層とＳｉ層とが積
層された半導体層をチャネル層とするＰＭＯＳ　トラン
ジスタとＮＭＯＳトランジスタが形成でき、高速・高電
流容量のＣ？ＩＯ５）ランジスタを実現可能とする効果
がある。とくに９本発明のＣＭＯＳ構造では。

チャネル層が真性半導体で構成されているため。

動作マージンが拡大され、さらに、素子の均一性が向上
される。

【図面の簡単な説明】

第１図は本発明に係るＣＭＯＳ構造を示す要部断面図。 第２図は第１図のＣ０Ｍ５構造におけるエネルギーバン
ドダイヤグラム。 第３図はＣＩ’ｌＯＳゲートの動作を説明するためのグ
ラフ。 第４図は第１図のＣＭＯＳ構造の形成工程を示す要部断
面図。 第５図はＣＭＯＳトランジスタの等価回路図。 第６図はＧｅＳ　ｉ層をチャネル層とする従来のｐチャ
ネル型ＦＥＴの構造を示す要部断面図。 第７図はＧｅ層とＳｉ層の積層をチャネル層として用い
るＣＭＯＳ構造の本発明による改良前の構造を説明する
ための要部断面図 である。 図において。 １は１−Ｓｉ基板。 ２Ａはｐ型５ｌｌ−Ｘ　ＧｅＸ層。 ２Ｂはｐ型Ｇｅ層。 ３はｐ型Ｓｉ層。 ４Ａは分離層。 ４ＰＧおよび４ＮＧはゲート絶縁膜。 ５ＰＧおよび５ＮＧはゲート。 ７と８はｐ゛ソース／ドレイン １１と１０はｎ゛ソース／ドレイ ン１２１３と１５と１６はソース／ドレイン電極。 ２１はｘ−５ｔ１−ｇ　Ｇｅｘ層。 ２２は１−３ｔ層。 ２３と２４はマスク層。 ４０はＳｉＯ□膜 である。 第　１霞 第２図（ンの１） （′ｒ）） ＣＣ） 第２図（ぞのυ 第 霞 ６Ｍ０Ｓトラン゛ンスタの耳イ面ｆロｆｆ＆第　５　図 Ｃｒｅ、ＳＬｆ＠Σ号祷１し層乙不［るイ芝米のＰ千ヤ
ネ１しＦ巳丁第ら　霞 第１０のＣ，ＭＯ５祷獲０形ハニ干呈 第４１２］ （ｚｅ層とＳｉ眉の林層乞ｉマネ１し層乙７るＣ間Ｏ５
楕招し第７図

Claims (1)

1. 【特許請求の範囲】 高抵抗の半導体基板上の少なくとも第１領域と第２領域
   のそれぞれに順次積層された真性Ｓｉ＿１＿−＿ｘＧｅ
   ＿ｘ層および真性Ｓｉ層と、 該第１および第２領域のそれぞれを周囲と電気的に分離
   する手段と、 該第１領域内の所定領域に該真性Ｓｉ層側から該真性Ｓ
   ｉ＿１＿−＿ｘＧｅ＿ｘ層に達するようにｐ型不純物を
   注入して形成されたソース／ドレイン領域と、該第２領
   域内の所定領域における該真性Ｓｉ層にｎ型不純物を注
   入して成るソース／ドレイン領域と、 該第１および第２領域のそれぞれにおける該ソース／ド
   レイン領域間の該真性Ｓｉ層上に絶縁層を介して形成さ
   れたゲート電極と、 該第１および第２領域のそれぞれにおける該ソース／ド
   レイン領域と接触するように形成されたオーミック電極 を備えたことを特徴とする半導体装置。