JP2778534B2 - 半導体装置及びそれを用いた回路 - Google Patents
半導体装置及びそれを用いた回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びそれ
を用いた回路に係り、特に高集積可能なＭＯＳ型構造の
半導体装置及びそれを用いた回路に関する。
を用いた回路に係り、特に高集積可能なＭＯＳ型構造の
半導体装置及びそれを用いた回路に関する。
【０００２】
【従来の技術】図１１は従来のＭＯＳトランジスタの一
例の上面構造図、図１２は図１１のａ−ａ′線に沿う縦
断面図、図１３は図１１のｂ−ｂ′線に沿う縦断面図を
示す。この従来のＭＯＳトランジスタの製造方法につい
て説明するに、図１１乃至図１３において、ドーパント
としてボロンを１０15ｃｍ-3〜１０18 ｃｍ-3程度ドーピ
ングしたシリコン基板４１の表面を、９００℃〜１１０
０℃の温度で熱酸化を行い、２０００Å〜８０００Å程
度の膜厚の酸化膜を形成する。
例の上面構造図、図１２は図１１のａ−ａ′線に沿う縦
断面図、図１３は図１１のｂ−ｂ′線に沿う縦断面図を
示す。この従来のＭＯＳトランジスタの製造方法につい
て説明するに、図１１乃至図１３において、ドーパント
としてボロンを１０15ｃｍ-3〜１０18 ｃｍ-3程度ドーピ
ングしたシリコン基板４１の表面を、９００℃〜１１０
０℃の温度で熱酸化を行い、２０００Å〜８０００Å程
度の膜厚の酸化膜を形成する。
【０００３】この後、フォトレジストをウェハー全面に
塗布し、フォトリソグラフィ技術を用いて活性領域のみ
フォトレジストを除去する。希釈したＨＦを用いてシリ
コン基板４１の表面まで上記の酸化膜をフォトレジスト
をマスクとしてウェットエッチングした後、フォトレジ
ストを剥離し、フィールド酸化膜４４を形成する。
塗布し、フォトリソグラフィ技術を用いて活性領域のみ
フォトレジストを除去する。希釈したＨＦを用いてシリ
コン基板４１の表面まで上記の酸化膜をフォトレジスト
をマスクとしてウェットエッチングした後、フォトレジ
ストを剥離し、フィールド酸化膜４４を形成する。
【０００４】この後、７００℃〜９００℃の温度で熱酸
化し、５０Å〜５００Å程度の膜厚のゲート酸化膜４２
を形成する。更に、このゲート酸化膜４２上にポリシリ
コンを化学気相成長（ＣＶＤ）法にて約１０００Å〜６
０００Å成長して、８００℃〜１０００℃の温度でリン
拡散を行い、導電性を持たせたゲート４３を形成する。
しかる後に、フォトリソグラフィ技術によりフォトレジ
ストをパターニング後、このフォトレジストをマスクと
して反応性イオンエッチング（ＲＩＥ）によりゲート４
３を加工する。
化し、５０Å〜５００Å程度の膜厚のゲート酸化膜４２
を形成する。更に、このゲート酸化膜４２上にポリシリ
コンを化学気相成長（ＣＶＤ）法にて約１０００Å〜６
０００Å成長して、８００℃〜１０００℃の温度でリン
拡散を行い、導電性を持たせたゲート４３を形成する。
しかる後に、フォトリソグラフィ技術によりフォトレジ
ストをパターニング後、このフォトレジストをマスクと
して反応性イオンエッチング（ＲＩＥ）によりゲート４
３を加工する。
【０００５】続いて、イオン注入法によりゲート４３及
びフィールド酸化膜をマスクとして、リンを５０ｋｅＶ
〜１００ｋｅＶのエネルギーで、１０15ｃｍ-2〜１０16
ｃｍ-2程度注入し、ソース４５及びドレイン４６を形成
する。このようにしてＭＯＳトランジスタが作成され
る。
びフィールド酸化膜をマスクとして、リンを５０ｋｅＶ
〜１００ｋｅＶのエネルギーで、１０15ｃｍ-2〜１０16
ｃｍ-2程度注入し、ソース４５及びドレイン４６を形成
する。このようにしてＭＯＳトランジスタが作成され
る。
【０００６】
【発明が解決しようとする課題】しかるに、上記の従来
のＭＯＳトランジスタを用いて論理回路を構成すると、
多数のＭＯＳトランジスタが必要となる。例えば、図１
４に回路図を示すＸＮＯＲ回路は、入力信号Ａ及びＢが
それぞれ入力される２入力ＮＡＮＤ回路５１と２入力Ｏ
Ｒ回路５２と、これらＮＡＮＤ回路５１及びＯＲ回路５
２の両出力信号が入力される２入力ＮＡＮＤ回路５３と
から構成されている。この２つのＮＡＮＤ回路５１及び
５３と１つのＯＲ回路５２からなるＸＮＯＲ回路を実現
するには、ＮチャンネルのＭＯＳトランジスタが７つ
と、４つのロード抵抗が必要である。
のＭＯＳトランジスタを用いて論理回路を構成すると、
多数のＭＯＳトランジスタが必要となる。例えば、図１
４に回路図を示すＸＮＯＲ回路は、入力信号Ａ及びＢが
それぞれ入力される２入力ＮＡＮＤ回路５１と２入力Ｏ
Ｒ回路５２と、これらＮＡＮＤ回路５１及びＯＲ回路５
２の両出力信号が入力される２入力ＮＡＮＤ回路５３と
から構成されている。この２つのＮＡＮＤ回路５１及び
５３と１つのＯＲ回路５２からなるＸＮＯＲ回路を実現
するには、ＮチャンネルのＭＯＳトランジスタが７つ
と、４つのロード抵抗が必要である。
【０００７】このように、上記のＭＯＳトランジスタな
どの従来の半導体装置は、１つの論理回路を実現するた
めには多数の素子が必要であり、このため素子の高集積
化、演算速度の高速化に制約をもたらせている。
どの従来の半導体装置は、１つの論理回路を実現するた
めには多数の素子が必要であり、このため素子の高集積
化、演算速度の高速化に制約をもたらせている。
【０００８】本発明は上記の点に鑑みなされたもので、
少ない素子数で論理回路を構成し得る半導体装置及びそ
れを用いた回路を提供することを目的とする。
少ない素子数で論理回路を構成し得る半導体装置及びそ
れを用いた回路を提供することを目的とする。
【０００９】また、本発明の他の目的は、素子の動作マ
ージンの向上を実現できる半導体装置及びそれを用いた
回路を提供することにある。
ージンの向上を実現できる半導体装置及びそれを用いた
回路を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、Ｎ型あるいはＰ型不純物を
高濃度に含む半導体基板上に設けられた低不純物濃度の
半導体チャネル層と、半導体チャネル層上に形成された
絶縁膜層と、絶縁膜層上に形成されたゲートと、ゲート
を挟んで前記半導体チャネル層上にそれぞれ形成され
た、Ｎ型あるいはＰ型不純物を高濃度に含むソース及び
ドレインと、少なくともゲート上に形成されたパッシベ
ーション膜とを有し、半導体基板の伝導帯端のエネルギ
ーよりも半導体チャネル層の伝導帯端のエネルギーが小
さくされ、又は半導体基板の価電子帯端のエネルギーよ
りも半導体チャネル層の価電子帯端のエネルギーが大き
くされ、ゲート及び半導体チャネル層の幅と厚みが電子
の波長程度以下に小さくされ、ゲート内のキャリアの移
動度が半導体チャネル層中のキャリアの移動度よりも小
さく構成したものである。
め、本発明の半導体装置は、Ｎ型あるいはＰ型不純物を
高濃度に含む半導体基板上に設けられた低不純物濃度の
半導体チャネル層と、半導体チャネル層上に形成された
絶縁膜層と、絶縁膜層上に形成されたゲートと、ゲート
を挟んで前記半導体チャネル層上にそれぞれ形成され
た、Ｎ型あるいはＰ型不純物を高濃度に含むソース及び
ドレインと、少なくともゲート上に形成されたパッシベ
ーション膜とを有し、半導体基板の伝導帯端のエネルギ
ーよりも半導体チャネル層の伝導帯端のエネルギーが小
さくされ、又は半導体基板の価電子帯端のエネルギーよ
りも半導体チャネル層の価電子帯端のエネルギーが大き
くされ、ゲート及び半導体チャネル層の幅と厚みが電子
の波長程度以下に小さくされ、ゲート内のキャリアの移
動度が半導体チャネル層中のキャリアの移動度よりも小
さく構成したものである。
【００１１】また、本発明の半導体装置は、ゲートは複
数形成され、並列に並べられた構造とし、また、半導体
基板は高濃度の不純物を含んで他の半導体基板上に形成
された構造としてもよい。
数形成され、並列に並べられた構造とし、また、半導体
基板は高濃度の不純物を含んで他の半導体基板上に形成
された構造としてもよい。
【００１２】更に、本発明の半導体装置を用いた回路
は、本発明の半導体装置のゲートが第１及び第２の抵抗
を別々に介して第１及び第２の入力端子に接続され、ド
レインがロード抵抗を介して高電位側電源に接続され、
ソースが低電位側電源に接続されたことを特徴とする。
は、本発明の半導体装置のゲートが第１及び第２の抵抗
を別々に介して第１及び第２の入力端子に接続され、ド
レインがロード抵抗を介して高電位側電源に接続され、
ソースが低電位側電源に接続されたことを特徴とする。
【００１３】本発明では、熱平衡状態でゲート内の量子
準位ＥV1がフェルミ準位ＥFより大きく、かつ、半導体
チャネル層の量子準位ＥC1がフェルミ準位ＥFよりも小
さい状態が成立しているものとすると、ソースとドレイ
ンに電位差を与えると、ゲート電圧に応じてソース・ド
レイン間に電流が流れるが、ゲート電圧がＥV1とＥC1が
ほぼ等しくなるような値になると、半導体チャネル層内
の波動関数がゲート内の波動関数とミキシングを起こし
て移動度が低下し、ソース・ドレイン間電流が低下す
る。しかし、更にゲート電圧を増加してＥV1＜ＥC1が成
立すると、ソース・ドレイン間電流は再び増加する。従
って、本発明では、ゲート電圧によりソース・ドレイン
電流が単調に増加しない特性を得ることができる。
準位ＥV1がフェルミ準位ＥFより大きく、かつ、半導体
チャネル層の量子準位ＥC1がフェルミ準位ＥFよりも小
さい状態が成立しているものとすると、ソースとドレイ
ンに電位差を与えると、ゲート電圧に応じてソース・ド
レイン間に電流が流れるが、ゲート電圧がＥV1とＥC1が
ほぼ等しくなるような値になると、半導体チャネル層内
の波動関数がゲート内の波動関数とミキシングを起こし
て移動度が低下し、ソース・ドレイン間電流が低下す
る。しかし、更にゲート電圧を増加してＥV1＜ＥC1が成
立すると、ソース・ドレイン間電流は再び増加する。従
って、本発明では、ゲート電圧によりソース・ドレイン
電流が単調に増加しない特性を得ることができる。
【００１４】また、本発明の回路では、第１及び第２の
入力端子に入力される電圧が共に、半導体装置のゲート
電圧をＥV1とＥC1がほぼ等しくするような値（論理”
１”）のときは、ソース・ドレイン間電流が低下し、ま
た、第１及び第２の入力端子に入力される電圧が共に０
のときもソース・ドレイン間電流が低下し、第１及び第
２の入力端子に入力される電圧の一方が前記論理”１”
で、他方が０のときにはソース・ドレイン間電流が増加
する回路を構成できる。
入力端子に入力される電圧が共に、半導体装置のゲート
電圧をＥV1とＥC1がほぼ等しくするような値（論理”
１”）のときは、ソース・ドレイン間電流が低下し、ま
た、第１及び第２の入力端子に入力される電圧が共に０
のときもソース・ドレイン間電流が低下し、第１及び第
２の入力端子に入力される電圧の一方が前記論理”１”
で、他方が０のときにはソース・ドレイン間電流が増加
する回路を構成できる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる半導体装置
の第１の実施の形態の上面構造図、図２は図１のａ−
ａ′線に沿う縦断面図、図３は図１のｂ−ｂ′線に沿う
縦断面図を示す。各図中、同一構成部分には同一符号を
付してある。
て図面と共に説明する。図１は本発明になる半導体装置
の第１の実施の形態の上面構造図、図２は図１のａ−
ａ′線に沿う縦断面図、図３は図１のｂ−ｂ′線に沿う
縦断面図を示す。各図中、同一構成部分には同一符号を
付してある。
【００１６】この第１の実施の形態の半導体装置につい
て説明するに、図１乃至図３において、まず、半導体基
板１１としてリン若しくは砒素を１０19ｃｍ-3〜１０20
ｃｍ-3程度ドーピングしたシリコンゲルマニウム（Ｓｉ
0.5Ｇｅ0.5）を用い、半導体チャネル層１２としてリン
若しくは砒素を１０15ｃｍ-3〜１０17ｃｍ-3程度ドーピ
ングしたシリコンを５０Å〜２００Å程度エピタキシャ
ル成長する。この後、熱酸化を行い、５０Å〜５００Å
程度の膜厚の酸化膜を形成し、絶縁膜層１３とする。
て説明するに、図１乃至図３において、まず、半導体基
板１１としてリン若しくは砒素を１０19ｃｍ-3〜１０20
ｃｍ-3程度ドーピングしたシリコンゲルマニウム（Ｓｉ
0.5Ｇｅ0.5）を用い、半導体チャネル層１２としてリン
若しくは砒素を１０15ｃｍ-3〜１０17ｃｍ-3程度ドーピ
ングしたシリコンを５０Å〜２００Å程度エピタキシャ
ル成長する。この後、熱酸化を行い、５０Å〜５００Å
程度の膜厚の酸化膜を形成し、絶縁膜層１３とする。
【００１７】このように、Ｎ+型の半導体基板１１上に
低不純物濃度の半導体チャネル層１２が形成され、その
半導体チャネル層１２の上に絶縁膜層１３が形成された
後、ボロンを高濃度に含んだポリシリコンを５０Å〜２
００Å程度成長し、レーザーアニールにより再結晶化を
行う。この後、フォトレジストを塗布し、電子線描画に
よりゲートのパターニングを上記ポリシリコンに行って
Ｐ+型のゲート１４を形成する。この場合、パターン幅
は電子の波長程度以下の微細なパターンが必要である。
低不純物濃度の半導体チャネル層１２が形成され、その
半導体チャネル層１２の上に絶縁膜層１３が形成された
後、ボロンを高濃度に含んだポリシリコンを５０Å〜２
００Å程度成長し、レーザーアニールにより再結晶化を
行う。この後、フォトレジストを塗布し、電子線描画に
よりゲートのパターニングを上記ポリシリコンに行って
Ｐ+型のゲート１４を形成する。この場合、パターン幅
は電子の波長程度以下の微細なパターンが必要である。
【００１８】次に、上記フォトレジストをマスクにし
て、半導体基板１１までＲＩＥエッチングする。この
後、ソース１６及びドレイン１７以外の領域をフォトレ
ジストで被覆してから、加速電圧２０ｋｅｖ〜１００ｋ
ｅＶ、ドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2の条件でリン
のイオン注入を行う。続いて、上記フォトレジストを剥
離した後、アニールを行い、イオン注入領域を活性化
し、Ｎ型不純物を高濃度に含んだソース１６及びドレイ
ン１７を形成する。この後、シリコン酸化膜を成長する
ことにより、パッシベーション膜１５を形成する。この
パッシベーション膜１５にコンタクト孔を開口してか
ら、アルミニウムを蒸着し、電極形成を行う。
て、半導体基板１１までＲＩＥエッチングする。この
後、ソース１６及びドレイン１７以外の領域をフォトレ
ジストで被覆してから、加速電圧２０ｋｅｖ〜１００ｋ
ｅＶ、ドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2の条件でリン
のイオン注入を行う。続いて、上記フォトレジストを剥
離した後、アニールを行い、イオン注入領域を活性化
し、Ｎ型不純物を高濃度に含んだソース１６及びドレイ
ン１７を形成する。この後、シリコン酸化膜を成長する
ことにより、パッシベーション膜１５を形成する。この
パッシベーション膜１５にコンタクト孔を開口してか
ら、アルミニウムを蒸着し、電極形成を行う。
【００１９】以上のプロセスにより形成されたデバイス
では、半導体基板１１上の半導体チャネル層１２は格子
不整合のため歪みを受け、ゲート１４下のバンドダイア
グラムは図４に示すようになる。図４（Ａ）、（Ｂ）に
示すように、このＭＯＳ構造のデバイスは半導体基板１
１の伝導帯端のエネルギーよりも半導体チャネル層１２
の伝導帯端のエネルギーが小さい。すなわち、半導体基
板１１には高濃度のＮ型不純物がドーピングされている
ため、熱平衡状態で多数の電子が存在するが、このうち
の一部が半導体チャネル層１２内に流れ込むため、半導
体チャネル層１２内にも多数の電子が存在することとな
る。一方、半導体チャネル層１２内のドーピング量は小
さいため、半導体チャネル層１２内の電子は不純物散乱
をあまり受けず、高い移動度をもつ。
では、半導体基板１１上の半導体チャネル層１２は格子
不整合のため歪みを受け、ゲート１４下のバンドダイア
グラムは図４に示すようになる。図４（Ａ）、（Ｂ）に
示すように、このＭＯＳ構造のデバイスは半導体基板１
１の伝導帯端のエネルギーよりも半導体チャネル層１２
の伝導帯端のエネルギーが小さい。すなわち、半導体基
板１１には高濃度のＮ型不純物がドーピングされている
ため、熱平衡状態で多数の電子が存在するが、このうち
の一部が半導体チャネル層１２内に流れ込むため、半導
体チャネル層１２内にも多数の電子が存在することとな
る。一方、半導体チャネル層１２内のドーピング量は小
さいため、半導体チャネル層１２内の電子は不純物散乱
をあまり受けず、高い移動度をもつ。
【００２０】これに対し、ゲート１４内の正孔は有効質
量が伝導帯の電子よりも大きく、移動度は小さい。ま
た、素子の活性領域及びゲート１４の幅及び厚さは電子
の波長程度であるため、ゲート１４内の正孔及び半導体
チャネル層１２内の電子は１次元に量子化され、エネル
ギーレベルが離散化される。
量が伝導帯の電子よりも大きく、移動度は小さい。ま
た、素子の活性領域及びゲート１４の幅及び厚さは電子
の波長程度であるため、ゲート１４内の正孔及び半導体
チャネル層１２内の電子は１次元に量子化され、エネル
ギーレベルが離散化される。
【００２１】いま、図４に示すように、半導体チャネル
層１２内の量子準位をＥC1、ゲート１４内の量子準位を
ＥV1、熱平衡状態でのフェルミ準位をＥFとする。ソー
ス１６とドレイン１７との間にバイアスを印加し、ゲー
ト１４に印加する正電位を増加していくと、ＥC1＜ＥV1
の条件ではソース・ドレイン間電流は単調に増加してい
く。
層１２内の量子準位をＥC1、ゲート１４内の量子準位を
ＥV1、熱平衡状態でのフェルミ準位をＥFとする。ソー
ス１６とドレイン１７との間にバイアスを印加し、ゲー
ト１４に印加する正電位を増加していくと、ＥC1＜ＥV1
の条件ではソース・ドレイン間電流は単調に増加してい
く。
【００２２】しかしながら、更にゲート電圧を増加する
と、ＥC1〜ＥV1の条件において、半導体チャネル層１２
内の電子の波動関数はゲート１４内の正孔の波動関数と
ミキシングを起こし、移動度が低下するため、ソース・
ドレイン間電流は低下する。更に、ゲート電圧を増加し
ていき、ＥC1＞ＥV1の条件になると、上記のミキシング
は起こらなくなり、再びソース・ドレイン間電流が単調
に増加するようになる。
と、ＥC1〜ＥV1の条件において、半導体チャネル層１２
内の電子の波動関数はゲート１４内の正孔の波動関数と
ミキシングを起こし、移動度が低下するため、ソース・
ドレイン間電流は低下する。更に、ゲート電圧を増加し
ていき、ＥC1＞ＥV1の条件になると、上記のミキシング
は起こらなくなり、再びソース・ドレイン間電流が単調
に増加するようになる。
【００２３】次に、この第１の実施の形態の半導体装置
を用いて構成した回路について説明する。図５は本発明
回路の一実施の形態の回路図を示す。同図において、Ｍ
ＯＳトランジスタＱは図１乃至図３に示した構造の半導
体装置で、そのゲート（図１〜図３の１４）が同じ抵抗
値の２つの抵抗Ｒ１及びＲ２を別々に介して２つの入力
端子Ｉ１及びＩ２に接続され、そのドレイン（図１、図
３の１７）が出力端子Ｏ１に接続される一方、ロード抵
抗Ｒ３を介して高電位側電源であるＶDDに接続され、更
にそのソース（図１、図３の１６）が低電位側電源であ
るＧＮＤに接続されている。
を用いて構成した回路について説明する。図５は本発明
回路の一実施の形態の回路図を示す。同図において、Ｍ
ＯＳトランジスタＱは図１乃至図３に示した構造の半導
体装置で、そのゲート（図１〜図３の１４）が同じ抵抗
値の２つの抵抗Ｒ１及びＲ２を別々に介して２つの入力
端子Ｉ１及びＩ２に接続され、そのドレイン（図１、図
３の１７）が出力端子Ｏ１に接続される一方、ロード抵
抗Ｒ３を介して高電位側電源であるＶDDに接続され、更
にそのソース（図１、図３の１６）が低電位側電源であ
るＧＮＤに接続されている。
【００２４】次に、この回路の動作について図６を併せ
参照して説明する。図６は図５のゲート電圧対出力電圧
特性図である。いま、前記半導体チャネル層１２内の量
子準位ＥC1とゲート１４内の量子準位ＥV1がＥC1〜ＥV1
となるようなトランジスタＱのゲート電圧ＶGをＶG0と
定義する。
参照して説明する。図６は図５のゲート電圧対出力電圧
特性図である。いま、前記半導体チャネル層１２内の量
子準位ＥC1とゲート１４内の量子準位ＥV1がＥC1〜ＥV1
となるようなトランジスタＱのゲート電圧ＶGをＶG0と
定義する。
【００２５】入力端子Ｉ１より抵抗Ｒ１を介してトラン
ジスタＱのゲートに入力される入力電圧ＶIN1と、入力
端子Ｉ２より抵抗Ｒ２を介してトランジスタＱのゲート
に入力される入力電圧ＶIN2がそれぞれ”０”であると
きは、ＶG0＝０であるため、トランジスタＱのチャネル
電流は小さく、よって、このときトランジスタＱのドレ
インより出力端子Ｏ１には図６にで示す如く、ハイレ
ベルの出力電圧ＶOUTが出力される。
ジスタＱのゲートに入力される入力電圧ＶIN1と、入力
端子Ｉ２より抵抗Ｒ２を介してトランジスタＱのゲート
に入力される入力電圧ＶIN2がそれぞれ”０”であると
きは、ＶG0＝０であるため、トランジスタＱのチャネル
電流は小さく、よって、このときトランジスタＱのドレ
インより出力端子Ｏ１には図６にで示す如く、ハイレ
ベルの出力電圧ＶOUTが出力される。
【００２６】また、ＶIN1＝ＶG0、ＶIN2＝０である場
合、あるいはＶIN1＝０、ＶIN2＝ＶG0である場合は、ト
ランジスタＱのゲートにＶG0／２が入力され、トランジ
スタＱのチャネル抵抗が減少し、トランジスタＱのチャ
ネル電流が増加するため、出力端子Ｏ１には図６にで
示す如く、ローレベルの出力電圧ＶOUTが出力される。
合、あるいはＶIN1＝０、ＶIN2＝ＶG0である場合は、ト
ランジスタＱのゲートにＶG0／２が入力され、トランジ
スタＱのチャネル抵抗が減少し、トランジスタＱのチャ
ネル電流が増加するため、出力端子Ｏ１には図６にで
示す如く、ローレベルの出力電圧ＶOUTが出力される。
【００２７】また、ＶIN1＝ＶG0、ＶIN2＝ＶG0である場
合は、トランジスタＱのチャネル抵抗が増大し、トラン
ジスタＱのチャネル電流が減少するため、出力端子Ｏ１
には図６にで示す如く、ハイレベルの出力電圧ＶOUT
が出力される。以上から分かるように、図５の回路は、
入力電圧ＶIN1とＶIN2のＸＮＯＲを出力電圧ＶOUTとし
て出力する機能をもつ。
合は、トランジスタＱのチャネル抵抗が増大し、トラン
ジスタＱのチャネル電流が減少するため、出力端子Ｏ１
には図６にで示す如く、ハイレベルの出力電圧ＶOUT
が出力される。以上から分かるように、図５の回路は、
入力電圧ＶIN1とＶIN2のＸＮＯＲを出力電圧ＶOUTとし
て出力する機能をもつ。
【００２８】すなわち、この実施の形態のトランジスタ
Ｑを用いることにより、１つのトランジスタＱと３つの
抵抗Ｒ１〜Ｒ３でＸＮＯＲ回路を構成することができる
こととなり、７つのトランジスタと４つの抵抗が必要で
あった従来のＸＮＯＲ回路よりも大幅に素子数を低減す
ることができ、素子の高集積化、高速度化が実現でき
る。
Ｑを用いることにより、１つのトランジスタＱと３つの
抵抗Ｒ１〜Ｒ３でＸＮＯＲ回路を構成することができる
こととなり、７つのトランジスタと４つの抵抗が必要で
あった従来のＸＮＯＲ回路よりも大幅に素子数を低減す
ることができ、素子の高集積化、高速度化が実現でき
る。
【００２９】次に、本発明の第２の実施の形態について
説明する。図７は本発明になる半導体装置の第２の実施
の形態の上面構造図を示す。同図中、図１と同一構成部
分には同一符号を付し、その説明を省略する。図７に示
す半導体装置は、図１乃至図４と共に説明した第１の実
施の形態の半導体装置を並列に接続したものであり、ゲ
ート２１が複数半導体基板１１の上方に並列に設けられ
ている。この半導体装置の製造プロセスや回路構成は第
１の実施の形態と同様である。
説明する。図７は本発明になる半導体装置の第２の実施
の形態の上面構造図を示す。同図中、図１と同一構成部
分には同一符号を付し、その説明を省略する。図７に示
す半導体装置は、図１乃至図４と共に説明した第１の実
施の形態の半導体装置を並列に接続したものであり、ゲ
ート２１が複数半導体基板１１の上方に並列に設けられ
ている。この半導体装置の製造プロセスや回路構成は第
１の実施の形態と同様である。
【００３０】しかし、図７の実施の形態の半導体装置で
は、素子が並列接続される構成、すなわち、複数のトラ
ンジスタの各ゲートが共通接続され、それら複数のトラ
ンジスタの各ドレイン同士と、各ソース同士もそれぞれ
共通接続された構成であることにより、各素子の量子力
学的な揺らぎを平均化することができ、動作の不安定性
を解消し、素子の動作マージンの向上を図ることができ
る。
は、素子が並列接続される構成、すなわち、複数のトラ
ンジスタの各ゲートが共通接続され、それら複数のトラ
ンジスタの各ドレイン同士と、各ソース同士もそれぞれ
共通接続された構成であることにより、各素子の量子力
学的な揺らぎを平均化することができ、動作の不安定性
を解消し、素子の動作マージンの向上を図ることができ
る。
【００３１】次に、本発明の第３の実施の形態について
説明する。図８は本発明になる半導体装置の第３の実施
の形態の上面構造図、図９は図８のａ−ａ′線に沿う縦
断面図、図１０は図８のｂ−ｂ′線に沿う縦断面図を示
す。各図中、同一構成部分には同一符号を付してある。
説明する。図８は本発明になる半導体装置の第３の実施
の形態の上面構造図、図９は図８のａ−ａ′線に沿う縦
断面図、図１０は図８のｂ−ｂ′線に沿う縦断面図を示
す。各図中、同一構成部分には同一符号を付してある。
【００３２】前記図１乃至図３に示した第１の実施の形
態では、シリコンゲルマニウム上にシリコンをエピタキ
シャル成長させた半導体基板１１を用いたが、この第３
の実施の形態では、図８乃至図１０に示すように、半導
体基板としてシリコン基板である第１の半導体基板３１
と、この第１の半導体基板３１の上にシリコンゲルマニ
ウムを０．２μｍ〜１．０μｍエピタキシャル成長させ
た第２の半導体基板３２とから構成し、更に第２の半導
体基板３２の上に半導体チャネル層３３としてシリコン
をエピタキシャル成長させた構造である。
態では、シリコンゲルマニウム上にシリコンをエピタキ
シャル成長させた半導体基板１１を用いたが、この第３
の実施の形態では、図８乃至図１０に示すように、半導
体基板としてシリコン基板である第１の半導体基板３１
と、この第１の半導体基板３１の上にシリコンゲルマニ
ウムを０．２μｍ〜１．０μｍエピタキシャル成長させ
た第２の半導体基板３２とから構成し、更に第２の半導
体基板３２の上に半導体チャネル層３３としてシリコン
をエピタキシャル成長させた構造である。
【００３３】第１の半導体基板（シリコン基板）３１上
の第２の半導体基板（シリコンゲルマニウム）３２は臨
界膜厚以上の膜厚に形成されており、底面に欠陥が生じ
るが、素子を形成する上面には欠陥はなく、第１の実施
の形態で示したような素子を形成できる。
の第２の半導体基板（シリコンゲルマニウム）３２は臨
界膜厚以上の膜厚に形成されており、底面に欠陥が生じ
るが、素子を形成する上面には欠陥はなく、第１の実施
の形態で示したような素子を形成できる。
【００３４】すなわち、第２の半導体基板３２の上には
低不純物濃度の半導体チャネル層３３が形成され、その
半導体チャネル層３３の上に絶縁膜層３４が形成された
後、ポリシリコンによるゲート３５が形成される。この
場合も、ゲート３５のパターン幅は電子の波長程度以下
の微細なパターンが必要である。その後、イオン注入や
アニールなどを行いＮ型不純物を高濃度に含んだソース
３７及びドレイン３８が形成される。この後、シリコン
酸化膜を成長することにより、パッシベーション膜３６
が形成される。このパッシベーション膜３６にコンタク
ト孔を開口してから、アルミニウムを蒸着し、電極形成
を行う。
低不純物濃度の半導体チャネル層３３が形成され、その
半導体チャネル層３３の上に絶縁膜層３４が形成された
後、ポリシリコンによるゲート３５が形成される。この
場合も、ゲート３５のパターン幅は電子の波長程度以下
の微細なパターンが必要である。その後、イオン注入や
アニールなどを行いＮ型不純物を高濃度に含んだソース
３７及びドレイン３８が形成される。この後、シリコン
酸化膜を成長することにより、パッシベーション膜３６
が形成される。このパッシベーション膜３６にコンタク
ト孔を開口してから、アルミニウムを蒸着し、電極形成
を行う。
【００３５】この第３の実施の形態も前記第１の実施の
形態と同様の特性を有するため、第１の実施の形態と同
様に、図５に示す回路によりＸＮＯＲ機能を実現でき
る。
形態と同様の特性を有するため、第１の実施の形態と同
様に、図５に示す回路によりＸＮＯＲ機能を実現でき
る。
【００３６】なお、本発明は以上の実施の形態に限定さ
れるものではなく、例えば半導体基板はＰ型不純物を高
濃度に含む構成とし、この半導体基板上に低不純物濃度
の半導体チャネル層及び絶縁膜層を順次に積層し、絶縁
膜層上にゲートを形成し、ゲート上にパッシベーション
膜が存在し、Ｐ型不純物を高濃度に含むソース及びドレ
インが存在するＭＯＳ型構造で、半導体基板の価電子帯
端のエネルギーよりも半導体チャネル層の価電子帯端の
エネルギーが大きく、ゲート及び半導体チャネル層の幅
と厚みが電子の波長程度以下と小さく、ゲートのキャリ
アの移動度が半導体チャネル層中のキャリアの移動度よ
りも小さい構成でもよい。
れるものではなく、例えば半導体基板はＰ型不純物を高
濃度に含む構成とし、この半導体基板上に低不純物濃度
の半導体チャネル層及び絶縁膜層を順次に積層し、絶縁
膜層上にゲートを形成し、ゲート上にパッシベーション
膜が存在し、Ｐ型不純物を高濃度に含むソース及びドレ
インが存在するＭＯＳ型構造で、半導体基板の価電子帯
端のエネルギーよりも半導体チャネル層の価電子帯端の
エネルギーが大きく、ゲート及び半導体チャネル層の幅
と厚みが電子の波長程度以下と小さく、ゲートのキャリ
アの移動度が半導体チャネル層中のキャリアの移動度よ
りも小さい構成でもよい。
【００３７】また、以上の実施の形態では、シリコン、
シリコン酸化膜及びシリコンゲルマニウムを材料として
用いた例を示したが、ガリウム砒素などのIII−V族化合
物半導体やカドミウムセレンなどのII−VI族半導体を用
いても、上記と同様の半導体装置を作成できる。
シリコン酸化膜及びシリコンゲルマニウムを材料として
用いた例を示したが、ガリウム砒素などのIII−V族化合
物半導体やカドミウムセレンなどのII−VI族半導体を用
いても、上記と同様の半導体装置を作成できる。
【００３８】例えば、ガリウム砒素を用いる場合は、半
導体チャネル層１２はノンドープガリウム砒素、半導体
基板１１は高濃度Ｎ型アルミニウムガリウム砒素、絶縁
膜層１３はノンドープアルミニウムガリウム砒素、ゲー
ト１４は高濃度Ｐ型ガリウム砒素、第１の半導体基板３
１はノンドープガリウム砒素、及び第２の半導体基板３
２は高濃度Ｎ型アルミニウムガリウム砒素を用いればよ
い。
導体チャネル層１２はノンドープガリウム砒素、半導体
基板１１は高濃度Ｎ型アルミニウムガリウム砒素、絶縁
膜層１３はノンドープアルミニウムガリウム砒素、ゲー
ト１４は高濃度Ｐ型ガリウム砒素、第１の半導体基板３
１はノンドープガリウム砒素、及び第２の半導体基板３
２は高濃度Ｎ型アルミニウムガリウム砒素を用いればよ
い。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
ゲート電圧によりソース・ドレイン電流が単調に増加し
ない特性の半導体装置を得ることができる。このため、
この本発明半導体装置を利用した回路では、本発明半導
体装置のゲートが第１及び第２の抵抗をそれぞれ介して
接続された第１及び第２の入力端子にそれぞれ入力され
る電圧を否定排他的論理和演算するＸＮＯＲ回路を、１
つの半導体装置と３つの抵抗で構成できるため、７つの
トランジスタと４つの抵抗が必要であった従来のＸＯＲ
回路に比べて、素子数を大幅に低減でき、よって、素子
の高集積化及び高速度化を実現できる。
ゲート電圧によりソース・ドレイン電流が単調に増加し
ない特性の半導体装置を得ることができる。このため、
この本発明半導体装置を利用した回路では、本発明半導
体装置のゲートが第１及び第２の抵抗をそれぞれ介して
接続された第１及び第２の入力端子にそれぞれ入力され
る電圧を否定排他的論理和演算するＸＮＯＲ回路を、１
つの半導体装置と３つの抵抗で構成できるため、７つの
トランジスタと４つの抵抗が必要であった従来のＸＯＲ
回路に比べて、素子数を大幅に低減でき、よって、素子
の高集積化及び高速度化を実現できる。
【００４０】また、本発明装置を並列に接続した構成と
することにより、量子力学的な揺らぎによる動作の不安
定性を解消でき、素子の動作マージンを向上することが
できる。
することにより、量子力学的な揺らぎによる動作の不安
定性を解消でき、素子の動作マージンを向上することが
できる。
【図１】本発明の第１の実施の形態の上面構造図であ
る。
る。
【図２】図１のａ−ａ′線に沿う縦断面図である。
【図３】図１のｂ−ｂ′線に沿う縦断面図である。
【図４】第１の実施の形態のバンドダイアグラムであ
る。
る。
【図５】本発明回路の一実施の形態の回路図である。
【図６】図５の回路のゲート電圧対出力電圧特性図であ
る。
る。
【図７】本発明の第２の実施の形態の上面構造図であ
る。
る。
【図８】本発明の第３の実施の形態の上面構造図であ
る。
る。
【図９】図８のａ−ａ′線に沿う縦断面図である。
【図１０】図８のｂ−ｂ′線に沿う縦断面図である。
【図１１】従来の半導体装置の一例の上面構造図であ
る。
る。
【図１２】図１１のａ−ａ′線に沿う縦断面図である。
【図１３】図１１のｂ−ｂ′線に沿う縦断面図である。
【図１４】従来の一例の回路図である。
１１ 半導体基板 １２、３３ 半導体チャネル層 １３、３４ 絶縁膜層 １４、２１、３５ ゲート １５、３６ パッシベーション膜 １６、３７ ソース １７、３８ ドレイン ３１ 第１の半導体基板 ３２ 第２の半導体基板 Ｑ ＭＯＳトランジスタ Ｒ１、Ｒ２ 抵抗 Ｒ３ ロード抵抗 Ｉ１、Ｉ２ 入力端子 Ｏ１ 出力端子
Claims (5)
- 【請求項１】 Ｎ型不純物を高濃度に含む半導体基板上
に設けられた低不純物濃度の半導体チャネル層と、 該半導体チャネル層上に形成された絶縁膜層と、 該絶縁膜層上に形成されたゲートと、 該ゲートを挟んで前記半導体チャネル層上にそれぞれ形
成された、Ｎ型不純物を高濃度に含むソース及びドレイ
ンと、 少なくとも前記ゲート上に形成されたパッシベーション
膜とを有し、前記半導体基板の伝導帯端のエネルギーよ
りも前記半導体チャネル層の伝導帯端のエネルギーが小
さくされ、前記ゲート及び前記半導体チャネル層の幅と
厚みが電子の波長程度以下に小さくされ、前記ゲート内
のキャリアの移動度が前記半導体チャネル層中のキャリ
アの移動度よりも小さく構成されたことを特徴とする半
導体装置。 - 【請求項２】 Ｐ型不純物を高濃度に含む半導体基板上
に設けられた低不純物濃度の半導体チャネル層と、 該半導体チャネル層上に形成された絶縁膜層と、 該絶縁膜層上に形成されたゲートと、 該ゲートを挟んで前記半導体チャネル層上にそれぞれ形
成された、Ｐ型不純物を高濃度に含むソース及びドレイ
ンと、 少なくとも前記ゲート上に形成されたパッシベーション
膜とを有し、前記半導体基板の価電子帯端のエネルギー
よりも前記半導体チャネル層の価電子帯端のエネルギー
が大きくされ、前記ゲート及び前記半導体チャネル層の
幅と厚みが電子の波長程度以下に小さくされ、前記ゲー
ト内のキャリアの移動度が前記半導体チャネル層中のキ
ャリアの移動度よりも小さく構成されたことを特徴とす
る半導体装置。 - 【請求項３】 前記ゲートは複数形成され、共通に設け
られた前記ソース及びドレインに対し並列に並べられた
構造としたことを特徴とする請求項１又は２記載の半導
体装置。 - 【請求項４】 前記半導体基板は高濃度の不純物を含ん
で他の半導体基板上に形成された構造であることを特徴
とする請求項１、２又は３記載の半導体装置。 - 【請求項５】 請求項１、２又は３記載の半導体装置の
ゲートが第１及び第２の抵抗を別々に介して第１及び第
２の入力端子に接続され、前記半導体装置のドレインが
ロード抵抗を介して高電位側電源に接続され、前記半導
体装置のソースが低電位側電源に接続されたことを特徴
とする半導体装置を用いた回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7194433A JP2778534B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置及びそれを用いた回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7194433A JP2778534B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置及びそれを用いた回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945911A JPH0945911A (ja) | 1997-02-14 |
| JP2778534B2 true JP2778534B2 (ja) | 1998-07-23 |
Family
ID=16324526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7194433A Expired - Fee Related JP2778534B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置及びそれを用いた回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778534B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2918979B2 (ja) * | 1990-04-17 | 1999-07-12 | 株式会社日立製作所 | 半導体装置及びそれを用いた論理回路 |
| JPH04155968A (ja) * | 1990-10-19 | 1992-05-28 | Sumitomo Metal Ind Ltd | Ｍｏｓｆｅｔ及び該ｍｏｓｆｅｔを用いた論理回路 |
-
1995
- 1995-07-31 JP JP7194433A patent/JP2778534B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0945911A (ja) | 1997-02-14 |
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