JPH02302993A - 電源電圧追跡回路及びそれを適用したランダムアクセスメモリ装置 - Google Patents
電源電圧追跡回路及びそれを適用したランダムアクセスメモリ装置Info
- Publication number
- JPH02302993A JPH02302993A JP1190734A JP19073489A JPH02302993A JP H02302993 A JPH02302993 A JP H02302993A JP 1190734 A JP1190734 A JP 1190734A JP 19073489 A JP19073489 A JP 19073489A JP H02302993 A JPH02302993 A JP H02302993A
- Authority
- JP
- Japan
- Prior art keywords
- node
- power supply
- supply voltage
- voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000007599 discharging Methods 0.000 claims abstract description 5
- 230000004044 response Effects 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101150008048 FH13 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/571—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overvoltage detector
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、電源電圧の変動を追跡して安定電圧を提供す
る電源電圧追跡回路とランタムアクセスメモリ装置に関
するものである。
る電源電圧追跡回路とランタムアクセスメモリ装置に関
するものである。
〈従来の技術及び解決しようとする課題〉スタティック
ランダムアクセスメモリ （ＳＲＡＭ）装置は読出し動
作中にヒツトラインをプリチャージする技術を使用して
おり、上記ヒツトラインはそのような技術によって電源
電圧から約１ボルト小さい電圧の範囲内でスイングして
いる。
ランダムアクセスメモリ （ＳＲＡＭ）装置は読出し動
作中にヒツトラインをプリチャージする技術を使用して
おり、上記ヒツトラインはそのような技術によって電源
電圧から約１ボルト小さい電圧の範囲内でスイングして
いる。
第２図は従来技術のＳＲＡＭ装置の回路図である。第２
図を参照すると、電源電圧Ｖｃｃとプリチャージライン
２０との間にＮチャンネルＭＯ３ＰＩＥＴの負荷ｌ・ラ
ンシスターＴ８が、上記プリチャージライン２０をＶｃ
ｃ−ＶＴＨ（ＶＴＲは上記負荷トランジスターＴ８の
しきい電圧である）にプリチャージするためにダイオー
ド接続されている。
図を参照すると、電源電圧Ｖｃｃとプリチャージライン
２０との間にＮチャンネルＭＯ３ＰＩＥＴの負荷ｌ・ラ
ンシスターＴ８が、上記プリチャージライン２０をＶｃ
ｃ−ＶＴＨ（ＶＴＲは上記負荷トランジスターＴ８の
しきい電圧である）にプリチャージするためにダイオー
ド接続されている。
ビットライン対ＢＬ１、ＢＬ１〜ＢＩ、ｎ１ＢＬｎの各
々は、等化パルスφＢによって活性化されるＰチャンネ
ルＭ［）Ｓ Ｉ’ＥＴ ｌ−ランシスターＴＩ〜゛１゛
３から構成される等化回路１４と、常にＯＮ状態にある
ＰチャンネルＭＯＳＦＥＴ ｌ−ランシスターＴ４、Ｔ
５を通じて上記プリチャージライン２０に接続されてい
る。
々は、等化パルスφＢによって活性化されるＰチャンネ
ルＭ［）Ｓ Ｉ’ＥＴ ｌ−ランシスターＴＩ〜゛１゛
３から構成される等化回路１４と、常にＯＮ状態にある
ＰチャンネルＭＯＳＦＥＴ ｌ−ランシスターＴ４、Ｔ
５を通じて上記プリチャージライン２０に接続されてい
る。
ビットライン対の間に多数のメモリセル１０が行と列と
のマトリックス形態で配置されており、同一行にあるメ
モリセルは行ラインパルスφＷｌ。
のマトリックス形態で配置されており、同一行にあるメ
モリセルは行ラインパルスφＷｌ。
によって活性化される。上記ビットライン対の各々のビ
ットラインは、ＰチャンネルＭＯＳＦＥＴのパストラン
ジスタ−Ｔ６、Ｔ７を通じてセンス増幅器１２に接続さ
れたデータラインＤＬ、Ｄ王に接続されている。上記各
々のビットライン対と接続されたパストランジスタ−Ｔ
６、Ｔ７は列デコーダーから提供される列ラインパルス
ＣＤ、〜ＣＤｎによって活性化される。
ットラインは、ＰチャンネルＭＯＳＦＥＴのパストラン
ジスタ−Ｔ６、Ｔ７を通じてセンス増幅器１２に接続さ
れたデータラインＤＬ、Ｄ王に接続されている。上記各
々のビットライン対と接続されたパストランジスタ−Ｔ
６、Ｔ７は列デコーダーから提供される列ラインパルス
ＣＤ、〜ＣＤｎによって活性化される。
読出しサイクル中に上記ビットラインＢＬ１、下］刀〜
ＢＬｒｉ、百Ｌｎは上記負荷トランジスターＴ、と等化
回路Ｘ４によってＶｃｃ〜Ｖ Ｔ Ｈにプリチャージさ
れ、等化される。その後、メモリセル１０内に貯蔵され
たデータが行ラインパルスφＷＬによってビットライン
対に読出され、選択された列ラインパルスによって活性
化されたパストランジスタ−文ＩＴｌ、Ｔ７を通じて」
二Ｓ己続出しデータはデータライン対Ｄ Ｌ、ＤＬに伝
達され、センス増幅器１２によって増幅される。
ＢＬｒｉ、百Ｌｎは上記負荷トランジスターＴ、と等化
回路Ｘ４によってＶｃｃ〜Ｖ Ｔ Ｈにプリチャージさ
れ、等化される。その後、メモリセル１０内に貯蔵され
たデータが行ラインパルスφＷＬによってビットライン
対に読出され、選択された列ラインパルスによって活性
化されたパストランジスタ−文ＩＴｌ、Ｔ７を通じて」
二Ｓ己続出しデータはデータライン対Ｄ Ｌ、ＤＬに伝
達され、センス増幅器１２によって増幅される。
」二記トランジスターＴ、、Ｔ、はメモリセル１０から
の読出し動作中に上記ピッ１へライン対の過度な電圧ス
イングを防止すべく常にターンオンされている。そのよ
うなプリチャージ技術は上記センス増幅器１２の感知時
間及び増幅度面においてセンス増幅器１２の効率的な動
作を図る。
の読出し動作中に上記ピッ１へライン対の過度な電圧ス
イングを防止すべく常にターンオンされている。そのよ
うなプリチャージ技術は上記センス増幅器１２の感知時
間及び増幅度面においてセンス増幅器１２の効率的な動
作を図る。
しかし、電源電圧Ｖｃｃの変動により、一旦電源電圧Ｖ
ｃｃが増加されると、上記ビットライン対のプリチャー
ジ電圧は増加された電圧たけ増加する。その後、上記電
源電圧Ｖｃｃが定常電源電圧、またはそれ以下に落ちる
と、」二記ビットライン対にプリチャーンされた電圧は
上記増加されたプリチャージ電圧を維持する。実際に、
ビットライン対の間に接続されたメモリセル１０を通じ
て放電が起こるとしても、電源電圧の変動を追跡するプ
リチャージ電圧に放電するために長時間かかかるのであ
る。結果的にデータ読出し動作中にチータライン対ＤＬ
、ＤＬの電圧が、電源電圧ＶｃＣより高くなる場合か発
生し、これによってセンス増幅器１２の感知動作を妨害
する。
ｃｃが増加されると、上記ビットライン対のプリチャー
ジ電圧は増加された電圧たけ増加する。その後、上記電
源電圧Ｖｃｃが定常電源電圧、またはそれ以下に落ちる
と、」二記ビットライン対にプリチャーンされた電圧は
上記増加されたプリチャージ電圧を維持する。実際に、
ビットライン対の間に接続されたメモリセル１０を通じ
て放電が起こるとしても、電源電圧の変動を追跡するプ
リチャージ電圧に放電するために長時間かかかるのであ
る。結果的にデータ読出し動作中にチータライン対ＤＬ
、ＤＬの電圧が、電源電圧ＶｃＣより高くなる場合か発
生し、これによってセンス増幅器１２の感知動作を妨害
する。
したがって、本発明の目的は前述した如き従来の問題を
解決するための電源電圧追跡回路及びそれを適用したラ
ンダムアクセスメモリ装置を提供することにある。
解決するための電源電圧追跡回路及びそれを適用したラ
ンダムアクセスメモリ装置を提供することにある。
〈課題を解決するための手段〉
上記のような目的を遂行するため、この発明に係る電源
電圧追跡回路は、電源電圧の変動に対して電源電圧より
低い所定電圧を提供するための電源電圧追跡回路におい
て、 電源電圧を印加するための第１ノードと、第２ノードと
出力ラインと、上記第１ノードと上記出力ラインとの間
に接続され、上記出力ラインを上記所定電圧にプリチャ
ージするための負荷手段と、 上記第１ノードと第２ノードとの間に接続され、上記第
２ノードを充電するための手段と、上記第２ノードの充
電電圧に応答して上記出力ラインを上記所定電圧に放電
する手段と、から構成されるものである。
電圧追跡回路は、電源電圧の変動に対して電源電圧より
低い所定電圧を提供するための電源電圧追跡回路におい
て、 電源電圧を印加するための第１ノードと、第２ノードと
出力ラインと、上記第１ノードと上記出力ラインとの間
に接続され、上記出力ラインを上記所定電圧にプリチャ
ージするための負荷手段と、 上記第１ノードと第２ノードとの間に接続され、上記第
２ノードを充電するための手段と、上記第２ノードの充
電電圧に応答して上記出力ラインを上記所定電圧に放電
する手段と、から構成されるものである。
また、この発明に係るランダムアクセスメモリ装置は、
多数のメモリセルが接続された多数のヒツトライン対と
、 各々のビットライン対とプリチャージラインとの間に接
続され、上記ビットライン対を等化するための手段と、 電源電圧と」−記プリチャージラインとの間に接続され
、上記プリチャージライン及び上記ヒツトライン対を上
記電源電圧より所定電圧低い電圧にプリチャージするた
めの負荷手段と、 上記負荷手段と並列に接続され、上記電源電圧の変動に
より上記プリチャージ及び上記ビットライン対を変動さ
れた電源電圧より上記所定電圧低い電圧に提供するため
の手段と、を具備するものである。
多数のメモリセルが接続された多数のヒツトライン対と
、 各々のビットライン対とプリチャージラインとの間に接
続され、上記ビットライン対を等化するための手段と、 電源電圧と」−記プリチャージラインとの間に接続され
、上記プリチャージライン及び上記ヒツトライン対を上
記電源電圧より所定電圧低い電圧にプリチャージするた
めの負荷手段と、 上記負荷手段と並列に接続され、上記電源電圧の変動に
より上記プリチャージ及び上記ビットライン対を変動さ
れた電源電圧より上記所定電圧低い電圧に提供するため
の手段と、を具備するものである。
く実 施 例〉
以下、添付図面を参照して本発明の実施例を詳細に説明
する。
する。
第１図は本発明による電源電圧追跡回路３０を示すもの
である。
である。
第１図を参照すると、出力ライン３２は第１図のプリチ
ャージライン２０に接続され、ＮチャンネルＭＯＳＦＥ
Ｔ トランジスターＴｌａは第１図のトランジスターＴ
８と同し負荷トランジスターであることに留意しなけれ
ばならない。
ャージライン２０に接続され、ＮチャンネルＭＯＳＦＥ
Ｔ トランジスターＴｌａは第１図のトランジスターＴ
８と同し負荷トランジスターであることに留意しなけれ
ばならない。
以下、定常電源電圧とは、通常のメモリ装置から使用す
る定常標準電圧、例えば５ボルトを示すものである。
る定常標準電圧、例えば５ボルトを示すものである。
トランジスターＴ１１〜ＴｌＢはＮチャンネルＭＯＳＦ
ＥＴ ｌ−ランジスクーであり、これらのサブストレー
ト（Ｓｕｂｓｔｒａｔｅ）は接地と接続されている。
ＥＴ ｌ−ランジスクーであり、これらのサブストレー
ト（Ｓｕｂｓｔｒａｔｅ）は接地と接続されている。
一方、トランジスターＴ、。〜Ｔ１２はＰヂャンネルＭ
ＯＳＦＥＴ １〜ランシスターであり、サブストレート
は電源電圧Ｖｃｃと接続されている。
ＯＳＦＥＴ １〜ランシスターであり、サブストレート
は電源電圧Ｖｃｃと接続されている。
上記トランジスターＴｌ、のト１ツインーソース通路が
上記出力ライン３２と接地との間に接続してあり、また
ドレイン−ソース通路が接続ノード３８を通じて直列に
接続されたトランジスター゛Ｆ１２、Ｔ ｌ ６が上記
ライン３２と接地との間に上記トランジスクーＴ１８と
並列に接続されている。
上記出力ライン３２と接地との間に接続してあり、また
ドレイン−ソース通路が接続ノード３８を通じて直列に
接続されたトランジスター゛Ｆ１２、Ｔ ｌ ６が上記
ライン３２と接地との間に上記トランジスクーＴ１８と
並列に接続されている。
上記接続ノード３８は上記トランジスターＴ ｔｓのゲ
ートと接続されている。電源電圧Ｖｃｃを供給する第１
ノード３４と第２ノード４０との間には、カップリング
キャパシター〇、と、直列に接続されたダイオード接続
トランジスターＴ Ｉ Ｏ１′Ｆ１１が並列に接続され
ており、上記第２ノード４０と接地との間にはトランジ
スターＴｌｔのドレイン−ソース通路が接続されている
。
ートと接続されている。電源電圧Ｖｃｃを供給する第１
ノード３４と第２ノード４０との間には、カップリング
キャパシター〇、と、直列に接続されたダイオード接続
トランジスターＴ Ｉ Ｏ１′Ｆ１１が並列に接続され
ており、上記第２ノード４０と接地との間にはトランジ
スターＴｌｔのドレイン−ソース通路が接続されている
。
トランジスターＴＩ２のゲートは前記第２ノーＩ・４０
と接続されており、１ヘランシスターＴ ｌ １、Ｔ１
６のゲートは第３ノード３６を通じて電源電圧■ＣＣと
連結されている。上記キャパシターＣＩは電源電圧Ｖｃ
ｃの瞬間的な変化を第２ノード４０へ即時にカップリン
グするために提供されているものである。トランジスタ
ーＴ ＋。、Ｔ１１は、電源電圧Ｖｃｃの瞬間的な遷移
から所定の時間後、に起筆２ノード４０を所定電圧、即
ち電源電圧ＶｃＣで上記トランジスターＴｌ８、Ｔ１１
のしきい電圧の和を差引いた値でチャージするために提
供されている。トランジスターＴ１□、’Ｉ”１８、Ｔ
Ｉ６から構成された部分は、上記第２ノード４０に与え
られる電圧により上記出力ライン３２へ充電される電圧
を防止するために提供されている。トランジスターＴ
ｌ １４は接続ノード３８の充電電圧を防止するために
提供されるものであり、トランジスターＴ１、は、第２
ノード４０に提供される雑音を通過させるために提供さ
れている。また、上記トランジスターＴ１６、Ｔｌｌの
チャンネル幅帯の長さの比（大きさ）は上記接続ノード
３８と第２ノード４０との充電電圧を迅速に放電しない
ほどの十分に小さい値で設計されている。
と接続されており、１ヘランシスターＴ ｌ １、Ｔ１
６のゲートは第３ノード３６を通じて電源電圧■ＣＣと
連結されている。上記キャパシターＣＩは電源電圧Ｖｃ
ｃの瞬間的な変化を第２ノード４０へ即時にカップリン
グするために提供されているものである。トランジスタ
ーＴ ＋。、Ｔ１１は、電源電圧Ｖｃｃの瞬間的な遷移
から所定の時間後、に起筆２ノード４０を所定電圧、即
ち電源電圧ＶｃＣで上記トランジスターＴｌ８、Ｔ１１
のしきい電圧の和を差引いた値でチャージするために提
供されている。トランジスターＴ１□、’Ｉ”１８、Ｔ
Ｉ６から構成された部分は、上記第２ノード４０に与え
られる電圧により上記出力ライン３２へ充電される電圧
を防止するために提供されている。トランジスターＴ
ｌ １４は接続ノード３８の充電電圧を防止するために
提供されるものであり、トランジスターＴ１、は、第２
ノード４０に提供される雑音を通過させるために提供さ
れている。また、上記トランジスターＴ１６、Ｔｌｌの
チャンネル幅帯の長さの比（大きさ）は上記接続ノード
３８と第２ノード４０との充電電圧を迅速に放電しない
ほどの十分に小さい値で設計されている。
トランジスターＴ １４の大きさはトランジスターＴ１
８の大きさよりもずっと小さくすることができ、必要な
らトランジスターＴ ｌ ｌを使用しないこともできる
。一方、負荷トランジスターＴＩ３は、ビットライン対
を充電する電流を提供すべ（十分な大きさを持っており
、トランジスターＴ ｌ ５の大きさはターンオンの時
に出力ライン３２上の電圧を所定時間内に所望値に放電
すべく設計されており、また過渡放電を抑制するために
トランジスターＴ１３の大きさは小さくしである。
８の大きさよりもずっと小さくすることができ、必要な
らトランジスターＴ ｌ ｌを使用しないこともできる
。一方、負荷トランジスターＴＩ３は、ビットライン対
を充電する電流を提供すべ（十分な大きさを持っており
、トランジスターＴ ｌ ５の大きさはターンオンの時
に出力ライン３２上の電圧を所定時間内に所望値に放電
すべく設計されており、また過渡放電を抑制するために
トランジスターＴ１３の大きさは小さくしである。
次に、本発明の電源電圧追跡回路の動作を説明する。以
下に記載される各トランジスターのしきい電圧は“絶対
値”を意味する。定常電源電圧ＮＶｃｃから上記出力ラ
イン３２へはＮＶｃｃ−ＶＴＨ１３の電圧によって充電
される。ここで、Ｖ′ＦＨ１３はトランジスターＴＩ３
のしきい電圧である。
下に記載される各トランジスターのしきい電圧は“絶対
値”を意味する。定常電源電圧ＮＶｃｃから上記出力ラ
イン３２へはＮＶｃｃ−ＶＴＨ１３の電圧によって充電
される。ここで、Ｖ′ＦＨ１３はトランジスターＴＩ３
のしきい電圧である。
また、第２ノード４０の電圧は、トランジスターＴｔｏ
ＸＴ＋＋を通じてＮＶ ｃ ｃ−ＶＴＩ−１，ｏ−ＶＴ
Ｈｌｌの電圧によって充電される。ここでＶ １” Ｈ
，。、ＶＴＨ，、は各々トランジスターＴ Ｉ Ｄ、Ｔ
ｌ ｌのしきい電圧の絶対値である。第２ノード４０
に充電された上記電圧によって上記トランジスターＴ１
２のゲート−ソース間の電圧は上記トランジスターＴ１
２のしきい電圧より低くなるため、トランジスターＴ、
２はターンオフされ、またトランジスターＴ１５も非導
通とされる。その後、電源電圧Ｖｃｃが定常電源電圧Ｎ
ＶｃｃからΔＶＨだけ急に増加すると、その増加された
電圧はキャパシター０１を通じて第２ノード４０に即時
示すが、トランジスターＴ１２はやはりターンオフのま
まである。また、トランジスターＴ Ｉ５も非導通とな
る。その後、出力ライン３２はＮＶｃｃ−ＶＴＨ１３＋
ΔＶＨに充電され、第２ノード４０はトランジスターＴ
ｌ Ｏ％Ｔ１１を通じてＮ Ｖ ＣＣ−Ｖ Ｔ Ｈ＋
ｏ 〜Ｖ Ｔ Ｈ＋ ＋＋ΔＶＨに充電される。
ＸＴ＋＋を通じてＮＶ ｃ ｃ−ＶＴＩ−１，ｏ−ＶＴ
Ｈｌｌの電圧によって充電される。ここでＶ １” Ｈ
，。、ＶＴＨ，、は各々トランジスターＴ Ｉ Ｄ、Ｔ
ｌ ｌのしきい電圧の絶対値である。第２ノード４０
に充電された上記電圧によって上記トランジスターＴ１
２のゲート−ソース間の電圧は上記トランジスターＴ１
２のしきい電圧より低くなるため、トランジスターＴ、
２はターンオフされ、またトランジスターＴ１５も非導
通とされる。その後、電源電圧Ｖｃｃが定常電源電圧Ｎ
ＶｃｃからΔＶＨだけ急に増加すると、その増加された
電圧はキャパシター０１を通じて第２ノード４０に即時
示すが、トランジスターＴ１２はやはりターンオフのま
まである。また、トランジスターＴ Ｉ５も非導通とな
る。その後、出力ライン３２はＮＶｃｃ−ＶＴＨ１３＋
ΔＶＨに充電され、第２ノード４０はトランジスターＴ
ｌ Ｏ％Ｔ１１を通じてＮ Ｖ ＣＣ−Ｖ Ｔ Ｈ＋
ｏ 〜Ｖ Ｔ Ｈ＋ ＋＋ΔＶＨに充電される。
そのため、トランジスターＴＩ２、Ｔ１５はやはり非導
通となる。
通となる。
前述の増加された電源電圧ＮＶｃｃ＋ΔＶＨが、ある時
間に急にΔＶＬだけ減小すると、その減小された電圧は
キャパシターＣ１を通じて即時に第２）−ド４０に伝達
される。もし、上記トランジスターＴ Ｉ ２のゲート
−ソース間の電圧が上記トランジスターＴ１□のしきい
電圧より大きくΔＶＬが十分な値を持つと、上記トラン
ジスターＴ Ｉ ２はターンオンされ、上記トランジス
ターＴ１２を通じて接続ノード３８へ充電される電圧に
よってトラン■２ シスターＴ１５がターンオンされる。その後、出力ライ
ン３２は上記トランジスターＴ１５の導通によってＮ
Ｖ ｃ ｃ 〜Ｖ Ｔ Ｈｌ ３＋ΔＶＨ〜ΔＶＬに放
電され、第２ノード４０はトランジスターＴ、ｏ、 Ｔ
目を通じてＮＶｃｃ−ＶＴＨｔｏ−ＶＴＨｚ十八ＶＨへ
ΔＶＬで安定化される。この時、トランジスターＴ１２
はターンオフされ、トランジスターＴ１８もターンオフ
される。
間に急にΔＶＬだけ減小すると、その減小された電圧は
キャパシターＣ１を通じて即時に第２）−ド４０に伝達
される。もし、上記トランジスターＴ Ｉ ２のゲート
−ソース間の電圧が上記トランジスターＴ１□のしきい
電圧より大きくΔＶＬが十分な値を持つと、上記トラン
ジスターＴ Ｉ ２はターンオンされ、上記トランジス
ターＴ１２を通じて接続ノード３８へ充電される電圧に
よってトラン■２ シスターＴ１５がターンオンされる。その後、出力ライ
ン３２は上記トランジスターＴ１５の導通によってＮ
Ｖ ｃ ｃ 〜Ｖ Ｔ Ｈｌ ３＋ΔＶＨ〜ΔＶＬに放
電され、第２ノード４０はトランジスターＴ、ｏ、 Ｔ
目を通じてＮＶｃｃ−ＶＴＨｔｏ−ＶＴＨｚ十八ＶＨへ
ΔＶＬで安定化される。この時、トランジスターＴ１２
はターンオフされ、トランジスターＴ１８もターンオフ
される。
〈発明の効果〉
この発明に係る電源電圧追跡回路は、以上説明してきた
如き内容のものなので、出力ライン３２が電源電圧の変
動による電源電圧から負荷トランジスターＴ１３のしき
い電圧程低い電圧に常に充電される。
如き内容のものなので、出力ライン３２が電源電圧の変
動による電源電圧から負荷トランジスターＴ１３のしき
い電圧程低い電圧に常に充電される。
電源電圧の小さい変動に対してもそのような結果を得る
ために、トランジスターＴ１□のゲート−ソース間の電
圧と上記トランジスターＴＩ２のしきい電圧の間の差を
小さくすることはこの分野の通常の知識を持つものなら
容易に理解することかできるであろう。
ために、トランジスターＴ１□のゲート−ソース間の電
圧と上記トランジスターＴＩ２のしきい電圧の間の差を
小さくすることはこの分野の通常の知識を持つものなら
容易に理解することかできるであろう。
■４
そして、この電源電圧追跡回路を適用したランダムアク
セスメモリ装置は、センス増幅器が電源電圧の変動に関
係なしに正しいデータを感知する動作を遂行することが
できる。
セスメモリ装置は、センス増幅器が電源電圧の変動に関
係なしに正しいデータを感知する動作を遂行することが
できる。
第１図は本発明による電源電圧追跡回路の回路図、そし
て 第２図は従来のスタティックランダムアクセスメモリ装
置（ＳＲＡＭ）の回路図である。 ３〇 −電源電圧追跡回路 ３２ °−出力ライン ３４− 第１ノード ３６ ゛ 第３ノード ３８− 接続ノード ４０ °−第２ノード Ｖｃｃ 電源電圧 ＴＩＤ〜Ｔ Ｉ ２ ° ＰチャンネルＭＯＳＦＥＴ
トランジスター Ｔ１３〜Ｔ、６− ＮチャンネルＭＯＳＦＥＴ ）ラン
シスター Ｃ３−キャパシタ−
て 第２図は従来のスタティックランダムアクセスメモリ装
置（ＳＲＡＭ）の回路図である。 ３〇 −電源電圧追跡回路 ３２ °−出力ライン ３４− 第１ノード ３６ ゛ 第３ノード ３８− 接続ノード ４０ °−第２ノード Ｖｃｃ 電源電圧 ＴＩＤ〜Ｔ Ｉ ２ ° ＰチャンネルＭＯＳＦＥＴ
トランジスター Ｔ１３〜Ｔ、６− ＮチャンネルＭＯＳＦＥＴ ）ラン
シスター Ｃ３−キャパシタ−
Claims (7)
- （１）電源電圧の変動に対して電源電圧より低い所定電
圧を提供するための電源電圧追跡回路において、 電源電圧を印加するための第１ノードと、 第２ノードと出力ラインと、上記第１ノードと上記出力
ラインとの間に接続され、上記出力ラインを上記所定電
圧にプリチャージするための負荷手段と、 上記第１ノードと第２ノードとの間に接続され、上記第
２ノードを充電するための手段と、 上記第２ノードの充電電圧に応答して上記出力ラインを
上記所定電圧に放電する手段と、から構成されることを
特徴とする電源電圧追跡回路。 - （２）負荷手段が、ダイオード接続されたＭＯＳＦＥＴ
トランジスターである請求項（１）記載の電源電圧追跡
回路。 - （３）充電手段が、直列に接続された２つのダイオード
接続されたＭＯＳ ＦＥＴトランジスターと、キャパシ
ターとの並列接続である請求項（１）記載の電源電圧追
跡回路。 - （４）放電手段が、ソースードレイン通路とゲートとが
各々上記出力ラインと接続ノード間と上記第２ノードと
の間に接続されたＰチャンネルＭＯＳＦＥＴトランジス
ターと、 ドレイン−ソース通路とゲートとが各々上記接続ノード
と接地との間の電源電圧に接続されたＮチャンネルＭＯ
ＳＦＥＴトランジスターと、ドレイン−ソース通路とゲ
ートとが各々上記出力ラインと接地間と上記接続ノード
との間に接続されたＮチャンネルＭＯＳＦＥＴトランジ
スターと、から構成される請求項（３）記載の電源電圧
追跡回路。 - （５）第２ノードと接地との間にドレイン−ソース通路
が接続され、ゲートが電源電圧に接続されたＮチャンネ
ルＭＯＳＦＥＴトランジスターを具備する請求項（４）
記載の電源電圧追跡回路。 - （６）多数のメモリセルが接続された多数のビットライ
ン対と、 各々のビットライン対とプリチャージラインとの間に接
続され、上記ビットライン対を等化するための手段と、 電源電圧と上記プリチャージラインとの間に接続され、
上記プリチャージライン及び上記ビットライン対を上記
電源電圧より所定電圧低い電圧にプリチャージするため
の負荷手段と、 上記負荷手段と並列に接続され、上記電源電圧の変動に
より上記プリチャージ及び上記ビットライン対を変動さ
れた電源電圧より上記所定電圧低い電圧に提供するため
の手段と、を具備することを特徴とするランダムアクセ
スメモリ装置。 - （７）負荷手段が、ダイオード接続されたＭＯＳＦＥＴ
トランジスターであり、上記所定電圧が上記トランジス
ターのしきい電圧である請求項（６）記載のランダムア
クセスメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-5915 | 1989-05-02 | ||
| KR1019890005915A KR910007740B1 (ko) | 1989-05-02 | 1989-05-02 | 비트라인 안정화를 위한 전원전압 추적회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02302993A true JPH02302993A (ja) | 1990-12-14 |
| JPH0532839B2 JPH0532839B2 (ja) | 1993-05-18 |
Family
ID=19285865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1190734A Granted JPH02302993A (ja) | 1989-05-02 | 1989-07-25 | 電源電圧追跡回路及びそれを適用したランダムアクセスメモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5305259A (ja) |
| JP (1) | JPH02302993A (ja) |
| KR (1) | KR910007740B1 (ja) |
| DE (1) | DE3923630A1 (ja) |
| FR (1) | FR2648609B1 (ja) |
| GB (1) | GB2231184B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| US6384623B1 (en) | 1993-01-07 | 2002-05-07 | Hitachi, Ltd. | Semiconductor integrated circuits with power reduction mechanism |
| US5408144A (en) * | 1993-01-07 | 1995-04-18 | Hitachi, Ltd. | Semiconductor integrated circuits with power reduction mechanism |
| US5436588A (en) * | 1993-12-17 | 1995-07-25 | National Semiconductor Corp. | Click/pop free bias circuit |
| US5604704A (en) * | 1994-05-30 | 1997-02-18 | Nec Corporation | Compound semiconductor static random access memory device equipped with precharging circuit controlled by boosted signal |
| JP3207680B2 (ja) * | 1994-08-30 | 2001-09-10 | 株式会社東芝 | 半導体集積回路 |
| US5521874A (en) * | 1994-12-14 | 1996-05-28 | Sun Microsystems, Inc. | High speed differential to single ended sense amplifier |
| US5781469A (en) * | 1997-01-24 | 1998-07-14 | Atmel Corporation | Bitline load and precharge structure for an SRAM memory |
| US6075729A (en) * | 1997-09-05 | 2000-06-13 | Hitachi, Ltd. | High-speed static random access memory |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116986A (ja) * | 1982-12-23 | 1984-07-06 | Toshiba Corp | 半導体記憶装置 |
| JPS621190A (ja) * | 1986-06-07 | 1987-01-07 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS639095A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | スタテイツク型半導体メモリ |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909631A (en) * | 1973-08-02 | 1975-09-30 | Texas Instruments Inc | Pre-charge voltage generating system |
| JPS5553709A (en) * | 1978-10-18 | 1980-04-19 | Seiko Instr & Electronics Ltd | Constant voltage circuit |
| JPS5578313A (en) * | 1978-12-06 | 1980-06-12 | Citizen Watch Co Ltd | Voltage control circuit |
| JPS5627952A (en) * | 1979-08-17 | 1981-03-18 | Hitachi Ltd | Circuit for generating substrate bias voltage |
| US4453235A (en) * | 1980-05-27 | 1984-06-05 | Supertex, Inc. | Integrated memory circuits |
| US4355377A (en) * | 1980-06-30 | 1982-10-19 | Inmos Corporation | Asynchronously equillibrated and pre-charged static ram |
| JPS5837896A (ja) * | 1981-08-31 | 1983-03-05 | Fujitsu Ltd | Ｍｏｓダイナミック回路 |
| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
| DE3247033A1 (de) * | 1982-12-18 | 1984-06-20 | Telefunken electronic GmbH, 6000 Frankfurt | Schaltungsanordnung mit einem frequenzabhaengigen daempfungsverhalten |
| JPH0685141B2 (ja) * | 1983-03-31 | 1994-10-26 | 株式会社東芝 | 充放電回路 |
| JPS59218042A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体集積回路 |
| US4754167A (en) * | 1985-04-04 | 1988-06-28 | Cecil Conkle | Programmable reference voltage generator for a read only memory |
| JPH0713878B2 (ja) * | 1985-06-20 | 1995-02-15 | 三菱電機株式会社 | Ｃｍｏｓトランジスタ回路 |
| US4788455A (en) * | 1985-08-09 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| JPS62157921A (ja) * | 1986-01-06 | 1987-07-13 | Toshiba Corp | 基準電位発生回路 |
| KR950002293B1 (ko) * | 1986-03-28 | 1995-03-16 | 가부시키가이샤 도시바 | 다이나믹형 반도체기억장치 |
| JPH083766B2 (ja) * | 1986-05-31 | 1996-01-17 | 株式会社東芝 | 半導体集積回路の電源電圧降下回路 |
| IT1204375B (it) * | 1986-06-03 | 1989-03-01 | Sgs Microelettronica Spa | Generatore di polarizzazione di sorgenti per transistori naturali in circuiti integrati digitali in tecnologia mos |
| JPS63236407A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体回路 |
| US4810962A (en) * | 1987-10-23 | 1989-03-07 | International Business Machines Corporation | Voltage regulator capable of sinking current |
| DE3768277D1 (de) * | 1987-12-15 | 1991-04-04 | Ibm | Referenz-spannungsgenerator fuer cmos-speicher. |
-
1989
- 1989-05-02 KR KR1019890005915A patent/KR910007740B1/ko not_active IP Right Cessation
- 1989-05-31 US US07/359,274 patent/US5305259A/en not_active Expired - Lifetime
- 1989-06-28 FR FR898908625A patent/FR2648609B1/fr not_active Expired - Lifetime
- 1989-07-17 DE DE3923630A patent/DE3923630A1/de active Granted
- 1989-07-25 JP JP1190734A patent/JPH02302993A/ja active Granted
- 1989-11-14 GB GB8925682A patent/GB2231184B/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116986A (ja) * | 1982-12-23 | 1984-07-06 | Toshiba Corp | 半導体記憶装置 |
| JPS621190A (ja) * | 1986-06-07 | 1987-01-07 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS639095A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | スタテイツク型半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3923630A1 (de) | 1990-11-08 |
| FR2648609A1 (fr) | 1990-12-21 |
| DE3923630C2 (ja) | 1993-05-13 |
| KR900018823A (ko) | 1990-12-22 |
| GB8925682D0 (en) | 1990-01-04 |
| GB2231184B (en) | 1993-10-13 |
| US5305259A (en) | 1994-04-19 |
| KR910007740B1 (ko) | 1991-09-30 |
| GB2231184A (en) | 1990-11-07 |
| JPH0532839B2 (ja) | 1993-05-18 |
| FR2648609B1 (fr) | 1993-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0209051B1 (en) | Sense amplifier circuit | |
| US7382672B2 (en) | Differential and hierarchical sensing for memory circuits | |
| US7986578B2 (en) | Low voltage sense amplifier and sensing method | |
| JPH0241115B2 (ja) | ||
| US7002863B2 (en) | Driving a DRAM sense amplifier having low threshold voltage PMOS transistors | |
| US6914836B2 (en) | Sense amplifier circuits using a single bit line input | |
| JPH02302993A (ja) | 電源電圧追跡回路及びそれを適用したランダムアクセスメモリ装置 | |
| US20200335151A1 (en) | Low-power memory | |
| US6111802A (en) | Semiconductor memory device | |
| US6584020B2 (en) | Semiconductor memory device having intermediate voltage generating circuit | |
| US20060018147A1 (en) | Low-power, p-channel enhancement-type metal-oxide semiconductor field-effect transistor (PMOSFET) SRAM cells | |
| KR100418578B1 (ko) | 반도체 메모리 장치의 비트라인 감지증폭기 제어회로 | |
| JP2007134037A (ja) | 半導体メモリ装置 | |
| JPS6260190A (ja) | 半導体記憶装置 | |
| US7079435B2 (en) | Sense amplifier circuit to write data at high speed in high speed semiconductor memory | |
| US11605421B2 (en) | Semiconductor device having driver circuits and sense amplifiers | |
| JPS60239996A (ja) | 半導体記憶装置 | |
| KR940005686B1 (ko) | Dram용 감지 증폭기 | |
| KR0170694B1 (ko) | 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로 | |
| JPH03183098A (ja) | センスアンプ回路 | |
| KR19990015345A (ko) | 긴 리프레쉬간격을 갖는 메모리셀 제어방법 | |
| KR20010004679A (ko) | 비트라인 센스 앰프 | |
| KR100256295B1 (ko) | 에스램 회로 | |
| JPS628398A (ja) | 半導体メモリ | |
| JPH06150656A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090518 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |