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JPH02299034A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH02299034A
JPH02299034A JP1120018A JP12001889A JPH02299034A JP H02299034 A JPH02299034 A JP H02299034A JP 1120018 A JP1120018 A JP 1120018A JP 12001889 A JP12001889 A JP 12001889A JP H02299034 A JPH02299034 A JP H02299034A
Authority
JP
Japan
Prior art keywords
test mode
voltage
output
predetermined value
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1120018A
Other languages
English (en)
Inventor
Toru Kono
河野 通
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP1120018A priority Critical patent/JPH02299034A/ja
Publication of JPH02299034A publication Critical patent/JPH02299034A/ja
Pending legal-status Critical Current

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  • Semiconductor Memories (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 半導体集積回路装置、特に電源レベル検出器付きのテス
トモードエントリ装置に関し、余分な端子ピンや複雑な
タイミングジエネレー夕を必要とせずに簡単にテストモ
ードエントリが可能な半導体集積回路装置を提供するこ
とを目的とし、 電源電圧が通常電圧値以上の所定値を越えたとき出力を
生じる電圧検出回路と、該電圧検出回路の出力を受けて
、該回路が出力を生じるときテストモード信号を発生す
る状態ラッチ回路を具備し、電源電圧が前記所定値を越
えたときテストモードに入り、電源電圧が前記所定値以
下になってもテストモードを保持するように構成する。
〔産業上の利用分野〕
本発明は半導体集積回路装置、特に半導体記憶装置の電
源レベル検出器付きのテストモードエントリ装置に関す
る。
近年の半導体記憶装置の大容量化に伴ない、試験時間の
短縮が望まれ、このために複数セルに情報を同時に書き
込み、リード時の1サイクル中に上記複数セルのデータ
比較を行ない、比較した結果を出力するデータ圧縮テス
トモードがとられている。データ圧縮のやり方にも下記
の方法がある。
0.1方式:比較する複数セルデータがすべてlまたは
0の場合に、l出力し、不一致の場合に、O出力する。
0.1.Z方式:比較する複数セルデータがすべて1の
場合に1出力し、すべてOの場合に0出力し、不一致の
場合にフローティングとする。
また、この他にもワード線の多重選択テストモードなど
何種類かのテストモードが必要となっており、テストモ
ードエントリ方法として既存の札BRエントリ(RAS
の前にCAS、WEを落とす方式)のみだけでな(、他
のエントリ方法が望まれている。特に、信顧性試験等の
、デバイスを長時間動作させる試験装置ではタイミング
ジェネレータ等の機能が低いため、WCBR等の複雑な
テストモードエントリ方法ではない、簡単なテストモー
ドエントリ機能が望まれている。
〔従来の技術〕
従来のテストモードエントリ方法を第10図、第11図
に示す。第10図はテスト端子スーパーボルテージエン
トリであり、入力端子(テスト端子TT)に高電圧、本
例ではVcc+3 V thを印加することによりテス
トモードに入る。これは■S、CASが共にH(ハイ)
つまりスタンバイの時に行なう。
第11図はWCBR(Write CAS Befor
e RAS)エントリであり、図示のようにRAS (
Row AddressS trobeバー)が下がる
前にCA S (Column Addre−ss 5
trobeバー)とWE (Write Enable
バー)を下げることによりテストモード(TM)に入い
る。
詳しくはこのようになったサイクルがテストモードエン
トリサイクル、次のサイクル以降がテストモードである
。ノーマルモードではRASの後にCASが下がり、W
Eが上っておればリード(読取り)サイクル、下ってお
ればライト(書込)サイクルである。−CBRテストモ
ードでも同様である。
(発明が解決しようとする課題〕 従来のテスト端子スーパーボルテージエントリでは、テ
スト用端子が1ビン余分に必要となる欠点があり、また
−CBRエントリでは上記のテストモードエントリサイ
クルという特別のサイクルを作る必要があり、タイミン
グ発生回路が複雑になる。
単純な試験装置では、ノーマルサイクル以外のタイミン
グであるhlcBI?のタイミング(テストモードエン
トリサイクル)を作ることが難しい。
本発明はか〜る点を改善し、余分な端子ピンや?3!雑
なタイミングジェネレータを必要とせずに簡単にテスト
モードエントリが可能な半導体記憶装置を提供すること
を目的とするものである。
〔課題を解決するための手段〕
本発明では電源電圧を通常値より高い所定値以上に上げ
、これでテストモードに入り、かつラッチでこれを保持
する。従って該通常値に戻してもテストモードは保持さ
れ、テストを行なうことができる。
第1図の10は電源電圧が該所定値V1以上になうたと
き出力を生じる電圧検出回路、20はその出力をラッチ
してテストモード信号T M Sを発生する状態ラッチ
回路である。
第3図も同様な電圧検出およびラッチを行なう回路であ
るが、この場合は電源電圧がその通常値(例えば5V)
より低い第2の所定値V2以下であるとき出力を生じる
電圧検出回路30も設けられ、状態ラッチ回路20の一
方の入力はこの電圧検出回路30の出力の反転にされる
(第1図ではグランドレベルの反転)。
第5図に電圧検出回路10の具体例を示す。QllQ2
はpチャネルトランジスタ、Q3〜Q5はnチャネルト
ランジスタで、これらはミラー回路負荷付き差動増幅器
を構成する。12はこの差動増幅器の一方の入力端に前
記電圧Vlを与える定電圧発生回路である。この差動増
幅器の他方の入力端には電源Vccに接続した分圧回路
R,,R,による分割電圧を与える。11は、この分割
電圧■が所定値以上のとき出力を生じて、トランジスタ
Q。
をオンにする電圧検出回路である。
〔作用〕
第1図の回路では、半導体記憶装置の電源Vccを第2
図に示すように、通常値■。(例えばfiV)以上にト
昇させると、所定値Vl(例えば7V)を越えた所で電
圧検出回路10が同図■に示すようにL(ロー)レベル
出力を生じる。なおこ\ではノードとその電圧、出力な
どは同じ符号で示す。
インバータ■1の人力■はグランドであり、従って出力
■はHレベルである。但しこのHレベルは、電源Vcc
を変えているので一定ではなく、Vccと同じ変化をす
る。即ちH=Vccである。このような入力■■が入る
とラッチ20の出力■■は図示のようにVccが0(グ
ランド)から■1までは■がH2Oはし、Vccが■1
以tの間は■がH1Oがし、そしてこれがラッチされる
のでVccが0に戻るまで■がH1OがLを続ける。こ
の■がH1Oがし、がテストモード信号になり、Vcc
を通常値に戻してテストを行なうことができる。
第3図の回路では第4図に示すようにVccが■2以り
で■2電圧検出回路30がLレベル出力を生じ、インバ
ータ■1の出力■はその反転になる。
この結果ラッチ20の出力■■は図示の如くなり、Vc
cが0から■1までの間、■がLで■がHであり、Vl
を越えてから■2に下るまでの間■がHで■がLになり
、この期間をテストモードとする。
第1図では電源をオフにしてラッチの各ノードの電荷を
抜いてから電源を再投入しないとラッチの出力状態が期
待値と異なる恐れがあるが、第3図ではこの恐れがない
。即ち電源オフの直後に電源を再投入してもラッチの出
力■はし、■はH1■CCがVlを越えて出力■がH,
■がLになる。この第3図の回路では電源Vccを、断
にしなくても、■2以下にすればテストモードが解除さ
れる。
第5図の電圧検出回路の動作を第6図のタイミングダイ
ヤグラムを参照して説明すると、第5図の各部■〜■の
電圧は第6図■〜■の如くなる。
電源Vccの電圧を、■1を越えて図示の如く振ると、
分割電圧■は実線の如くなり、定電圧発生回路12の出
力■は図示の如くなり、この出力■が与えるVlを分割
電圧■が越えた状態では出力■はLになり、それ以外で
は11である。これは第2図■、第4図■と同じであり
、こうして本回路によりVl電圧検出が行なわれる。な
お電源Vccの電圧は抵抗R+、Rzによる分圧回路を
通して取込んでいるので、分圧比を1 / nとすれば
Vcc/n=V1即ちVccがnV1以上で出力■がL
になる。
電圧検出回路11は該電圧Vl以下の電圧で11レベル
出力■を生じ、トランジスタQ5をオンにするので、]
二配出力■は予定通り発生する。電圧検出回路11は電
源Vccが通常値より高い・電圧(勿論■1よりは低い
)でHレベル出力を生じるようにすると、Vccの通常
値では差動増幅器Q1・〜Q。
は動作せず、これにより消費電力を抑えることができる
〔実施例〕
第7図に第3図の実施例を示す。本例では電圧Vl、V
2の検出回路10.30を、pチャネルトランジスタQ
6〜Q、9.Q目〜Q + 2と抵抗R3+R4の直列
接続回路で構成している。電源Vccの電圧が■2本例
では2Vthにならないとダイオード接続のトランジス
タQ、、、Q、□はオンにならず、従って出力はO(グ
ランド)、これを受けてインバータI、の出力はH(V
cc)である。■2以上では出力はH(本例ではVcc
 −2V th) 、インバータ■3の出力はLで、第
4図■の電圧変化になる。電圧検出回路10も同様で、
本例ではVccが4Vth以七にならないとQ6〜(b
、Rtの回路の出力はH(本例ではVcc −4V t
h) 、インバータI2の出力はし、にならない。ラッ
チ20などの動作は、第3図と同様である。
第8図も第3図の実施例であるが、電圧検出回路lOに
は第5図を使用している。全図を通してそうであるが、
他の図と同じ部分には同じ符号が付しである。図示のよ
うに電圧検出回路11および定電圧発生回路12はpチ
ャネルトランジスタQIff〜Q +s、Q16〜Q6
.と抵抗Rs、R−の直列接続回路を使用している。C
は平滑用のコンデンサ、■4〜I、はバッファ用のイン
バータである。
第9図に第8図の各部■〜■の電圧状態を示す。
ノード■の電圧はVccがVl以以上なると該■1に一
定になる。ノード■の電圧はVccの分割電圧で、本例
では4 V cc/ 9 #0.44 V ccとして
いる。
ノード■の電圧は、Vcc(本例ではその分割電圧■)
が■1以トになる前にHになり、これで(詳しくは■が
14.Isによる所定値以上になったとき差動増幅器Q
1〜Q、がアクティブになる。
〔発明の効果〕
以上説明したように本発明では電源電圧を一時的に通常
値基]二に1−げ、これを検出しラッチしてテストモー
ドに入らせるので、余分な端子が不要でまた複雑なタイ
ミングジェネレータも不要で、簡単にテストモードエン
トリすることができ、半導体記憶装置の試験のコストダ
ウンに寄与する所が大きい。
【図面の簡単な説明】
第1図は本発明の詳細説明図、 第2図は第1図の動作説明用波形図、 第3図は本発明の詳細説明図、 第4図は第3図の動作説明用波形図、 第5図は高電圧検出回路の回路図、 第6図は第5図の動作説明用波形図、 第7図は本発明の実施例を示す回路図、第8図は本発明
の他の実施例を示す回路図、第9図は第8図の動作説明
用の特性図、第10図および第11図は従来のテストモ
ードエントリ方式1.2の説明図である。 第1図、第3図で10.30は電圧検出回路、20は状
態ラッチ回路、第5図でQ、〜Q5は差動増幅器である

Claims (1)

  1. 【特許請求の範囲】 1、電源電圧が通常電圧値以上の所定値を越えたとき出
    力を生じる電圧検出回路と、 該電圧検出回路の出力を受けて、該回路が出力を生じる
    ときテストモード信号を発生する状態ラッチ回路を具備
    し、 電源電圧が前記所定値を越えたときテストモードに入り
    、電源電圧が前記所定値以下になってもテストモードを
    保持するようにしてなることを特徴とする半導体集積回
    路装置。 2、電源電圧が通常電圧値以上の第1の所定値を越えた
    とき出力を生じる第1の電圧検出回路と、電源電圧が通
    常電圧値以下の第2の所定値を越えたとき出力を生じる
    第2の電圧検出回路と、これらの電圧検出回路の出力を
    受け、第1の電圧検出回路が出力を生じるときセットさ
    れてテストモード信号を発生し、その後第2の電圧検出
    回路が出力を生じるときリセットされてテストモード信
    号を解除する状態ラッチ回路を具備し、電源電圧が前記
    第1の所定値を越えたときテストモードに入り、電源電
    圧が前記第2の所定値以下に下るまでテストモードを保
    持するようにしてなることを特徴とする半導体集積回路
    装置。 3、電源電圧が通常電圧値以上の所定値を越えたとき出
    力を生じる電圧検出回路が、ミラー回路負荷付きの差動
    増幅器を備え、 該増幅器の一方の入力端に該所定値を、他方の入力端に
    電源電圧を分圧した電圧を加える手段を有し、更に該分
    圧した電圧が該所定値よりやゝ低い値以上で該増幅器を
    アクティブにする手段を有することを特徴とする請求項
    1または2に記載の半導体集積回路装置。
JP1120018A 1989-05-12 1989-05-12 半導体集積回路装置 Pending JPH02299034A (ja)

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ID=14775870

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JP (1) JPH02299034A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05205469A (ja) * 1991-08-19 1993-08-13 Samsung Electron Co Ltd 半導体メモリ装置の内部電源電圧発生回路
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CN102478627A (zh) * 2010-11-24 2012-05-30 精工电子有限公司 测试模式设定电路

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