JP3745877B2 - 半導体メモリ装置のメモリセルテスト用の高電圧感知回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のメモリセルテスト用の高電圧感知回路に係り、特にＤＲＡＭ半導体装置において特定アドレスピンに印加される高電圧を感知し、メモリセルに貯蔵された情報を確認するためのテストモードに進入する信号を発生する回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の開発が始まってから、工程及び設計分野において大きな発展があった。工程分野では狭い面積に多量の情報を貯蔵する高集積度の技術と、半導体素子の特性を向上して半導体メモリ装置の性能を一層高める基礎技術とが発達した。設計分野では半導体メモリ装置の消費電力を最小化する上にメモリセルに貯蔵された情報をアクセスする速度及び方法と、半導体メモリ装置の特性を検証及び分析する技術とが発達した。特に、ＤＲＡＭ半導体装置は目覚ましく発達している。
【０００３】
ＤＲＡＭ半導体装置において、任意のメモリセルに貯蔵された情報をアクセスするために任意のメモリセルの位置を指定するためのアドレス信号が用いられる。さらに、読出、書込、リフレッシュ及び並列モードなどの多様な動作を制御するために／ＲＡＳ（Row Address Strobe Bar) 、／ＣＡＳ（Column Address Strobe Bar)、／Ｗ(Write) などの制御信号が用いられる。しかしながら、このような制御信号数が限られていることによって半導体メモリ装置の一般の動作に加えて、特殊の目的のための半導体メモリ装置の動作のためにこれまで一般に用いられてきたテストモードとは異なる別途のテストモードが用いられている。並列テストモードがその一例である。
【０００４】
図２に並列テストモードのための信号のタイミングを示した。図２においてアドレス信号は省いた。通常、このようなタイミングをテストモードタイミングと言う。前記テストモードタイミングを用いて並列テストモードに入ることによって一つの動作区間で正常的な書込、読出動作でアクセスし得るメモリセルの情報よりさらに多くのメモリセルの情報を一挙にアクセスし得る。これによって、ＤＲＡＭ半導体装置における全メモリセルのテスト時間を縮め得る。即ち、一回の読出又は書込動作で４個のメモリセルの情報をアクセスし得るとしたら、並列テストモードに入る場合は一回の読出又は書込動作で１６個の又はそれ以上のメモリセルの情報をアクセスし得る。
【０００５】
従って、一つの入出力ピンを用いて４個又はそれ以上のメモリセルの情報を表すべきである。一回のアクセス動作から得られる４個又はそれ以上のメモリセルの情報は内部的に先ず比較される。即ち、比較対象となる４個又はそれ以上のメモリセルの情報がいずれも同一であったら出力は“１”（論理ハイレベル）、４個又はそれ以上のメモリセルの情報が１個でも異なる場合の出力は“０”（論理ローレベル）となる。このような方法は、メモリセル情報が“０”又は“１”を持っていても、並列テストモードではただ比較するメモリセル情報が互いに同一であるが否かを表すため、出力された一部メモリセルの情報を示すようになる。
【０００６】
従って、前記問題点を解決するために最近提示されている方法によれば、図２に示した半導体メモリ装置のテストモードタイミングを用いて並列テストモードに進入して４個又はそれ以上の情報を比較する際、メモリセルの情報がいずれも“１”なら入出力ピンを通じて“１”を出力し、いずれも“０”なら入出力ピンを通じて“０”を出力し、一つでも異なる情報があったら出力は高インピーダンス（Ｈｉ−Ｚ）となる。このようなテストモードに進入するためには図２に示したタイミングの他に特定アドレスピンに高電圧を印加する方法を提供している。この場合、特定アドレスピンに印加される高電圧を感知するために高電圧感知回路が必要となった。
【０００７】
図１は従来の半導体メモリ装置のメモリセルテスト用の高電圧感知回路である。図１に示した回路は高電圧又はアドレス信号のＡｉをＮｉノードに伝達する直列に連結された三つのダイオード機能を有するＮＭＯＳトランジスタ１１，１３，１５と、電源電圧ＶＩＮＴと前記Ｎ１ノードとの間に連結されて抵抗機能を有するＮＭＯＳトランジスタ１７と、前記Ｎ１ノードとＮ２ノードとの間に連結されてＮ１ノードの電圧がＮ２ノード伝達されることを制御するＰＭＯＳトランジスタ１９と、前記Ｎ２ノードと接地端との間に連結されて基準電圧ＶｅｒｆによってＮ２ノードに接地電圧を提供するＮＭＯＳトランジスタ２１と、前記Ｎ２ノードに直列に連結されてＮ２ノードの電圧をＳＶＡｉ信号に変換して出力する二つのインバータ２３，２５とからなる。
【０００８】
図１に示した回路の動作を説明する。電源電圧が印加されるとＮ１ノードは（ＶＩＮＴ−Ｖｔｈ）にプリチャージされる。前記ＶｔｈはＮＭＯＳトランジスタ１７のスレショルド電圧である。Ｎ２ノードはＮＭＯＳトランジスタ２１がＶｅｒｆによってオンされているのでＮ２ノードの電圧は接地電位となり、ＰＭＯＳトランジスタ１９はオフされているのでＮ１ノードとＮ２ノードは電気的に断線され、Ｎ２ノードの電圧によってＳＶＡｉは“０”となる。この状態で、Ａｉの電圧が高くなると、即ちＡｉを通じて高電圧が印加されると前記三つのＮＭＯＳトランジスタ１１，１３，１５を通じてＮ１の電圧が次第に高くなる。
【０００９】
その後、Ｎ１の電圧が｛ＶＩＮＴ＋Ｖｔｐ（ＰＭＯＳトランジスタ１９のスレショルド電圧）｝以上になると前記ＰＭＯＳトランジスタ１９が導通されてＮ２の電圧が高くなる。前記ＰＭＯＳトランジスタ１９を通じてＮ１ノードからＮ２ノードに流れる電流の量が前記ＮＭＯＳトランジスタ２１を通じてＮ２ノードから接地端に流れる電流の量より多くなるとＮ２ノードの電圧は高くなる。Ｎ２ノードの電圧が高まってインバータ２３のトリップポイント以上になったらインバータ２３の出力は“１”から“０”に遷移されＳＶＡｉは“１”となる。
【００１０】
高電圧は正常の読出又は書込動作では用いられない電圧であって、電源電圧より高い。従って、メモリセル情報のテストにのみ用いられる。テストモードに入るために特定アドレスピンに高電圧、例えば７Ｖ以上の電圧を印加することによってテストモードが設定され、テストモードが設定された後にはいずれのアドレスピンに正常のアドレス信号が入力される。
【００１１】
しかし、大部分の半導体メモリ装置の開発段階及びテスト段階では正常の電源電圧だけでなくそれより高い電圧も用いられる。従って、前記ＶＩＮＴが正常の電源電圧より高い電圧となる場合、前記Ａｉの高電圧はＶＩＮＴよりさらに高い電圧となるべきである。これはＳＶＡｉが“１”となるためにはＰＭＯＳトランジスタ１９が導通されるべきであり、ＰＭＯＳトランジスタ１９が導通されるためにはＮ１ノードの電圧が（ＶＩＮＴ＋Ｖｔｐ）以上になるべきからである。
【００１２】
一般に、正常的な電源電圧は５Ｖなので前記Ａｉを通じて印加される高電圧は７Ｖである。従って、電源電圧として５Ｖより高い電圧を用いるＤＲＡＭ半導体装置においてそのメモリセルのテストのためには７Ｖ以上の高電圧を用いるべきである。７Ｖ以上の高電圧が特定アドレスピンに印加されるとそのアドレスピンに連結された半導体素子はストレスを受け、よってその機能が劣化する恐れがある。さらに、電源電圧が変わればメモリセルテスト用の高電圧も変わるべきである。
【００１３】
前述したように従来の技術によれば、電源電圧の変動に応じてメモリセルテスト用の高電圧も変動されるので回路によって異なる電圧を用いるべき不便さがあり、さらに、高電圧が通常の電圧より高ければ半導体素子にストレスが加えられ、よってその機能が劣化する恐れがある。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、電源電圧の変動に拘わらず、メモリセルテストモード進入に必要な高電圧を一定に用い得る半導体メモリ装置のメモリセルテスト用の高電圧感知回路を提供することにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するために本発明の半導体メモリ装置のメモリセルテスト用の高電圧感知回路は、テストモードイネーブル信号及びメモリセルテスト用の高電圧を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記高電圧が降下して発生した比較電圧を出力する比較電圧発生部と、基準電圧を発生させる基準電圧発生器と、前記比較電圧、前記基準電圧及び前記テストモードイネーブル信号を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記比較電圧と前記基準電圧とを比較し、その差電圧を増幅して出力する差動増幅部と、前記テストモードイネーブル信号及び前記差動増幅部の出力を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記差動増幅部の出力電圧をテストモード進入信号として出力する駆動部とを具備する。
【００１６】
また、本発明の半導体メモリ装置のメモリセルテスト用の高電圧感知回路は、テストモードイネーブル信号及びメモリセルテスト用高電圧を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記高電圧が降下して発生した比較電圧を出力する比較電圧発生部と、基準電圧を発生させる基準電圧発生器と、前記比較電圧、前記基準電圧及び前記テストモードイネーブル信号を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記比較電圧と前記基準電圧とを比較し、その差電圧を増幅して出力する差動増幅部と、前記テストモードイネーブル信号及び前記差動増幅部の出力を入力するＮＡＮＤゲートと、前記ＮＡＮＤゲートに連結されたインバータとを備え、前記テストモードイネーブル信号がイネーブルされる時、前記差動増幅部の出力電圧をテストモード進入信号として出力する駆動部とを備える。
【００１８】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施例を詳細に説明する。
【００１９】
図３は本発明による半導体メモリ装置のメモリセルテスト用の高電圧感知回路図である。図３に示した回路は、テストモードイネーブル信号のΦＴＥＳＴと電源電圧より高い高電圧Ａｉが入力されて比較電圧Ｖｄｅｔを出力する比較電圧発生部５１と、前記比較電圧の基準となる基準電圧Ｖｒｅｆを発生する基準電圧発生器５３と、前記比較電圧発生部５１と基準電圧発生器５３とに連結されて前記ＶｄｅｔとＶｒｅｆとを比較してその出力電圧Ｖｄｉｆｆを出力する差動増幅部５５と、前記ΦＴＥＳＴとＶｄｉｆｆを入力として前記Ｖｄｉｆｆをバッファリングしてテストモードに進入させる出力信号のＳＶＡｉを出力する駆動部５７とからなる。
【００２０】
前記比較電圧発生部５１はＡｉが一端に入力される第１抵抗６１と、前記第１抵抗６１の他端に一端が連結された第２抵抗６３と、ゲートにΦＴＥＳＴが入力されドレインは前記第２抵抗６３の他端に連結され、ソースは接地された第１ＮＭＯＳトランジスタ６５とよりなる。前記第１抵抗６１と第２抵抗６３との間からＶｄｅｔが出力される。
【００２１】
前記差動増幅部５５は、電流源の役割をする第２ＮＭＯＳトランジスタ７１のゲートにΦＴＥＳＴが連結されてΦＴＥＳＴがイネーブルされる時のみ動作することを除いては通常の差動増幅器と同一である。第１ＮＭＯＳトランジスタ６５は接地端と第２抵抗６３との間に接続される。
【００２２】
前記駆動部５７はＶｄｉｆｆ及びΦＴＥＳＴを入力とするＮＡＮＤゲート８１と、前記ＮＡＮＤゲート８１の出力端に入力端が連結され、出力端からＳＶＡｉが出力されるインバータ８３とからなる。
【００２３】
前記第１抵抗６１及び第２抵抗６３はＮＭＯＳトランジスタ又はＰＭＯＳトランジスタよりなっても良く、ポリシリコンからなっても良い。
【００２４】
次いで、図３に示した回路の動作を説明する。図１のように／ＲＡＳ及び／ＣＡＳがイネーブルされた後／Ｗ信号がイネーブルされるとΦＴＥＳＴが“０”から“１”にイネーブルされる。ΦＴＥＳＴがイネーブルされたら第１ＮＭＯＳトランジスタ６５及び第２ＮＭＯＳトランジスタ７１がターンオンされて比較電圧発生部５１の第１抵抗６１と接地端との間に電流経路が形成される。この状態で、高電圧Ａｉが入力されると第１抵抗６１、第２抵抗６３及び第１ＮＭＯＳトランジスタ６５のターンオン抵抗の比率によって比較電圧発生部５１の出力Ｖｄｅｔが定まる。
【００２５】
定まったＶｄｅｔは差動増幅部５５に入力されて基準電圧発生器５３から出力される基準電圧Ｖｒｅｆと比較される。その結果、ＶｄｅｔがＶｒｅｆより大きいとＶｄｉｆｆは“１”となり、ＶｄｅｔがＶｒｅｆより小さいとＶｄｉｆｆは“０”となる。前記ＶｄｉｆｆはＮＡＮＤゲート８１に入力され、ＮＡＮＤゲート８１の出力はΦＴＥＳＴが既に“１”とイネーブルされているのでＶｄｉｆｆによって決定される。即ち、Ｖｄｉｆｆが“１”ならばＮＡＮＤゲート８１の出力は“０”となり、Ｖｄｉｆｆが“０”ならばＮＡＮＤゲート８１の出力は“１”となる。ＳＶＡｉは前記ＮＡＮＤゲート８１の出力が反転されたものであるのでＶｄｉｆｆが“１”ならばＳＶＡｉは“１”となり、Ｖｄｉｆｆが“０”ならばＳＶＡｉは“０”となる。
【００２６】
前述したように、Ｖｄｅｔの電圧レベルは単に第１抵抗６１、第２抵抗６３及び第１ＮＭＯＳトランジスタ６５のターンオン抵抗値のみによって決定されるため、Ｖｄｅｔは電源電圧の影響を全く受けない。従って、電源電圧が変わってもテストモードを設定するための高電圧には何の影響も与えられず、よって常時一定の高電圧を用い得る。
【００２７】
【発明の効果】
前述したように本発明によれば、電源電圧の変動に拘わらずメモリセルテストモードに進入するために常に一定した高電圧を用い得る。従って、メモリセルを簡単にテストすることができ、本発明の高電圧感知回路はストレスを受けなくなることによって安定に動作される。
【００２８】
本発明は前記実施例に限定されず、多様な変形が本発明の技術的な思想内で当業者によって可能なことは明らかである。
【図面の簡単な説明】
【図１】 従来の半導体メモリ装置のメモリセルテスト用の高電圧感知回路図である。
【図２】 半導体メモリ装置の通常のメモリセルテスト信号のタイミング図である。
【図３】 本発明による半導体メモリ装置のメモリセルテスト用の高電圧感知回路図である。
【符号の説明】
５１ 比較電圧発生部、５３ 基準電圧発生部、５５ 差動増幅部、５７ 駆動部、６１ 第１抵抗、６３ 第２抵抗、６５ 第１ＮＭＯＳトランジスタ、７１第２ＮＭＯＳトランジスタ、８１ ＮＡＮＤゲート、８３ インバータ
【発明の属する技術分野】
本発明は半導体メモリ装置のメモリセルテスト用の高電圧感知回路に係り、特にＤＲＡＭ半導体装置において特定アドレスピンに印加される高電圧を感知し、メモリセルに貯蔵された情報を確認するためのテストモードに進入する信号を発生する回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の開発が始まってから、工程及び設計分野において大きな発展があった。工程分野では狭い面積に多量の情報を貯蔵する高集積度の技術と、半導体素子の特性を向上して半導体メモリ装置の性能を一層高める基礎技術とが発達した。設計分野では半導体メモリ装置の消費電力を最小化する上にメモリセルに貯蔵された情報をアクセスする速度及び方法と、半導体メモリ装置の特性を検証及び分析する技術とが発達した。特に、ＤＲＡＭ半導体装置は目覚ましく発達している。
【０００３】
ＤＲＡＭ半導体装置において、任意のメモリセルに貯蔵された情報をアクセスするために任意のメモリセルの位置を指定するためのアドレス信号が用いられる。さらに、読出、書込、リフレッシュ及び並列モードなどの多様な動作を制御するために／ＲＡＳ（Row Address Strobe Bar) 、／ＣＡＳ（Column Address Strobe Bar)、／Ｗ(Write) などの制御信号が用いられる。しかしながら、このような制御信号数が限られていることによって半導体メモリ装置の一般の動作に加えて、特殊の目的のための半導体メモリ装置の動作のためにこれまで一般に用いられてきたテストモードとは異なる別途のテストモードが用いられている。並列テストモードがその一例である。
【０００４】
図２に並列テストモードのための信号のタイミングを示した。図２においてアドレス信号は省いた。通常、このようなタイミングをテストモードタイミングと言う。前記テストモードタイミングを用いて並列テストモードに入ることによって一つの動作区間で正常的な書込、読出動作でアクセスし得るメモリセルの情報よりさらに多くのメモリセルの情報を一挙にアクセスし得る。これによって、ＤＲＡＭ半導体装置における全メモリセルのテスト時間を縮め得る。即ち、一回の読出又は書込動作で４個のメモリセルの情報をアクセスし得るとしたら、並列テストモードに入る場合は一回の読出又は書込動作で１６個の又はそれ以上のメモリセルの情報をアクセスし得る。
【０００５】
従って、一つの入出力ピンを用いて４個又はそれ以上のメモリセルの情報を表すべきである。一回のアクセス動作から得られる４個又はそれ以上のメモリセルの情報は内部的に先ず比較される。即ち、比較対象となる４個又はそれ以上のメモリセルの情報がいずれも同一であったら出力は“１”（論理ハイレベル）、４個又はそれ以上のメモリセルの情報が１個でも異なる場合の出力は“０”（論理ローレベル）となる。このような方法は、メモリセル情報が“０”又は“１”を持っていても、並列テストモードではただ比較するメモリセル情報が互いに同一であるが否かを表すため、出力された一部メモリセルの情報を示すようになる。
【０００６】
従って、前記問題点を解決するために最近提示されている方法によれば、図２に示した半導体メモリ装置のテストモードタイミングを用いて並列テストモードに進入して４個又はそれ以上の情報を比較する際、メモリセルの情報がいずれも“１”なら入出力ピンを通じて“１”を出力し、いずれも“０”なら入出力ピンを通じて“０”を出力し、一つでも異なる情報があったら出力は高インピーダンス（Ｈｉ−Ｚ）となる。このようなテストモードに進入するためには図２に示したタイミングの他に特定アドレスピンに高電圧を印加する方法を提供している。この場合、特定アドレスピンに印加される高電圧を感知するために高電圧感知回路が必要となった。
【０００７】
図１は従来の半導体メモリ装置のメモリセルテスト用の高電圧感知回路である。図１に示した回路は高電圧又はアドレス信号のＡｉをＮｉノードに伝達する直列に連結された三つのダイオード機能を有するＮＭＯＳトランジスタ１１，１３，１５と、電源電圧ＶＩＮＴと前記Ｎ１ノードとの間に連結されて抵抗機能を有するＮＭＯＳトランジスタ１７と、前記Ｎ１ノードとＮ２ノードとの間に連結されてＮ１ノードの電圧がＮ２ノード伝達されることを制御するＰＭＯＳトランジスタ１９と、前記Ｎ２ノードと接地端との間に連結されて基準電圧ＶｅｒｆによってＮ２ノードに接地電圧を提供するＮＭＯＳトランジスタ２１と、前記Ｎ２ノードに直列に連結されてＮ２ノードの電圧をＳＶＡｉ信号に変換して出力する二つのインバータ２３，２５とからなる。
【０００８】
図１に示した回路の動作を説明する。電源電圧が印加されるとＮ１ノードは（ＶＩＮＴ−Ｖｔｈ）にプリチャージされる。前記ＶｔｈはＮＭＯＳトランジスタ１７のスレショルド電圧である。Ｎ２ノードはＮＭＯＳトランジスタ２１がＶｅｒｆによってオンされているのでＮ２ノードの電圧は接地電位となり、ＰＭＯＳトランジスタ１９はオフされているのでＮ１ノードとＮ２ノードは電気的に断線され、Ｎ２ノードの電圧によってＳＶＡｉは“０”となる。この状態で、Ａｉの電圧が高くなると、即ちＡｉを通じて高電圧が印加されると前記三つのＮＭＯＳトランジスタ１１，１３，１５を通じてＮ１の電圧が次第に高くなる。
【０００９】
その後、Ｎ１の電圧が｛ＶＩＮＴ＋Ｖｔｐ（ＰＭＯＳトランジスタ１９のスレショルド電圧）｝以上になると前記ＰＭＯＳトランジスタ１９が導通されてＮ２の電圧が高くなる。前記ＰＭＯＳトランジスタ１９を通じてＮ１ノードからＮ２ノードに流れる電流の量が前記ＮＭＯＳトランジスタ２１を通じてＮ２ノードから接地端に流れる電流の量より多くなるとＮ２ノードの電圧は高くなる。Ｎ２ノードの電圧が高まってインバータ２３のトリップポイント以上になったらインバータ２３の出力は“１”から“０”に遷移されＳＶＡｉは“１”となる。
【００１０】
高電圧は正常の読出又は書込動作では用いられない電圧であって、電源電圧より高い。従って、メモリセル情報のテストにのみ用いられる。テストモードに入るために特定アドレスピンに高電圧、例えば７Ｖ以上の電圧を印加することによってテストモードが設定され、テストモードが設定された後にはいずれのアドレスピンに正常のアドレス信号が入力される。
【００１１】
しかし、大部分の半導体メモリ装置の開発段階及びテスト段階では正常の電源電圧だけでなくそれより高い電圧も用いられる。従って、前記ＶＩＮＴが正常の電源電圧より高い電圧となる場合、前記Ａｉの高電圧はＶＩＮＴよりさらに高い電圧となるべきである。これはＳＶＡｉが“１”となるためにはＰＭＯＳトランジスタ１９が導通されるべきであり、ＰＭＯＳトランジスタ１９が導通されるためにはＮ１ノードの電圧が（ＶＩＮＴ＋Ｖｔｐ）以上になるべきからである。
【００１２】
一般に、正常的な電源電圧は５Ｖなので前記Ａｉを通じて印加される高電圧は７Ｖである。従って、電源電圧として５Ｖより高い電圧を用いるＤＲＡＭ半導体装置においてそのメモリセルのテストのためには７Ｖ以上の高電圧を用いるべきである。７Ｖ以上の高電圧が特定アドレスピンに印加されるとそのアドレスピンに連結された半導体素子はストレスを受け、よってその機能が劣化する恐れがある。さらに、電源電圧が変わればメモリセルテスト用の高電圧も変わるべきである。
【００１３】
前述したように従来の技術によれば、電源電圧の変動に応じてメモリセルテスト用の高電圧も変動されるので回路によって異なる電圧を用いるべき不便さがあり、さらに、高電圧が通常の電圧より高ければ半導体素子にストレスが加えられ、よってその機能が劣化する恐れがある。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、電源電圧の変動に拘わらず、メモリセルテストモード進入に必要な高電圧を一定に用い得る半導体メモリ装置のメモリセルテスト用の高電圧感知回路を提供することにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するために本発明の半導体メモリ装置のメモリセルテスト用の高電圧感知回路は、テストモードイネーブル信号及びメモリセルテスト用の高電圧を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記高電圧が降下して発生した比較電圧を出力する比較電圧発生部と、基準電圧を発生させる基準電圧発生器と、前記比較電圧、前記基準電圧及び前記テストモードイネーブル信号を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記比較電圧と前記基準電圧とを比較し、その差電圧を増幅して出力する差動増幅部と、前記テストモードイネーブル信号及び前記差動増幅部の出力を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記差動増幅部の出力電圧をテストモード進入信号として出力する駆動部とを具備する。
【００１６】
また、本発明の半導体メモリ装置のメモリセルテスト用の高電圧感知回路は、テストモードイネーブル信号及びメモリセルテスト用高電圧を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記高電圧が降下して発生した比較電圧を出力する比較電圧発生部と、基準電圧を発生させる基準電圧発生器と、前記比較電圧、前記基準電圧及び前記テストモードイネーブル信号を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記比較電圧と前記基準電圧とを比較し、その差電圧を増幅して出力する差動増幅部と、前記テストモードイネーブル信号及び前記差動増幅部の出力を入力するＮＡＮＤゲートと、前記ＮＡＮＤゲートに連結されたインバータとを備え、前記テストモードイネーブル信号がイネーブルされる時、前記差動増幅部の出力電圧をテストモード進入信号として出力する駆動部とを備える。
【００１８】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施例を詳細に説明する。
【００１９】
図３は本発明による半導体メモリ装置のメモリセルテスト用の高電圧感知回路図である。図３に示した回路は、テストモードイネーブル信号のΦＴＥＳＴと電源電圧より高い高電圧Ａｉが入力されて比較電圧Ｖｄｅｔを出力する比較電圧発生部５１と、前記比較電圧の基準となる基準電圧Ｖｒｅｆを発生する基準電圧発生器５３と、前記比較電圧発生部５１と基準電圧発生器５３とに連結されて前記ＶｄｅｔとＶｒｅｆとを比較してその出力電圧Ｖｄｉｆｆを出力する差動増幅部５５と、前記ΦＴＥＳＴとＶｄｉｆｆを入力として前記Ｖｄｉｆｆをバッファリングしてテストモードに進入させる出力信号のＳＶＡｉを出力する駆動部５７とからなる。
【００２０】
前記比較電圧発生部５１はＡｉが一端に入力される第１抵抗６１と、前記第１抵抗６１の他端に一端が連結された第２抵抗６３と、ゲートにΦＴＥＳＴが入力されドレインは前記第２抵抗６３の他端に連結され、ソースは接地された第１ＮＭＯＳトランジスタ６５とよりなる。前記第１抵抗６１と第２抵抗６３との間からＶｄｅｔが出力される。
【００２１】
前記差動増幅部５５は、電流源の役割をする第２ＮＭＯＳトランジスタ７１のゲートにΦＴＥＳＴが連結されてΦＴＥＳＴがイネーブルされる時のみ動作することを除いては通常の差動増幅器と同一である。第１ＮＭＯＳトランジスタ６５は接地端と第２抵抗６３との間に接続される。
【００２２】
前記駆動部５７はＶｄｉｆｆ及びΦＴＥＳＴを入力とするＮＡＮＤゲート８１と、前記ＮＡＮＤゲート８１の出力端に入力端が連結され、出力端からＳＶＡｉが出力されるインバータ８３とからなる。
【００２３】
前記第１抵抗６１及び第２抵抗６３はＮＭＯＳトランジスタ又はＰＭＯＳトランジスタよりなっても良く、ポリシリコンからなっても良い。
【００２４】
次いで、図３に示した回路の動作を説明する。図１のように／ＲＡＳ及び／ＣＡＳがイネーブルされた後／Ｗ信号がイネーブルされるとΦＴＥＳＴが“０”から“１”にイネーブルされる。ΦＴＥＳＴがイネーブルされたら第１ＮＭＯＳトランジスタ６５及び第２ＮＭＯＳトランジスタ７１がターンオンされて比較電圧発生部５１の第１抵抗６１と接地端との間に電流経路が形成される。この状態で、高電圧Ａｉが入力されると第１抵抗６１、第２抵抗６３及び第１ＮＭＯＳトランジスタ６５のターンオン抵抗の比率によって比較電圧発生部５１の出力Ｖｄｅｔが定まる。
【００２５】
定まったＶｄｅｔは差動増幅部５５に入力されて基準電圧発生器５３から出力される基準電圧Ｖｒｅｆと比較される。その結果、ＶｄｅｔがＶｒｅｆより大きいとＶｄｉｆｆは“１”となり、ＶｄｅｔがＶｒｅｆより小さいとＶｄｉｆｆは“０”となる。前記ＶｄｉｆｆはＮＡＮＤゲート８１に入力され、ＮＡＮＤゲート８１の出力はΦＴＥＳＴが既に“１”とイネーブルされているのでＶｄｉｆｆによって決定される。即ち、Ｖｄｉｆｆが“１”ならばＮＡＮＤゲート８１の出力は“０”となり、Ｖｄｉｆｆが“０”ならばＮＡＮＤゲート８１の出力は“１”となる。ＳＶＡｉは前記ＮＡＮＤゲート８１の出力が反転されたものであるのでＶｄｉｆｆが“１”ならばＳＶＡｉは“１”となり、Ｖｄｉｆｆが“０”ならばＳＶＡｉは“０”となる。
【００２６】
前述したように、Ｖｄｅｔの電圧レベルは単に第１抵抗６１、第２抵抗６３及び第１ＮＭＯＳトランジスタ６５のターンオン抵抗値のみによって決定されるため、Ｖｄｅｔは電源電圧の影響を全く受けない。従って、電源電圧が変わってもテストモードを設定するための高電圧には何の影響も与えられず、よって常時一定の高電圧を用い得る。
【００２７】
【発明の効果】
前述したように本発明によれば、電源電圧の変動に拘わらずメモリセルテストモードに進入するために常に一定した高電圧を用い得る。従って、メモリセルを簡単にテストすることができ、本発明の高電圧感知回路はストレスを受けなくなることによって安定に動作される。
【００２８】
本発明は前記実施例に限定されず、多様な変形が本発明の技術的な思想内で当業者によって可能なことは明らかである。
【図面の簡単な説明】
【図１】 従来の半導体メモリ装置のメモリセルテスト用の高電圧感知回路図である。
【図２】 半導体メモリ装置の通常のメモリセルテスト信号のタイミング図である。
【図３】 本発明による半導体メモリ装置のメモリセルテスト用の高電圧感知回路図である。
【符号の説明】
５１ 比較電圧発生部、５３ 基準電圧発生部、５５ 差動増幅部、５７ 駆動部、６１ 第１抵抗、６３ 第２抵抗、６５ 第１ＮＭＯＳトランジスタ、７１第２ＮＭＯＳトランジスタ、８１ ＮＡＮＤゲート、８３ インバータ
Claims (2)
- テストモードイネーブル信号及びメモリセルテスト用の高電圧を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記高電圧が降下して発生した比較電圧を出力する比較電圧発生部と、
基準電圧を発生させる基準電圧発生器と、
前記比較電圧、前記基準電圧及び前記テストモードイネーブル信号を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記比較電圧と前記基準電圧とを比較し、その差電圧を増幅して出力する差動増幅部と、
前記テストモードイネーブル信号及び前記差動増幅部の出力を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記差動増幅部の出力電圧をテストモード進入信号として出力する駆動部とを備えることを特徴とする半導体メモリ装置のメモリセルテスト用高電圧感知回路。 - テストモードイネーブル信号及びメモリセルテスト用高電圧を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記高電圧が降下して発生した比較電圧を出力する比較電圧発生部と、
基準電圧を発生させる基準電圧発生器と、
前記比較電圧、前記基準電圧及び前記テストモードイネーブル信号を入力し、前記テストモードイネーブル信号がイネーブルされる時、前記比較電圧と前記基準電圧とを比較し、その差電圧を増幅して出力する差動増幅部と、
前記テストモードイネーブル信号及び前記差動増幅部の出力を入力するＮＡＮＤゲートと、前記ＮＡＮＤゲートに連結されたインバータとを備え、前記テストモードイネーブル信号がイネーブルされる時、前記差動増幅部の出力電圧をテストモード進入信号として出力する駆動部とを備えることを特徴とする半導体メモリ装置のメモリセルテスト用高電圧感知回路。
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