JPH02250119A - 多重タイマ基準機能を有するタイマ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願の参照） 本出願は、全て本出願と同日に出願された下記の米国特
許出願と関連する。

米国特許出願筒２３３，７８６　＠　（モトローラ礼参
照番号５Ｃ−００４８８Ａ）、名称［チャンネル間の通
信機能を有する専用サービス・プロセッサ」；米国特許
出願筒２３４，１１１号（モトローラ社参照番号５Ｃ−
００４９２Ａ）、名称［マツチング認識機能を有するタ
イマ・チャンネル」； 米国特許出願筒２．３４．１０４　＠　（モトローラ社
参照番号５Ｃ−００４９６Ａ）、名称［マルチ・チャン
ネルと専用サービス・プロセッサとを有する集積回路タ
イマ；および 米国特許出願筒２３４，１１０号（モトローラ社参照番
号５Ｃ−００４９８Ａ）、名称［マルチ・チャンネル・
タイマに使用するタイマ・チャンネル」。

（産業上の利用分野） 本発明は、一般的に、２つ以上の基準信号に対するアク
セスを有するタイマに関する。更に詳しくは、本発明は
、入手可能なタイマ基準信号の仝てに対して入力および
出力タイマ機能、およびこれらの組み合わせを実行する
能力を有するタイマに関する。

（従来の技術および発明が解決しようとする課題） データ・プロセッサと共に使用するタイマ・サブシステ
ムは、一般的にタイマ基準信号の２つ以上のソースに対
するアクセスを有している。１つの例は、カリフォルニ
ア州すンタ・クララのインテル会社で販売しているマイ
クロプロセッサ８０９６である。この８０９６は、独立
してクロックされる２つのタイマ・カウント・レジスタ
、すなわち一方は内部システム・クロックによってクロ
ツタされ、他方は２つの入力ピンの１つに存在する信号
によってクロックされる２つのタイマ・カウント・レジ
スタを有している。他の例は、カリフォルニア州すニー
ベールの７ドバンスド・マイクロ・デバイス社から販売
されているＡｍ９５１３システム・タイミング・］ン１
〜ローラ、ずなわちスタンド−アロン（ｓｔａｎｄ−ａ
ｌｏｎｅ）タイマ・ザブシステムである。この９５１３
は、５つの独立してクロックされるカラン１〜・レジス
タを有する非常に柔軟性のあるタイマ・ザブシステムで
ある。

しかし、従来技術によるマルチ基準タイマ・ザブシステ
ムは、このようなザブシステムのユーザにとって望まし
い一定の柔軟性に常に欠けていた。

例えば、８０９６の場合、おる種の外部イベン１〜がタ
イマの基準信号に対して発生ずる時間が記録または捕捉
されている入力タイマ機能は、２つの入手可能な基準信
号の１つに対してのみしか関連づけられない可能性があ
る。−殻内にマツチング機能または出力の比較と称する
出力タイマの機能は、８０９６ではいずれかのカウント
・レジスタに対して関連づけられることかできる。同様
に、９５１３では、５つのカウンタの各々は５つのチャ
ンネルの幾つかと関連づけられてこれを変更することが
不可能であり、これが関連していないチャンネルに対す
るタイマ基準として使用することができない。更に、８
０９６と９５１３のチャンネル・ハードウェアには、マ
ツチング・イベントの発生または非発生に対して条件づ
けられた入力の捕捉のような関連する入力および出力タ
イマの機能が設（プられていない。

（課題を解決するための手段） 従って、本発明の目的は、マルチ・タイマ基準ソースと
共に使用するタイマ・チャンネルを提供することである
。

本発明のこの目的およびその他の目的および特徴は、少
なくとも２つのタイマ基準信号に応答するタイマによっ
て提供され、このタイマは、捕捉レジスタ、マツチング
・レジスタ、前記少なくとも２つのタイマ基準信号の１
つを選択する第１タイマ基準選択手段、前記少なくとも
２つのタイマ基準信号の１つを選択する第２タイマ基準
選択手段、タイマに対する入力と前記第１タイマ基準選
択手段に応答して前記捕捉レジスタに前記第１タイマ基
準選択手段の選択したタイマ基準信号の値を加える補捉
論理手段、および前記マツチング・レジスタの内容と前
記第２タイマ基準選択手段の選択したタイマ基準信号の
値に応答し、もし前記第２タイマ基準選択手段の選択し
たタイマ基準信号の値とマツチング・レジスタの内容と
の間に所定の関係が存在すれば、マツチング機能を発生
するマツチング論理手段ににつて構成される。

本発明のこれらおよびその他の目的と特徴は、図面と共
に下記の詳細な説明から当業者に明らかとなる。

（以下余白） ９〜１２− （実施例） ［アサート（ａｓｓｅｒｔ）Ｊ　　「二ゲート（ｎｅｇ
ａｔｅ）Ｊという用語およびこれらの用語の種々の文法
的な形態が、「アクティブＨ」と「アクティブＬ」とい
う論理信号を混合して取扱う場合の混乱を回避するため
、ここで使用される。「アサート」は論理信号またはレ
ジスタ・ビットをそのアクチブな状態に、または論理的
に真の状態に置くために使用される。「二ゲート」は論
理信号またはレジスタピットをその非アクチブの状態即
ち論理的に偽の状態に置くために使用される。

第１図は、マイクロコンピュータを示しその一部が本発
明の好適な実施例である。マイクロコンピュータ１０は
、単一の集積回路として製作されることを意図し、中央
処理装置（ＣＰＵ）１１、内部モジュール・バス（ＩＭ
Ｂ）１２、シリアル・インターフェース１３、メモリ・
モジュール１４、タイマ１５およびシステム・インテグ
レーション・モジュール（ＳＩＭ）１６によって構成さ
れる。ＣＰＵ１１、シリアル・インターフニース１３、
メモリ１４、タイマ１５および３１Ｍ１６の各々は、ア
ドレス、データおよび制御情報を交換する目的のため、
１ＭＢ１２と双方向に接続される。さらに、タイマ１５
はエミュレーション・バス１７によってメモリ１４に双
方向に接続されるが、その目的は以下の議論によってさ
らに明確となるであろう。

シリアル・インターフェース１３とタイマ１５は、各々
マイクロコンピュータ１０の外部デバイスと通信を行う
ため多数のピンまたはコネクタに接続される。さらに、
３１Ｍ１６は、外部バスを構成する多数のピンに接続さ
れる。

タイマ１５は、本発明の好適な実施例を構成するが、比
較的自立的なモジュールである。タイマ１５の目的は、
できるだけＣＰＵ１１の介在を少なくして、マイクロコ
ンピュータ１０の要求するタイミング・タスクの全てを
実行することである。

マイクロコンピュータ１０によって要求される可能性の
あるタイミング・タスクの例には、自動車エンジンの点
火および燃料噴射タイミング、電子カメラのシャッタの
タイミング等がある。本発明の好適な実施例は、タイマ
１５をマイクロコンピュータと関連させているが、説明
される原理はスタンド・アローン（ｓｔａｎｄ−ａｌｏ
ｎｅ　）型のタイマ・モジュールに対する関係をも含め
て、その他の関係に対しても容易に適用することが可能
である。

タイマ１５は、２つのクロック・ソースからのクロック
を基準として使用することができる。両方のクロック・
ソースは、タイマ・カウント・レジスタ＃１　（ＴＣＲ
ｌ＞とタイマ・カウント・レジスタ＃２　（ＴＣＰ２＞
とそれぞれ呼ぶフリー・ランニング（ｆｒｅｅ−ｒｕｎ
ｎｉｎｇ）カウンタ・レジスタの形態をとる。ＴＣＲｌ
は、マイクロコンピュータ１０のシステム・クロックと
関連する内部クロック・ソースによってクロックされる
。ＴＣＲ２は、ピンからマイクロコンピュータ１０に供
給される外部ソースまたは外部ソース・ピンに環われる
信号によってゲートされる内部ソースのいずれかによっ
てクロックされる。

この好適な実施例では、タイマ１５は１６個のタイマ「
チャンネル」を有し、これらの各々はそれ自身のピンを
有している。タイマ・イベン］〜の２つの基本的なタイ
プは、好適な実施例のシステムから理解されるようにマ
ツチ・イベントと捕捉イベントであφ。マツチン・イベ
ントは基本的に出力灘能でおり、捕捉イベントは基本的
に入力機能である。マツチ・イベントは、２つのタイマ
・カウント・レジスタの一方のカウント値が選択された
タイマ・チャンネルの一方のレジスタに記憶されている
値と所定の関係を有する場合に発生する。捕捉イベント
は、予め定義された遷移がタイマ・チャンネルと関連す
るピンにおいて検出され、タイマ・カウント・レジスタ
の１つの瞬時的なカウントの１捕捉」をそのタイマ・チ
ャンネルのレジスタにトリガする場合に発生する。種々
のタイマ・チャンネルの機能の詳細はさらに下記で説明
する。

ＣＰＵ１１は、「ホストＪ　ＣＰＵと呼７玉場合かめる
。これとの関連でタイマ１５は、ＣＰＵ１１に制御され
て動作し、このタイマ１５の一定のイニシャライセ′−
ジョンおよびその他の機能はＣＰＵ１１によって行われ
る。ホストＣＰＵは、この好適な実施例では、タイマ１
５と同様に同じ集積回路上に設けられているが、本発明
の原理を実行するためにこれか要求されている訳ではな
い。

タイマ１５の一定の機能は、１ＭＢ１２の信号と機能の
詳細を参照することによってのみ明確に理解することが
できる。したがって、下記の第１表はＴＭＢ１２のこれ
らの機能を要約している。

１ＭＢ１２は、周知のマイクロプロセッサおよび本発明
の譲受人から入手可能であるマイクロコンピュータのバ
スと多くの点で類似し、これとの関係で最もよく理解す
ることのできる。表にあける信号の方向はタイマ１５内
のそれらの機能に関連して定義される。

（以下余白） 刀 表 兎 表（続き） 信号名 呼び名 機 能 万−向 バス データ・ バス クロック メトロ ＤＤＲ２３ ＡＴＡＯ− ＡＴＡ１５ ＬＯＣＫ アドレス・バス バス・リイジング付１６ ピッ１〜・データ・バス レジスタ配置指示 マスク・システム・ クロック 有効なデータの宙ボ 入出力 入力 転送 サイズ アドレス 確認 データ 転送確認 バス・ エフ− 放棄と 再トライ 再トライ 停止 ＩＺＯ− ＩＺＩ ＡＣＫ ＴＡＣＫ ＥＲＲ ＲＴ ＥＴＲＹ ＡＬＴ 指示 転送バイト数 選択スレーブ・モジュ ールによってアサート バス・サイクルを終了 させるスレーブの応答 有効な応答がなければ バス・サイクルを終了 バス・マスタシップの 離脱を中断 バス・サイクルを終了 させサイクル再動作 異状状態によるＣＰＵ の停止指示 入力 出力 出力 入力 入力 表（続き） 信号名 呼び名 機 能 要求 挿入をＣＰＵに要求 確認 確認 マスク・ リセット Ｈ８丁Ｒ３Ｔ 割込要求　　　ＩＲＱＩ− レベル　　　　ＩＲＱ７ リセット 外部制御下での 「ハード」リセット ＣＰＵに優先順位 付き割込要求 割込 属性 ＩＡＲＢＯ−割込属性 ＩＡＲＢＩ　　　　識別線 オート ベクトル ＶＥＣ 割込確認サイクル中に オートベクトル機能を イネーブル 方−向 入ノノ 入力 入出力 ＊ 信号名 バス バス・ ロック テスト・ モード ＭＢ 粥 呼び名 ＲＯ− ＬＯＣＫ ＳＴＭＯＤ １１４ＢＴＥＳＴ 表（続き） 機 能 優先順位付き 現在のバス・マスクに バスの保持を認める 全てのモジュールで テスト・モードを イネーブル 線をテストするために 方−血 入力 入力 「方向」の欄でアスタリスク（＊）を付けた■ＭＢの信
号は、タイマ１５によって使用されない。

以下で説明するように、タイマ１５はＩ　Ｍ　Ｂに対し
てスレーブ・オンリ・インターフェースを有し、したが
って一定の信号を使用することを要求しない。

マイクロコンピュータ１０のその他の一定の機能は、同
時係属中の米国特許出願箱１１５，４７９号の主題であ
る。そこで特許の請求をしている発明は、好適な実施例
の共通な関係を除いて、本発明とは関係がない。

ＣＰＵ１１から見れば、タイマ１５はＣＰＵ１１のメモ
リマツプ内の多数のロケーションとして存在している。

すなわち、ＣＰＵ１１は、これらのメモリ・ロケーショ
ンに位置しているタイマ・レジスタに読出し、書込みを
行うことによって、排仙的ではないが、主としてタイマ
１５と相互作用を行う。第２Ａ図および第２Ｂ図は、タ
イマ・レジスタのロケーションと名称を示す。アドレス
は１６進の形で示され、ファンクション・コード・ビッ
トは２進の形で示されている。これらのレジスタのいく
つかは下記でさらに詳しく説明するが、以下の説明はそ
の各々の機能を要約している。

なあ、下記の簡単な説明は、ホストＣＰＵの立場から見
たものである。タイマ１５による種々のタイマ・レジス
タに対するアクセスは、下記の説明に含まれていない。

本発明に関連のある部分の詳細は後に説明する。

ＣＰＵ１１のスーパバイザ・アドレス・スペース内に専
ら存在するモジュール・コンフィギユレーション・レジ
スタ（ファンクション・コード・ビット１０１によって
示される）は、タイマ１５に一定の属性を規定する６ビ
ツト領域を有している。これらの属性は、割込みアービ
トレイションＩＤ、一定の他のレジスタのスーパーバイ
ザ／ゴザ・アドレス空間ロケーション、停止条件フラグ
、停止制御ビット、ＴＣＰ２ソース制御ビット、エミュ
ーレーション・モード制御ビット、ＴＣＲ１プリスケー
ラ（ｐｒｅ−ｓｃａｌｅｒ）制御ビット、およびＴＣＰ
２プリスケーラ制御ビットである。

モジュール・テスト・レジスタは、本発明と関係しない
タイマ１５のテスト・モードの局面を制御するビット領
域を有している。

開発支援制御レジスタは、タイマ１５とＣＰＵ１１の開
発支援機能との相互作用を決定する多数のビット領域を
有している。同様に、開発支援ステータス・レジスタは
、これらの開発支援機能に対してタイマ１５のステータ
スとのみ関連している。これらの機能は、本発明とは関
係していない。

ＣＰＵ１１の開発支援機能の詳細は、上述の米国特許出
願箱１１５，４７９号に開示されている。

割込みレジスタは、２つのピッｌ−領域を有し、ＣＰＵ
１１に対してタイマ１５によって発生される２つの割込
み機能を決める。一方の領域は、タイマ１５によって発
生される全ての割込みに対する割込みベクトルの最上位
４ビツトを規定する。

他方のビット領域は、タイマ１５によって発生される全
ての割込みに対する優先順位を規定する。

このビット領域をタイマ１５からの全ての割込みを不能
にするようにセットし、タイマ１５からの割込みがＣＰ
Ｕ１１に対して最高の優先順位となるようにこのビット
領域をセットし、すなわちノンマスカブル割込、かつこ
のビット領域をこれらの両極端の間の種々のレベルに設
定することが可能である。周知のように、割込み優先権
は、ＣＰＵ１１によって使用され、他の割込みソースに
対してタイマ割込みの相対的な優先権を決める。

位相割込みイネーブル・レジスタは、１６個の１ビツト
の領域を有し、１つの領域はタイマ１５の１６個の「チ
ャンネル」の各々に対応する。各ビット領域は、その状
態によって、このビット領域と関連するチャンネルに対
するサービスを行いながら、タイマ１５のサービス・プ
ロセッサによる割込みの発生を可能または不能にする（
以下の第３図の議論を参照のこと）。

４つのチャンネル・プリミティブ選択レジスタは、１６
個の４ビツト領域を有し、タイマ１５内のサービス・プ
ロセッサが特定のチャンネルに対してサービスを行って
いる場合、１６個の可能なプリミティブまたはタイマ・
プログラムのいずれがこのサービス・プロセッサによっ
て実行されるべきであるかを決定する。１６個のビット
領域の各々は、１６個のタイマ・チャンネルの１つと連
動する。１つの領域内の４ビツトは、プロセッサがその
領域と関連するチャンネルに対してサービスを開始する
場合、サービス・プロセッサ内の制御用記憶装置に供給
されるアドレスの一部として使用される。そのアドレス
に応答して、制御用記憶装置に戻されるデータは、この
チャンネルをサービスしている間に実行されるべきプリ
ミティブに対するエントリ・ポイントまたは開始アドレ
スとして使用される。サービス・プロセラ丈の制御用記
憶装置は、１６個のチャンネルの各々に対して最高１６
個の異なったプリミティブと最高１６個のエントリ・ポ
イント（合計２５６個のエントリ・ポイント）を有する
ことができる。この制御用記憶装置の仝休のサイズは固
定されているが、プリミティブ・コードとエントリ・ポ
イントの間の割当ては変化してもよい。即ち、合計２５
６個未満のエントリ・ポイントのロケーションを使用し
、より多くのプリミティブ・コードを含むように、「余
分の」記憶能力を使用することが可能である。

２つのホスト・シーケンス・レジスタは、モジュール・
コンフィギユレーション・レジスタのビット領域の１つ
に応じて、ＣＰＵ１１のスーパーバイザまたは非制限ア
ドレス空間のいずれに存在してもよい。これは、ファン
クション・コード・ビットＸＯ１によって示され、ここ
で、Ｘはモジュール・］ンフィギュレーション・レジス
タの５ＵＰＶヒツトによって決まる。ホスト・シーケン
ス・レジスタは１６個の２ビツト領域から構成され、そ
れらの各１個は、１６個のタイマ・チャンネルの各々に
対応する。ホスト・シーケンスのビット領域は、ブラン
チ条件としてサービス・プロセッサに対して実行される
プリミティブによって使用されるものであるが、必ずし
もこれによって使用されなくてもよい。すなわち、２つ
のホスト・シーケンス・ビットの状態によって、プリミ
ティブ内の命令の流れを変更することが可能である。

２つのホスト・サービス・リクエスト・レジスタは、１
６個の２ビツト領域から構成され、それらの各１個は、
各タイマ・チャンネルに対応する。

特定のヒツト領域に書き込みを行うことによって、ホス
トＣＰＵは、タイマ１５のサービス・プロセッサによる
サービスを受けるタイマ・チャンネルの全てに対するス
ケジュールを立てることができる。各チャンネルは、ホ
スト・サービス・リクエスト・レジスタの１つに２ビツ
トを有しているので、チャンネル当たり４つの可能な値
が存在する。

各チャンネルに対して要求することのできる３つの異な
った１タイプ」のサービスがおり、これらは４つの可能
な値のうちの３つに対応する。４番目の値は、ホストの
要求するサービスがスケジュールされないことを示す。

ホストの行うサービスに対する要求を示す３つの値は、
上述したプリミティブ選択ビットと同じ形で使用される
。ホスト・サービス・リクエスト・ビットは、エントリ
・ポイント・アドレスを得るために直接使用されないが
、他のチャンネルの条件ビットと一緒に符号化される。

２つのチャンネル優先レジスタは、１６個の２ビツト領
域から構成され、各１個は各チャンネルに対応する。各
ビット領域は、その関連するチャンネルに対し４つの可
能な優先順位の１つを特定する。この優先順位は、いく
つかの競合するチャンネルのいずれが最初にサービスを
受けるかを決めるため、タイマ１５のサービス・プロセ
ッサ内のスケジューラによって使用される。４つの可能
な優先順位には、不能、低位、中位および高位がある。

サービス・スケジューラは、優先順位の低いチャンネル
でも一定の時間がたてばサービスを受けられることを保
証するような方法でサービス・プロセッサの資源を割り
当てる。チャンネルの各々は、使用可能な優先順位のい
ずれに対しても割当可能でおり、１６チヤンネルに対し
てどのような組み合わせの優先順位を行うことも可能で
ある。

位相割込み状況レジスタは、１６チヤンネルの各々に対
して１ビツトを有し、上で論じた位相割込みイネーブル
・レジスタと関連する。サービス・プロセッサが特定の
チャンネルにサービスを行っている間に、割込みを発生
させるべきであると決定すると、そのチャンネルに対応
する位相割込み状況レジスタのビットは、アサートされ
る。もし位相割込みイネーブル・レジスタの対応するビ
ットがアサートされると、割込みが発生する。もしそう
でなければ、ステータス・ビットはアサトされたままで
あるが、ホストＣＰＵに対して割込みは発生しない。

リンク・レジスタは、１６個のタイマ・チャンネルの各
々に対して、１ビツトを有する。各ビットは、特定のタ
イプのサービスに対する要求、リンク・サービスに対す
る要求が、対応するチＶンネルに対するサービス要求を
行うため、アサートされていることを示す。

サービス許可ラッチ・レジスタは、１６個の１ピツ１〜
領域を有する。各タイマ・チャンネルは、これらの領域
の１つと関連する。アサートされると、このサービス許
可ラッチ・レジスタの１つのビットは、関連するチャン
ネルがサービス・プロセッサによるサービスを行うため
に「タイム・スロット」が与えられたことを示す。この
レジスタのビットは、サービス・プロセッサの資源を割
り当てる過程で、サービス・プロセッサ内のスケジュー
ラによって使用される。

復帰化チャンネル数レジスタは、各タイマ・チャンネル
に対して、１ビツト領域を有し、これがアサートされる
と、サービス・プロセッサが新しいチャンネルに対して
サービスを開始した場合、それは復号チャンネル数レジ
スタで示されたチャンネルに対するサービスを行ったこ
とを示す。このチャンネルに対する見出しは、たとえ実
行中のプリミティブがサービス・プロセッサによって実
際に制御されているチャンネルの見出しを変更する１チ
ヤンネル変更」機能を実行しても、一定のままである。

小ストＣＰＵから見た場合、タイマ１５の残りのメモリ
・マツプは多数のチャンネル・パラメータ・レジスタに
よって構成される。１６個のタイマ・チャンネルの各々
は、これに対して専用化された６個のパラメータ・レジ
スタを有する。以下で詳細に説明するようにこれらのパ
ラメータ・レジスタは、これを介してホストＣＰＵとタ
イマ１５とが相互に情報を提供する共有のワーク・スペ
ースとして使用される。

第３図は、マイクロコンピュータ１０の残りの部分から
分離された状態のタイマ１５を示す。タイマ１５の主要
な機能部品は、サービス・プロセッサ２０．ＣＨＯ−Ｃ
Ｈ１５とも名付けられている１６個のタイマ・チャンネ
ル２１ａ−２’ｌｐ、およびバス・インターフェース装
置（ＢＩＵ）２２によって構成されると考えてもよい。

各タイマ・チャンネルはマイクロコンピュータ１０の１
つのピンに接続される。チャンネルＯは、ピンＴＰＯに
接続され、チャンネル１はピンＴＰ１に接続される等々
である。マイクロコンピュータでは一般的であるように
、これらのピンの各々は、タイマ１５とマイクロコンピ
ュータ１０のその仙の機能との間で「共有される」こと
が可能であるが、ここで説明する好適な実施例では、そ
のような構成になっていない。

サービス・プロセッサ２０とチャンネル２１ａ２１ｐと
の間の相互接続は、サービス・バス２３、イベント・レ
ジスタ（ＥＲ）バス２４タイマ・カウント・レジスタ＃
１　（ＴＣＲｌ）バス２５、タイマ・カウンタ・レジス
タ＃２　（ＴＣＰ２＞バス２６および多数の種々の制御
および状態線２７によって構成される。サービス・バス
２３は、サビス・プロセッサ２０のサービスを要求する
ためチャンネル２１ａ−２１’ｌ）によって使用される
。

ＥＲババス４は、各チャンネル内のイベント・レジスタ
の内容をサービス・プロセッサ２０に供給し、これらの
レジスタをサービス・プロセッサ２０からロードするた
めに使用される。２つのＴＣＰバスは、サービス・プロ
セッサ２０内に位置している２つのタイマ・カウント・
レジスタの現在の内容をチャンネル２１ａ−２１ｔ）に
伝達するために使用される。

ＢＩＵ２２は、ＩＭＢ１２とサービス・プロセッサ２０
との間のインターフェースとして機能する。このような
バス・インターフェースの詳細は、本発明と関係するも
のではなく、技術上周知のものである。好適な実施例で
は、ＢＩＵ２２は［スレーブ・オンリー」のインターフ
ェースでおる。

すなわち、タイマ１５はＩＭＢ１２を介して、転送され
る情報を受信してもよいが、１ＭＢ１２上に転送を開始
することはできない。

以下で詳細に説明するように、サービス・プロセッサ２
０は制御用記憶装置を有する。この制御用記憶装置は、
サービス・プロセツナ２０によって実行される命令を有
するリード・オンリー・メモリ装置から構成される。好
適な実施例では、これはマスク・プログラマブルＲＯＭ
として提供される。当業者にとって明らかなように、こ
のような制御用記憶装置は、問題となる制御用記憶装置
に対してプログラムされるべきラフ１〜ウエアの開発を
行う。この問題に対処するため、エミュレション・イン
ターフェース１７は、サービス・プロセッサ２０をメモ
リ１４に結合する。すなわち、サービス・プロセッサ２
０は制御用記憶装置に記憶されている命令の替わりに、
メモリ１４に記憶されている命令を実行することができ
る。好適な実施例では、メモリ１４はランダム・アクセ
ス・メモリ（ＲＡ　Ｍ　）のような書き変え可能なメモ
リである。エミュレーション・インターフェース１７は
、ユーザーがサービス・プロセッサ２０に対してプリミ
ティブを書込み、実行し、変更することを可能にする目
的のため機能する。−度完全にデバッグされると、これ
らのプリミティブは制御用記憶装置の別のバージョンに
組み込まれることができる。

ＴＣＰ２でカウントされる基準となる外部タイミング・
ソースは、サービス・プロセッサ２０に結合される。上
述したモジュール・コンフィギユレーション・レジスタ
のビットは、ＴＣＰ２がこの外部タイミング・ソースに
よってクロックされるかまたは内部タイミング基準によ
ってクロックされるかを制御する。

一般的にサービス・プロセッサ２０は、主としてＥＲバ
バス４と制御線２７を使用して、チャンネル２１ａ−２
１１）を形成し、所定のタイミング・タスクを実行する
。チャンネル２１ａ−２１１）は、命令通りにこれらの
タスクを実行し、時々、サービス・プロセッサ２０にサ
ービスを要求することによって、イベントなどの発生を
サービス・プロセッサ２０に知らせる。サービス・プロ
セッサ２０は、もしそれが存在すれば、特定のチャンネ
ルからのサービス要求に応答して、そのサービスを開始
するためにどのようなアクションを取るべきかを決定す
る。サービス・プロセッサ２０は、次に、そのホストＣ
ＰＵ　（この場合、ＣＰＵ１１　）にしたがって、以下
で更に詳しく説明するように、実行するべきタイミング
機能を識別すると共に一定のその他のサービスを行う。

サービス・プロセッサ２０は、またホストＣＰＵに対す
る割込み要求を独占的に発生する。好適な実施例では、
この機能はサービス・プロセッサ２０の制御用記憶装置
にあるプログラムによって制御される。

丁ＣＲ１バスおよびＴ　ＣＲ，２バスは、１６個のチャ
ンネルの各々に対して連続的に使用可能でおり、各々の
タイマ・カウンタ・レジスタの新しい内容と共に所定の
スケジュールで更新される。同様に、１６個のチャンネ
ルの各々は、いつでもサービス・バス２３を介してサー
ビス要求をアサートすることができる。しかし、ＥＲバ
バス４と制御および状態線２７に関して、サービス・プ
ロツセサ２０は、おる１つの時点において１６個のチャ
ンネルの１つのみと通信を行う。ＥＲババス４を介して
行われるイベント・レジスタの読み出しおよびこれに対
する書き込みと制御および状態線２７上の種々の制御お
よび状態信号はサービス・プロツセサ２０によってその
時サービスが行われているその１つのチャンネルに対し
てのみ有効でおる。必要な範囲に対して、各チャンネル
は制御線２７によってこれに与えられた制御情報をラッ
チし、サービス・プロセッサが他のチャンネルに対して
サービスを行っている間これを保持する。

サービス・バス２３を介してチャンネルによって行われ
るサービスに対する要求に加えて、サービス・プロツセ
サ２０は、ホストＣＰＵによって行われるサービス要求
に対応する。上述したホスト・サービス要求レジスタに
適当な値を書き込むことによって、ホストＣＰＵは全て
の特定のチャンネルに対するサービスのスケジュール化
を開始することができる。更に、サービス・プロセッサ
２０は、それ自身、以下詳細に説明するリンク・サービ
ス要求機構を介してこのようなスケジュール化を行なう
こともできる。

第４Ａないし第４Ｄ図は、第４Ｅ図に示すような相互関
係を有するが、タイマ１５の詳細な構成を示す。一般的
に、第４Ａ図はサービス・プロセッサ２０（第３図）の
マイクロエンジンを示し、第４Ｂ図は、サービス・プロ
ツセサ２０の実行ユニットを示し、第４Ｃ図はタイマ・
チャンネルのハードウェアと装置の残りの部分に対する
相互接続を示し、第４Ｄ図はバス・インターフェース、
レジスタおよびサービスのスケジューラを示す。

先ず第４Ａ図を参照して、マイクロエンジンの主要な機
能要素は、優先エンコーダ３０、インクリメンタ３１、
リターン・アドレス・レジスタ３２、マルチプレクサ３
３、マルチプレクサ・コントロール３４、マイクロプロ
グラム・カウンタ３５、ＲＯＭ　ｆ！ＩＪ御記憶３６、
マルチプレクサ３７、マイクロ命令レジスタ３８、マイ
クロ命令デコーダ３９、マルチプレクサ４０、ブランチ
ＰＬＡ４１および複数のフラグ・レジスタ４２によって
構成される。一般的に、複数の可能なソースの中からマ
ルチプレクサ３３によって選択されたマイクロ命令アド
レスは、マイクロプログラム・カウンタ３５にロードさ
れ、次にＲＯＭ制御記憶３６に供給される。このアドレ
スによって選択されたマイクロ命令は、ＲＯＭ制御記憶
３６によってマルチプレクサ３７を介してマイクロ命令
レジスタ３８に供給される。デコーダ３９は、次にマイ
クロ命令レジスタ３８の内容を復号し、必要に応じてサ
ービス・プロツセザ全体に制御信号を与える。

マイクロ命令デコーダ３９は、単一の装置として図示さ
れ、これからの制御信号がタイマの残り全体に対して供
給されるが、当業者はこの手順を変更することが有利で
おるかもしれないことを理邂するであろう。マイクロ命
令レジスタ３８から出力されるビット数は、デコード・
ロジック３９から出力される制御信号の数よりも少ない
ので、マイクロ命令レジスタ３８からの出力をタイマ全
体に分配することが有利であるとともに、さまざまな位
置に配置された複数のデコーダを設けることが有利とな
る。信号のルートを節約することとデコード論理を複製
することとの二者択一関係は、複雑な設計上の決断であ
り、これはケースバイケースで行わなければならない。

上で論じたエミュレーション・インターフェース（第１
図および第３図において参照番＠１７）はこれらの図で
は、■ミュレーション線５０．メモリ・サイクル・スタ
ート線５１、マイクロ命令アドレス線５２およびマイク
ロ命令線５３によって構成される。エミュレーション線
５０の信号の状態によって命令され、エミュレーション
・モードが動作すると、ＲＡＭは線５２上のアドレスに
応答して線５３上にマイクロ命令を導出する。７ルヂプ
レクサ３７は、これらのマイクロ命令をＲＯＭ制御記憶
３６によって供給されたマイクロ命令の代わりに選択し
て、ＲＡＭから導出されたマイクロ命令をマイクロ命令
レジスタ３８に供給する。エミュレーション線５０の状
態は、モジュール・コンフィギユレーション・レジスタ
内のエミュレーション・モード制御ビットによって制御
され、したがって、ホストＣＰＵの制御下にある。

メモリ・サイクル・スタート信号は、単にシステム・ク
ロックから導き出されるタイミング信号である。

本発明を実現するのに必要な程度に第４Ａ図に示すマイ
クロエンジンの詳細な特徴と動作を理解できるよう、第
４Ａ図は、以下で更に十分な説明が行なわれる。

第４Ｂ図には、サービス・プロセッサの実行ユツトが描
かれている。この実行ユニットは、２個の１６ビツト双
方向バス、すなわちＡバス６０とＢバス６１を有する。

イベント・レジスタ転送レジスタ６３はＡバス６０に対
し双方向に接続ざれる。同（薬に、タイマ・カウント・
レジスタ＃１６４とタイマ・カウンタ・レジスタ＃２６
５は、Ａバス６０に対し双方向に接続される。デクリメ
ンタ６６は、Ａバス６０に対し双方向に接続される。更
に、デクリメンタ６６は、デクリメンタ・コントローラ
６７から制御入力を受けとり、線６８を介して第４Ａ図
のマルチプレクサ・コントローラ３４とマイクロプログ
ラム・カウンタ３５に出力を供給する。シフト・レジス
タ６９はＡバス６０に対し双方向に接続され、かつＢバ
ス６１に出力を与えるように接続される。シフト・レジ
スタ６９は、シフタ７０から入力を受取るように接続さ
れる。シフタ７０は、Ａバス６０に対し双方向に接続さ
れる。

シフタ７０は、また演算ユニツｌ〜（ＡＵ＞７１からの
入力を受取るように接続される。ＡＵ７１は、２つの入
力ラッチＡ１ｎ７２とＢ　＋　ｎ７３から入力を受取る
。ラッチ７２と７３は、Ａバス６０とＢバス６１からそ
れぞれ入力を受取るように接続される。ＡＵ７１は、ブ
ランチＰＬＡ４１に多数のコンデイション・コード出力
を与える。

汎用アキュムレータ（Ａ）７４は、Ａバス６０に対し双
方向に接続されると共にＢバス６１に出力を与えるよう
に接続される。パラメータ・プリロード（ｐｒｅ−１ｏ
ａｄ　）レジスタ７５は、Ａバス６０に対し双方向に接
続されると共にＢバス６１に出力を与えるように接続さ
れる。更に、このパラメタ・プリロード・レジスタ７５
は、線７６によって第４Ｃ図のチャネル制御ハードウェ
アに出力を与えるように接続される。レジスタ７５は、
またマルチプレクサ７７に対し双方向に接続される。

データ人出力バッファ（ＤＩＯＢ）レジスタ７８は、Ａ
バス６０に対し双方向に接続されると共にＢバス６１に
出力を与えるように接続される。

ＤＩＯＢ７８は、またマルチプレクサ７７に対し双方向
に接続される。更に、ＤＩＯＢ７８は、マルチプレクサ
７９に出力を与えるように接続される。マルチプレクサ
７９は、パラメータＲＡＭアドレス・レジスタ８０に出
力を与えるように接続される。

マルチプレクサ８５は、Ａバス６０からの入力と線８６
からの入力を受は取るが、この入力は第４Ｄ図のサービ
ス・スケジューラに源を発する。

マルチプレクサ８５の出力は、チャンネル・レジスタ８
７に入力として与えられる。チャンネル・レジスタ８７
は線２０１によってＡバス６０に出力を与えると共に線
８９によって第４Ｃ図のチャンネル制御ハードウェアに
出力を与えるように接続される。チャンネル・レジスタ
８７の内容によって、種々の制御信号とＥＲババスサイ
クルが、第４Ｃ図に示すチャンネル制御ハードウェアに
おいて、現在サービスを受けている特定のチャンネルの
方向に適切に方向づけられる。図示の装置にはサービス
プログラムあるいはプリミティブの実行中にそのチャン
ネルの見出しを変更する能力があるため、チャンネル・
レジスタ８７の内容は、第２Ａ図および第２Ｂ図と関連
して上で説明した復号されたチャンネル・ナンバ・レジ
スタの内容と必ずしも対応しない。後者のレジスタは現
在実行しているプリミティブが開始されたチャンネルの
見出しを含み、一方チヤンネル・レジスタ８７は現在制
御信号が与えられているチャンネルの見出しを含む。こ
の区別が本発明の理解にとって重要でおる範囲において
、下記でさらに完全に説明される。

リンク・レジスタ８８はＡパス６０から入力を受は取り
、デコーダ８９に出力を与えるように接続される。リン
ク・レジスタ８８の４ビツトはデコーダ８９によって復
号され、１６ビツトを発生するが、これらの各々はタイ
マ・チャンネルの１つと関連している。これらの１６ビ
ツトは線９０によって第４Ａ図のブランチＰＬＡ４１と
第４Ｄ図のサービス・スケジューラに接続される。リン
ク・レジスタ８８は、サービス・プロセッサがリンク・
レジスタ８８に所望のチャンネルの見出しを書込むだけ
で、マイクロ命令によって制御されている全てのチャン
ネルに対するサービスのスケジュールを作成することの
できる手段を提供する。

リンク・レジスタ８８は、第２Ａ図と第２Ｂ図に関して
上述したリンク・レジスタとは別のものである。リンク
・レジスタ８８は、レジスタの見出しを有し、これに対
し、もしあるとすればサービス・プロセッサによってリ
ンク・サービス要求かそのとき行われる。第２Δ図およ
び第２Ｂ図に関連して上述したリンク・レジスタは、リ
ンク・サービス要求が行われたということを示し、まだ
これに対する応答が行われていないことを示す各チャン
ネルに対するフラグ・ピッ１〜を有しているにすぎない
。

本発明を実現するのに必要な程度に第４Ｂ図に示す実行
ユニットの詳細な特徴と動作を理解できるよう、第４Ｂ
図は、以下で更に十分な説明が行なわれる。

第４Ｃ図は、チャンネル・ハードウェアか示されている
。１つのチャンネルの詳細な構成要素が図示され、第５
図を参照して以下で説明される。

タイマの残りの部分から見れば、チャンネル・ハトウェ
アは、ここではＥＲ〇−ＥＲｌ　５の符号が付けられて
いる１６個のイベント・レジスタ、１６個のデコーダ１
００内の１つおよび制御ロジツク１０１のブロックによ
って構成されているように見える。ＴＣＰバスの各々は
、１６個のイベント・レジスタの各々に接続される。Ｅ
ＲＴレジスタ６３（第４Ｂ図）と双方向の通信を行うＥ
Ｒババスデコーダ１００に接続される。この手段によっ
て、イベント・レジスタのいずれか１つと第４Ｂ図に示
す実行ユニットとの間で値を転送することができる。明
らかなように、タイマ・カウント値は、実行ユニットか
らイベント・レジスタに転送されてマツチ・イベン１〜
を設定し、捕捉イベントに応答してイベント・レジスタ
から実行ユニットに転送される。

チャンネル・レジスタ８７（第４Ｂ図）からの線８９は
、ロジック１０１を制御するために接続され、これに対
して現在サービスを受けているチャンネルを示す。制御
ロジック１０１は、またマイクロ命令デコーダ３９（第
４Ａ図〉から直接またはマルチプレクサ１０２を介して
複数の入力を受ける。更に、制御ロジック１０１はブラ
ンチＰＬＡ４１（第４Ａ図）に出ツクを与える。最後に
、サービス・バス１０５は、制御ロジック１０１に対し
て種々のチャンネルから第４Ｄ図のスケジューラにサー
ビス要求を伝達する手段を設ける。再び、チャンネル・
ハードウェアの機能は以下で詳細に説明される。

第４Ｄ図は、タイマのホスト・インターフニス部を示す
。上で示されたように、ＢＩＵ２２はＩＭＢに対して必
要な従属専用のインターフェースを提供し、ホストＣＰ
Ｕがタイマのレジスタをアクセスすることを可能にする
。ＢＩＵ２２は、ＲＡＭバス１１０に対し双方向に接続
されパラメータＲＡＭアドレス・バス１１１に出力を与
えるように接続される。第４Ｄ図に示された装置の残り
の部分は、スケジューラ１１２、システム・レジスタ１
１３、パラメータＲＡＭ１１４、プリミティブ選択レジ
スタ１１５およびホスト・サービス要求レジスタ１１６
によって構成され、これらは全てＲＡＭバス１１０と双
方向に接続される。

スケジューラ１１２は、１６個のタイマ・チャンネルを
サービス・プロセッサの資源に割当てる手段によって構
成される。図示のように、２個のチャンネル優先レジス
タ、リンク・レジスタ、復号化チャンネル数レジスタお
よびサービス許可ラッチ・レジスタ（すべて第２Ａ図と
第２Ｂ図を参照して上述された）は、スケジューラ１１
２内に存在すると考えてよく、全てＲＡ　Ｍバス１１０
と双方向に接続される。

スケジューラ１１２は、マイクロ命令デコーダ３９から
１ビツトの入力を受取り、これは特定のチャンネルに対
するサービスが終了したことを示す。これはスケジュー
ラ１１２が保留中のいずれのサービス要求を次に実行す
るかを決定するプロセスが起動される。スケジューラ１
１２は、またマイクロ命令デコーダ３９に１ビツトの出
力を与え、いずれのチャンネルに対しても現在サービス
のスケジュールが立てられていないことを示し、これは
また「アイドル」状態と呼ばれる。

スケジューラ１１２は、４８ピツ１へによって構成され
るリーービス・バス１２０から入力を受けとるか、これ
は線１０５からの１６ビツト、線９０を経由するデコー
ダ゛８９からの１６ビツ１〜およびホスト・サービス要
求レジスタ１１６からの１６ビツトを結合することによ
って形成される。これらの４８ビツトは、チャンネル・
ハードウェア自身か現在サービスを要求しているチャン
ネル、リンク・レジスタ８８によって現在サービスが要
求されているチャンネルおよびホストサービス要求レジ
スタ１１６によってサービスが要求されているチャンネ
ルをそれぞれボす。スケジューラ１１２はこれらの入力
を受入れ、チャンネル優先レジスタの値によって示され
るように、サービスが要求されているチャンネルの相対
的優先順位を検関し、いずれのチャンネルが次にサービ
スされるべきかを決める。選択されたチャンネルの４ビ
ツトの指定信号が、線８６を介してマルチプレクサ８５
、プリミティブ選択レジスタ１１５、およびホスト・サ
ービス要求レジスタ１１６に出力される。

上述したように、各チャンネルは、優先レジスタ内で対
応するビットによって割当てられた４つの優先順位の１
つを有している。サービスに対する要求か保留になって
いるチャンネルにスケジュールをたてるスケジューラ１
１２の計画は、低い優先順位のチャンネルでも最終的に
はサービスが受けられることを保証している。この特徴
は、他の機能をサービスするために必要とされる時間に
対して、いかなるタイミング機能も全く失われないこと
を保証するために重要である。同じ優先順位のチャンネ
ルの間では、スケジューラ１１２はサービスを順繰りに
割当てる。

スケジューラ１１２がサービスを行う新しいチャンネル
を選択する各状況（Ｖなわち少なくとも１つのサービス
要求が保留中で市って現在いずれのチャンネルもサービ
スされていない）はタイム・スロット境界と呼ばれる。

スケジューラ１１２によって使用される訓画は、各７つ
の使用可能なタイム・スロットの内４つを高位の優先順
位に設定されたチャンネルに割当てられ、７つの内２つ
が中位の優先順位に設定されたチャンネルに割当てられ
、７つの内１つが低位の優先順位のチャンネルに割当て
られる。使用されている特定のシーケンスは、高位、中
位、高位、低位、高位、中位、高位である。もしタイム
・スロット境界において該当する優先順位のチャンネル
に保留中のサービス要求かなければ、スケジューラ１１
２は下記の計画に従って次の優先順位に進む。高位−中
位低位、中位−高位−低位および低位−高位−中位。

スケジューラ１１２中には、各チャンネルに対するサー
ビス要求ラッチがあり、これはいずれのタイプのサービ
ス要求がそのチャンネルに対して保留された場合でも必
らずセットされる。このラッチは、タイム・スロットが
そのチャンネルに対し割当てられた場合、スケジューラ
１１２によってクリアされ、サービスが終了するまで再
び７４ノ一一トされることはない。これは、スロット間
にアイドル状態が無く他のチャンネルがベンディングの
サービス要求を有しているならば、いずれのチャンネル
も２つの連続したタイム・スロットに割当てられないこ
とを意味する。

同じ優先順位のチャンネルの場合、いずれかのチャンネ
ルが２度サービスを受ける前に、スケジューラ１１２は
、サービスを要求する全てのチャンネルにサービスが受
けられることを保証する。

同じ優先順位のチャンネルのグループでは、番号の一番
低いチャンネルが最初にサービスを受ける。

勿論、限定された処理資源へのアクセスの要求が競合す
る場合の優先権の割当て計画は、周知のものでありこれ
は幅広く変化する。多くの他のこのような計画が今ここ
で述べた計画に代替することが可能である。ここで開示
した計画は、タイマ・システムにとっては有利なもので
あると信じられるが、その理由は、こらが優先順位の最
も低い要求に対してさえサービスを保証するからである
。

パラメータＲＡＭ１１４は、１６１固のタイマ・チャン
ネルの各々に対して各１６ビツ１〜幅の６個のパラメー
タ・レジスタによって構成され、合計１９２バイトのＲ
Ａ　Ｍを有する。パラメータＲＡＭ１１４は、ボス１〜
ＣＰＵとサービス・プロセッサの両方がその中で読出し
および書込みを行うことができるという意味で１デユア
ル・アクセス」であるが、これらの内の１つじが一時に
アクセスすることができない。アドレス・マルチプレク
サ１２２とデータ・マルチプレクサ１２３は、サビス・
プロセッサとホストＣＰＵのいずれがアクセスを行うか
を選択する。ここで図示していない属性ロジックが実際
にはいずれのバス・マスクがアクセス可能かを決定する
。アドレス・マルチプレクサ１２２は、アドレス・レジ
スタ８０がらおよびパラメータＲＡＭアドレス・バス１
１１を介してＢＩＵ２２からアドレスを受取るために接
続される。データ・マルチプレクサ１２３は、ＲＡＮ４
バス１１０とマルチプレクサ７７に対し双方向に接続さ
れる。パラメータＲＡＭ１１４にアクセスするために、
サービス・プロセッサがアドレスを発生する方法は、以
下で本発明に関係する程度に詳しく説明する。しかし、
アドレスはチャンネル・レジスタ８７（第４Ｂ図参照）
の現在の内容を直接基礎としておるいはオフセット値を
加えることによって変更された内容にもとずいて発生で
きることに留意する必要がある。これらのアドレシンク
・モードは、その中でパラメータＲＡＭのアドレスが現
在のチャンネルに関連して特定されるが、サービス・プ
ロセッサによる実行を意図するプリミティブを作成する
際に極めて大きなフレキシビリイテイを提供する。

パラメータＲＡＭ１１４の設計に際して他の重要な面と
して、干渉性の問題がある。もしホストＣＰＵが、例え
ば、チャンネルＯによって使用するためパラメータＲＡ
Ｍ１１４に幾つかのパラメータを書込んでいるプロセス
にあれば、全てではないが若干のパラメータが書き込ま
れた後、サービス・プロセッサによって実行されたサー
ビス・ルーチンはこれらのパラメータを使用できないこ
とということが大切である。マルチ・バイトでは、逆の
方向、すなわち、サービス・プロセッサからホストＣＰ
（Ｊに転送されているパラメータに同様の問題が存在す
る。干渉性の問題を処理する方法には、技術上周知の多
くの異なった方法がある。

完全を期するため、好適な実施例で使用される干渉性に
対応する計画を以下で要約して説明する。

パラメータＲＡＭ１１４を構成する１６ビツト・ワード
の１つ、この場合、チャンネルＯのパラメータ・レジス
タ５と指定されたワード（第２Ｂ図参照）は、干渉デー
タ制御レジスタ（ＣＤＣ：ｃｏｈｅｒｅｎｔ　ｄａｔａ
　ｃｏｎｔｒｏｌ　）として使用されるように指定され
る。このレジスタのビット１５はセマフォ・ビット（ｓ
ｅｍａｐｈｏｒｅ　ｂｉｔ）として使用される。

サービス・プロセッサまたはホストＣＰＵのいずれかが
パラメータＲＡＭ１１４にアクセスすることを希望する
場合、このセマフｔ・ビットが先ずチエツクされ、もし
これかセットされているならば、セマフォ・ビットがク
リアされるまで、干渉データ（ｃｏｈｅｒｅｎｔ　ｄａ
ｔａ）の転送に使用されるこれらのロケーションに対す
るアクセスは保留される。

可能なバス・マスクの１つが干渉転送（ｃｏｈｅｒｅｎ
ｔｔｒａｎｓｔｅｒ）を行うことを希望すれば、これは
先ずセマフォ・ビットをセットし、次にこの転送を実行
し、次にこのセマフトビットをクリアする。

この剖画が実行されることを知るため、ホストＣＰＵと
サービス・プロセッサとの両方によって実行されるプロ
グラムを書くことはプログラマに委ねられている。

ビット１４は、３つまたは４つのパラメータ（各１６ビ
ツト）が干渉的に転送されるべきであることを指示する
モード・ビットである。もし３つのパラメータが転送さ
れるべきであれば、チャンネル１のパラメータ・レジス
タＯ−２として指定されたワードが保護されたロケーシ
ョンとして使用される。もし４つのパラメータが転送さ
れるべきであれば、チャンネル１のパラメータ・レジス
タ３がまた使用される。

好適な実施例で使用される干渉性に対する計画のこれ以
上の詳細はここでは重要でないが、その理由は、その問
題とその可能な解決法の多くが、当業者にとって周知の
もでおるからである。

プリミティブ選択レジスタ１１５は、上述した４個のチ
ャンネル・プリミティブ選択レジスタによって構成され
る。これらのレジスタは、ＲＡＭバス１１０に対し双方
向に接続され、また線８６からサービスを受けているチ
ャンネルを示す入力を受ける。チャンネル・プリミティ
ブ選択レジスタの出力は、マイクロエンジンのプリミテ
ィブ選択・ロジックに与えられる。

ホスト・サービス要求レジスタ１１６は、上述した２つ
のホスト・サービス要求レジスタによって構成される。

ホスト・サービス要求レジスタ１１６は、ＲＡ　Ｍバス
１１０と双方向に接続され、サービス・バス１２０に１
６ビツトの出力を与える。上述したように、ポスト・サ
ービス要求レジスタ１１６は、現在サービスを受けてい
るチャンネルを指示するスケジューラ１１２から入力を
受は取る。更に、ホスト・サービス要求レジスタ１１６
は、ブランチＰＬＡ４１から入力を受取り、これに出力
に導出す。

第４Ｄ図のどこにも示されていない残りのレジスタは、
単にシステム・レジスタとして特徴づけられ、ブロック
１１３で示される。このグループに含まれるものには、
ブランチＰＬＡ４１に入力を与えるホスト・シーケンス
・レジスタがある。

モジュール・コンフィギユレーション・レジスタ、モジ
ュール・テスト・レジスタおよび位相割込みイネーブル
・レジスタのような他のレジスタは、割込み発生ロジッ
クのようなここに図示されていないタイマ・ロジックの
部分に出力を与える。

本発明を実現するために必要な範囲で第４Ｄ図に示すホ
スト・インターフェースとスケジューラ部分の詳細な特
徴と動作が以下で更に十分に説明されるであろう。

明らかなように、第４Ａ図−第４Ｄ図に示す装置は、開
示しているシステムと同程度に複雑なシステムの可能な
各論理回路構造を必ずしも含めることができない。しか
し、開示したタイマの全体の構造と機能は、説明した装
置から当業者にとって明らかである。

第５図は、単一のタイマ・チャンネルの制御ハードウェ
アを示す。好適な実施例では、１６個のタイマ・チャン
ネルの各々は、１つおきに必らゆる点で絶対的に同一の
ものである。［チャンネル直交性Ｊ　　（ｃｈａｎｎｅ
ｌ　ｏｒｔｈｏｃ＋ｏｎａｌｉｔｙ）と呼ぶこのシステ
ムの特徴の１つの重要な面であるこの特徴は、１つのチ
ャンネルによって実行される全ての機能が、他のいずれ
のチャンネルによっても実行することができることを意
味する。したがって、第５図に示すハードウェアは、以
下で特に述べる項目を除いて、好適な実施例の１６個の
チャンネルの各々に対して同一のものである。

各タイマ・チャンネルのイベント・レジスタ１３０は、
捕捉レジスタ１３１、マッチ・レジスタ１３２および同
等以上比較器１３３によって実際に構成される。捕捉レ
ジスタ１３１は、転送ゲート１３４を介してＥＲババス
接続され、捕捉レジスタ１３１の内容がＥＲババス上ロ
ードされるのを可能にする。マッチ・レジスタ１３２は
、転送ゲート１３５を介してＥＲババス対し双方向に接
続される。捕捉レジスタ１３１は、転送ゲート１３６に
よってＴＣＲ１バスまたは丁ＣＲ２バスのいずれかから
ロードされる。同じ転送ゲート１３７は比較器１３３へ
の一方の入力が丁ＣＲ１バスであるかＴＣＰ２バスであ
るかを制御する。

比較器１３３に対する他方の入力は、常にマッチ・レジ
スタ１３２である。

第５図に示す装置の他端において、このタイマ・チャン
ネルに関連するピン１４０は、ピン制御ロジック１４１
のブロックに接続される。ピン制御ロジック１４１は、
ピン１４０が入力タイマ用のピンとして構成されるかま
たは出力タイマ用のピンとして構成されるかを決定する
。ピン１４０が入力用のタイマのピンとして構成される
場合、ピン制御ロジック１４１は捕捉イベントをトリガ
する目的のために、正方向に向かう遷移・、負方向に向
かう遷移またはいずれかの遷移を認識できるように構成
する。出力用に構成された場合、ピン制御ロジック１４
１は、マツチ・イベントの発生によって、論理高レベル
または論理低レベルを発生し、またはレベルの変化即ち
トグルするようにプログラムすることができる。更に、
マツチ・イベントの発生に関係なく、上述した３つの可
能性のいずれかを強制的に発生させることか可能である
。サービス・プロセッサは、状態制御（それによってピ
ンの状態か「強制」される）、動作制御（それによって
検出されるべき遷移または発生すべぎレベルが選択され
る）および方向制御（それによってピンが「入力」また
は「出力」として構成される）入力を介してピン制御ロ
ジック１４１に対する制御を行い、その状態を状態出力
によって監視することができる。

遷移検出ラッチ１４５は、ピン制御ロジック１４１から
の入力を受取るために接続される。ピン１４０における
特定の遷移がロジック１４１によって検出された場合、
およびもしピンが入力用に構成されている場合、ラッチ
１４５がセットされる。ラッチ１４５は、マイクロコー
ドの制御下でサービス・プロセッサによってクリアまた
は一ゲートされる。以下で更に説明する一定の状況下で
は、遷移検出ラッチ１４５は連続的にニゲートされる。

マツチ認識ラッチ１５０は、ピン制御ロジック１４１に
入力を与えるために接続される。もし、マッチ・レジス
タ１３２の内容がＴＣＰバスの選択された１つの状態と
「マツチ」し、かつその他の論理的条件が満足されれば
マツチ認識ラッチ１５０はセットされる。このことか発
生し、かつもしピン１４０か出力用に構成されていれば
、選択された遷移がピン制御ロジック１４１によってピ
ン１４０に発生する。マツチ認識ラッチ１５０は、マイ
クロコードの制御下でサービス・プロセッサによってニ
グートされる。

遷移検出ラッチ１４５の出力は、第１ＯＲゲート１４６
と第１ＡＮＤゲート１４７の入力に接続される。ＯＲゲ
ートの他方の入力は、マツチ認識ラッチ１５０の出力で
ある。ＯＲゲート１４６の出力は、捕捉イベント・ロジ
ック１４８に接続される。捕捉イベント・ロジック１４
８は、また２つのカウンタの一方（タイム・ベース制御
＃２）を示す制御信号を受取る。捕捉イベント・ロジッ
ク１４８の出力は、転送ゲート１３６に接続される。Ｏ
Ｒゲート１４６の出力がアクティブになると、捕捉イベ
ント・ロジック１４８は、タイム・ベース制御＃２にし
たがって、ＴＣＲ１バスまたはＴＣＰ２バスの現在の値
を捕捉レジスタ１３１にロードさせる。明らかなように
、捕捉イベントは、遷移の検出またはマツチ・イベント
のいずれかによってトリガされる。

ＡＮＤゲート１４７の他方の入力は、１ノーヒス・プロ
セッサの制御下にある制御信＠ＭＴＳＲＥ［マツチ／遷
移サービス要求イネーブル（Ｍａｔｃｈ／Ｔｒａｎｓｉ
ｔｉｏｎ　　５ｅｒｖｉｃｅ　　Ｒｅｑｕｅｓｔ　　Ｅ
ｎａｂｌｅ）］である。ＡＮＤゲート１４７の出力は、
ＴＤＬ［遷移検出ラッチ（Ｔｒａｎｓｉｔｉｏｎ　Ｄｅ
ｔｅｃｔ　Ｌａｔｃｈ　）　］と呼ばれる制御信号であ
り、サービス・プロセッサのブランチＰＬＡに接続され
ると共に第２ＯＲゲート１４９の１つの入力を構成する
。ＯＲゲート１４９の出力は、図示のチャンネルに対す
るサービス要求信号であると考えてもよい。

第２ＡＮＤゲート１５１は、マツチ認識ラッチ１５０の
出力に接続された第１入力とＭＴＳＲＥ制御信号に接続
された第２入力を有する。ＡＮＤゲート１５１の出力は
、ＭＲＬ［マツチ認識ラッチ（Ｍａｔｃｈ　Ｒｅｃｏｇ
ｎｉｔｉｏｎ　Ｌａｔｃｈ　）　］と呼ばれる制御信号
を構成しサービス・プロセッサのブランチＰＬＡに接続
されるとともにＯＲゲート１４９の入力でもある。

インバータ１６２は、ＭＴＳＲＥ制御信号に接続された
入力とＯＲゲート１６３の一方の入力に接続された出力
を有する。ＯＲゲート１６３の他方の入力はサービス・
プロセッサからの制御信号であり、遷移検出ラッチ１４
５をニグートにする。

ＯＲゲート１６３の出力は、遷移検出ラッチ１４５のク
リアまたはリセット入力に接続される。

ＴＤＬおよびＭ　ＲＬから以外のＯＲゲート１４９に対
する２つの入力は、ポスト・サービス要求ラッチ１５３
およびリンク・サービス要求ラッチ１５４の出力である
。これらはいずれもタイマ・チャンネルのハードウェア
内に物理的に位置していないが、より正確にはスケジュ
ーラ内に位置しているものと考えることかできる。ＯＲ
ゲート１４９は、第４Ｄ図のスケジューラ１１２内に位
置していると考えてもよいが、その出力は、このチャン
ネルに対するサービス要求信号である。

第３ＡＮＤゲート１５５は、マツチ認識ラッチ１５０の
入力に接続された出ツクを有する。ＡＮＤゲート１５５
の第１入力は、インバータ１５Ｇの出力であり、このイ
ンバータ１５６の入力は遷移検出ラッチ１４５の出力に
接続される。ＡＮＤゲート１５５の第２入力は、マツチ
認識イネーブル・ラッチ１５７の出力てあり、このラッ
チはマツチ認識ラッチ１５０の出力とイベント・レジス
タ書込み制御信号に接続された入力を有する。ＥＲ書込
み制御信号は、また転送ゲート１３５を制御する。ＡＮ
Ｄゲート１５５の第３入力は、比較器１３３の出力であ
る。ＡＮＤゲート１５５の第４入力は、ＮＡＮＤゲート
１６０の出力である。

ＮＡＮＤゲート１６０の一方の入力は、マツチ・イネー
ブル・ラッチ１６１の出力である。マツチ・イネーブル
・ラッチ１６１は、１６個全てのタイマ・チャンネルの
間で共有され、いずれかの１つのヂＶンネル制御ハード
ウェア内に位置しているものとして考えることは適当で
ない。ＮＡＮＤゲート１６０の他方の入力は、図示のチ
ャンネルが現在サービス・プロセッサによってサービス
されていることを示す信号である（すなわち、この信号
は第４Ｂ図のチャンネル・レジスタの復号化出力から得
られる）。マツチ・イネーブル・ラッチ１６１は、サー
ビス・プロセッサによるいずれかのチャンネルに対する
サービスの開始時点すなわちタイム・スロット境界での
セット信号によってセットされる。したがって、デフォ
ルト状態とはサービスを受けているチャンネルに対して
マツチが禁止されることである。エントリ・ポイント中
のイネーブル・ビットあるいはマイクロプログラム・カ
ウンタの初期値は、タイム・スロットに対し割当てられ
るチャンネルのためのサービス・プログラム用であるが
、もしそれがセットされているなら、マツチ・イネーブ
ル・ラッチ１６１がクリアされる。マイクロエンジンか
アイドル状態であれば、いつもこのマイクロエンジンか
らのマツチ・イネーブル信号がまた存在し、その結果、
サービス・プロセッサがアイドル状態である間に、チャ
ンネルの見出しがたまたまチャンネル・レジスタ８７の
内容に対応するチャンネルに一致するために、照合か偶
然に禁止されることはない。

マツチ認識イネーブル・ラッチ１５７とマツチ・イネー
ブル・ラッチ１６１の詳細な機能は、本発明と関係する
範囲で以下さらに説明される。しかし、要約すれば、マ
ッチ・レジスタ１３２がサービス・プロセッサによって
書き込まれるまで、マツチ認識イネーブル・ラッチ１５
７は次の照合を無視することによって単のマッチ・レジ
スタ値に対する複数の照合を防ぐ動作を行ない、そして
もしそのような照合が実行中のプリミティブによって待
にイネーブルされないなら、マツチ・イネーブル・ラッ
チ１６１は現在サービス中のチャンネル上に照合が発生
するのを無効にするように動作する。

説明の行なわれているチャンネル・ハードウェアの重要
な特徴は、比較器１３３の性質である。

上述したように、これは同等以上比較器である。

この論理的な機能は、正の整数の組のような一連の無限
数の概念で容易に理解することができるが、しかし有限
の長さのフリーランニング・カウンタを使用することに
よって示されるモジュロ演算との関係ではそれほど明確
ではない。ＴＣＰは両方とも独自クロックであるかのよ
うに、時間をカウントする。これらのクロックの周期は
、それらのクロック入力の周波数によって決まるが、し
かしいずれも好適な実施例では２１６の異なった状態を
有している。これらの状態は００００（１６進法）から
ＦＦＦＦ（１６進法）にわたっている。いずれのカウン
タも、ＦＦＦＦ（１６進法）のカウントからインクリメ
ントされた場合、ｏｏｏ。

（１６進法）に単純に進む。特定のマッチ・レジスタの
値か現在のＴＣＰの値（クロックの手の前方）を超える
かどうかまたは現在のＴ　ＣＰの値（クロックの手の後
方）未満であるかどうかを判定しようとする場合、概念
上の困難が発生するが、その理由は、いずれの場合でも
、ＴＣＲの値（クロックの手）が最終的にマッチ・レジ
スタの値に追い付きこれを通過するからである。

比較器１３３に対して選ばれた同等以上という定義は下
記の通りである。クロックの手か回るに連れてこの手の
直ぐ前にあるクロックの面の半分は、現在の時間より進
んでいると定義され、このクロックの面の他の半分は、
現在の時間よりも遅れていると定義される。さらに正確
にいえば、もしマッチ・レジスタの値が選択されたＴＣ
Ｐの値に対して８０００（１６進）以下の負でない１６
進数値を加えることによって得ることができれば（この
加算は、通常のモジュロＦＦＦＦプラス１（１６進）演
算にしたがって行われる）、そのときこの選択されたＴ
ＣＰの値はマッチ・レジスタの値と同等以上ではないと
いわれる。この関係が真である限り、比較器１３３は出
力を発生しない。

もしこの関係が真でなければ、この選択されたＴＣＰの
値はマッチ・レジスタの値に対して同等以上であるとい
われ、比較器１３３はその出力をアサートする。もしマ
ッチ・レジスタの値がマッチ・レジスタ１３２に書込ま
れ、この選択されたＴＣＰの値が既にマッチ・レジスタ
の値に対して同等以上であれば、比較器１３３は直ちに
その出力をアサート丈る。このことは重要であり、その
結果、ピン１４０からの出力は照合機能によってトリ力
されるべきであり、サービス・プロセッサが比較値マッ
チ・レジスタ１３２に「非常に遅くなってから」書込ん
だために「失われる」か、ピン１４０からの出ノＪは遅
れて実行され、完全に失われるわけではない。

従来技術のタイマは、一般的に同等な比較器を使用し、
その結果、このタイマを使用するために書込まれたラフ
１〜ウエアは照合値を書込む前に、ＴＣＰ値が大き過ぎ
ないかを先ずチエツクしなければならない。本発明によ
るタイマ・チャンネルの上述した機能性はこの問題を緩
和している。

上述した同等以上の比較機能を８０００（１６進）以外
の値で定義することが可能である。この数字は、８００
０　（１６進）が使用している１６ビツトカウンタのＦ
ＦＦＦ（１６進）の全体の幅の１／２であるためにこの
好適な実施例で選ばれている。これによって、ＴＣＰの
全範囲の半分に等しいナイスの「窓」が効率的に生みだ
され、照合値が即時の出力を導出しないでＴＣＲへ書き
込まれる所定の用途に対して選択された特定の数は、使
用されているカウンタの全範囲と所望の窓のサイズによ
って決まる。

（以下余白） 本発明の原理は、第５図に示す好適な実施例の分析から
最も良く理解することができる。ここに示す装置の特徴
にはＴＣＲｌまたはＴＣＰ２のいずれかと関連づけられ
る入力（捕捉）および出力（マツチング）タイマ機能の
両方を実行する能力いずれかのＴＣＰと関連するマツチ
ングを実行し、かつマツチング・イベントに応答して自
動的にいずれかのＴＣＲと関連する捕捉を実行する能力
および捕捉機能が遅れて発生したかどうかをサービス・
プロセッサが判断することのできるタイム−アウト・ウ
ィンドを同時に作るために動作しているマツチング機能
と共に捕捉機能を実行する能力である。

図示のチャンネル・ハードウェアは単にマツチング・レ
ジスタ１３２に値を書き込むことによってマツチング機
能を実行するように構成され、これはマイクロコードに
制御されたサービス・プロセッサによって実行される。

もしピン１４０の出力がマツチング機能に応答すること
を希望されれば、ピン制御ロジック１４１はマツチング
識別うツジ１５０の出力に応答してＨの論理レベルまた
はＬの論理レベルを発生し、または論理レベルを変化さ
ずように構成される。図示のチャンネル・ハードウェア
は、ピン制御［■シック１４１が立ち上がり遷移または
立ら下かり遷移のい覆れか一つを検出し、これに応答し
て遷移検出ラッチ１４５をセラ１〜するように構成する
ことによって捕捉機能を実行するように構成される。

マイクロコードに制御されたサービス・プロセッサで発
生した２つの制御信号、タイム・ベース・コントロール
１とタイム・ベース・コントロール２は、いずれのＴＣ
Ｐかそれぞれマツチングおよび捕捉機能と関連している
かを決定する。タイム・ベース・コントロール１はＴＣ
Ｐバスの内いずれが転送ゲート１３７を介して比較器１
３３に接続されているかを決定し、捕捉ロジック１４８
を解するタイム・ベース・コントロールにはいずれのＴ
ＣＰバスが転送ゲート１３６を介して捕捉レジスタ１３
１に接続されているかを決定する。

イニシアライゼーション・プリミティブの実行中にサー
ビス・プロセッサによって一度セットされるとこれらの
制御信号は、サービス・プロセッサがこれらの信号を変
更するまでセットされたままである。このサービ“ス・
プロセッサは好適な実施例の１６個のチャンネルの各々
に対してタイム・ベース・コントロール信号を独立して
制御することができる。

捕捉およびマツチング機能に対して別個のタイム・ベー
ス・コントロール信号を設けることによって、いずれの
機能も２つのＴＣＲのいずれかと関連づけられることが
できる。この能力は、従来技術のタイマサブシステムよ
りもはるかに柔軟性を有している。更に、′タイマ基準
信号のいずれもがＴＣＲバスを介して１６個のチャンネ
ル全てにとって等しく人手可能であるという事実によっ
て従来の既知のシステムに対して柔軟性が増加する。

第５図の装置の他の特徴は、マツチング・イベントの結
果として捕捉機能を自動的に実行する能力である。マツ
チング識別ラッチ１５０の出力はＯＲゲート１４６に対
する入力の１つとして加えられる。ＯＲゲート１／４６
の出ツノｌｆｉ　？ｉＪｔ提イベシイベン１〜ック１４
８を制御りるから、マツチング識別ラッチ１５０の断定
によって捕捉イベント・ロジック１４８が捕捉レジスタ
１３１に選択されたＴＣＲバスの現在値を自動的に加え
ることは明らかである。

第６図は、マツチング動作中の第５図の装置の動作を示
す。タイミング・システム全体によって使用される基本
システム・クロックは、実際には完全に２サイクルを通
過し、システムの各マイクロ・サイクルに対して４つの
位相（Ｔ１、Ｔ−２、Ｔ３およびＴ４）を有している。

１つのマイクロ・サイクルは、サービス・プロセッサが
１つのマイクロ命令を実行するのに必要とする時間に相
当する。チャンネル・ハードウェアの目的のため、２マ
イクロ・サイクルに等しい分解期間が形成されている。

この分解期間は、更に４つの分解状態（Ｒ３１、Ｒ３２
、Ｒ３３およびＲ３４）に分割され、その各々の長さは
システム・クロックの１サイクル全体に等しい。ＴＣＲ
ｌおよび丁ＣＲ２は、いずれも各Ｒ３１の分解状態の間
にインクリメントされ、丁ＣＲバスの値はＲ３２の始め
迄に新しいＴ　ＣＲの内容を反映するように変更されて
いる。一般的に、マツチング・イベントは状態Ｒ８２お
よびＲ３３に基づいて条件づけられ、捕捉イベントはＲ
３３およびＲ３４に基づいて条件づけられる。波形「コ
ンパレータ」によって示すように、比較器３３の出力は
、選択されたＴＣＲバスの値がマツチング・レジスタ１
３２の内容以上に変化するのに続いてＲ８３の間に活性
になる。

なおＲ３ａ内であるがその直後に、マツチング識別ラッ
チ１５０が断定され、ピン制御ロジック１４１のプログ
ラムされている全てのピン状態の変化が発生する。捕捉
イベント・ロジック１４８はＲ８３およびＲ８４の間に
イネーブルされ、したがって、Ｒ３４の端部以前に発生
するＯＲゲート１４６の出力によって、選択された丁Ｃ
Ｒの値の捕捉が捕捉レジスタ１３１にトリガされる。マ
ツチング識別ラッチ１５０はＲ８３の間に断定されるか
ら、マツチング・イベントによって自動的に発生される
捕捉イベントは、丁ＣＲの値の次ぎの変化に先立って発
生する。したがって、上述のハトウェアは、マツチング
・イベントを実行し、１〜リガしているマツチング・イ
ベントと同一の分解期間内にそこから発生する捕捉イベ
ン］〜を自動的にトリガすることができる。この能力は
、従来入手可能であったタイマに対して大きな進歩であ
るか、この従来のタイマは、出力イベントに応答して入
力イベントを生じさせるためにホス１〜ＣＰＵの干渉が
必要であり、従って、一般的にマツチングを発生したタ
イマ基準信号の同じ状態を確実に捕捉することができな
い。

好適な実施例のさらに別の特徴は、捕捉イベントの発生
に対してタイム−アウト状態を設（ブるためにマツチン
グ・イベンｌ〜を使用する能力である。

これを行うため、ピン制御ロジック１４１を構成するた
めにサービス・プロセッサを使用して特定の遷移を検出
し、またマツチング・レジスタ１３２に値を書き込んで
いる。したがって、捕捉およびマツチング機能がいずれ
もイネーブルされる。

もしマツチング・イベン１〜の発生する前に所望の遷移
が検出されれば、マツチング・イベントはＡＮＤゲート
１５５を介してインバータ１５６の出力によって禁止さ
れる。したがって、サービス・プロセッサか捕捉イベン
トによって発生されるサービス要求に応答する場合、マ
ツチング・レジスタＬおよび丁ＤＬ信号の状態によって
示されるように、遷移検出１）−−ビス要求のみが保留
になる。

しかし、もしマツチング・イベン１〜が最初に発生すれ
ば、サービス・プロセッサが応答する場合にＭＲＬ信号
が断定され（この場合ＴＤＬ信号は断定されても断定さ
れなくてもにい）、所望の遷移がマツチング・イベント
の前に発生しないことを示す。したがって、マツチング
・イベントは捕捉イベントに対するタイム−アウト・ウ
ィンドとして機能する。ＭＲＩ−およびＴＤＬ信号は、
ブランチ条件として好適な実施例ではサービス・プロセ
ッサが入手可能であるため、サービス・プロセッサはこ
れらの信号の状態から所望の遷移がマツチング・イベン
トに先行し適当に応答しているかとうかを判断すること
ができる。

開示の装置は従来入手可能なマルチ基準タイマのサブシ
ステムに対して非常に強化された柔軟性と機能を提供す
る。開示のシステムでは、全てのタイマ機能は入手可能
なタイマの基準の全てに対して関連づ【プられることか
てぎる。更に、開示したシステムの各チャンネルで入手
可能な２つのタイマの機能は、上述したタイ゛ムーアウ
ト・ウィンドの場合のように、相互に関連ずることが可
能である。

好適な実施例に対する１つの可能な変更には、２つのレ
ジスタ（捕捉とマツチング〉を１つのレジスタで代替す
ることがある。チャンネル・ハード【ウェアの構成によ
って、２つのレジスタと論理的に等価である１つの物理
的レジスタで上述した機能の全てを実行することが可能
である。

本発明は特定の実施例を参照して図示し説明したが、特
許請求の範囲とその精神内での種々の変更と変形が当業
者にとって明らかである。

【図面の簡単な説明】

第１図は、シングルデツプ・マイクロコンピュタのブロ
ック図であり、この一部が本発明の好適な実施例である
。 第２Ａ図−第２Ｂ図は、本発明の好適な実施例を構成す
るタイマのメモリ・マツプを示す図である。 第３図は、好適な実施例のタイマの主要要素を示すブロ
ック図である。 第４Ａ図−第４Ｄ図は、好適な実施例のタイマの構造を
示ず詳細ブロック図である。 第５図は、好適な実施例によるタイマ・チャンネルの構
造を示す詳細ブロック図である。 第６図は、第５図のタイマ装置における種々のタイミン
グ関係を示すタイミングチＶ−トである。 １０・・・マイクロコンピュータ、１３・・・シリアル
・インターフェース、１２・・・ＩＭＢ。 １４・・・記憶装置、１５・・・タイマ、１６・・・シ
リアル・インテグレーション・モジュール、２０・・・
サービス・プ［１セツサ、ヂ！ｌンネル・・・２１ａ−
２１ｐ１２３・・・サービス・パス、２４・・・イベン
ト・レジスタ・パス、２４．２５・・・タイマ・レジス
タ・カウント・パス

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２つのタイマ基準信号に応答するタイマ
   であつて： 補捉レジスタ； マッチ・レジスタ； 前記少なくとも２つのタイマ基準信号の１つを選択する
   第１タイマ基準選択手段； 前記少なくとも２つのタイマ基準信号の１つを選択する
   第２タイマ基準選択手段； タイマに対する入力と前記第１タイマ基準選択手段とに
   応答して、前記第１タイマ基準選択手段により選択され
   たタイマ基準信号の値を前記捕捉レジスタにロードする
   補捉論理手段；および前記マッチ・レジスタの内容と前
   記第２タイマ基準選択手段により選択されたタイマ基準
   信号の値に応答し、もし前記第２タイマ基準選択手段に
   より選択されたタイマ基準信号の値と前記マッチ・レジ
   スタの内容との間に所定の関係が存在すれば、マッチ出
   力を発生するマッチ論理手段；から成るタイマ。 ２、複数の請求項１記載のタイマ；および 該複数のタイマの各々に前記少なくとも２つのタイマ基
   準信号を供給する手段； から成るタイマ・システム。 ３、前記補捉論理手段は、前記マッチ論理手段の前記マ
   ッチ出力にさらに応答し、前記第１タイマ基準選択手段
   により選択されたタイマ基準信号の値を前記捕捉レジス
   タにロードする； ことを特徴とする請求項１記載のタイマ。 ４、当該タイマに対する前記入力に応答して第１サービ
   ス要求信号を発生し、前記マッチ出力に応答して第２サ
   ービス要求信号を発生するサービス要求論理手段； からさらに構成されることを特徴とする請求項１記載の
   タイマ。 ５、第１および第２カウント・レジスタとタイマ・チャ
   ンネルによって構成されるタイマ・システムにおいて、
   タイマ・チャンネルがさらに：補捉レジスタ； マッチ・レジスタ； 前記少なくとも２つのタイマ基準信号の１つを選択する
   第１タイマ基準選択手段； 前記少なくとも２つのタイマ基準信号の１つを選択する
   第２タイマ基準選択手段； タイマに対する入力と前記第１タイマ基準選択手段に応
   答して前記第１タイマ基準選択手段により選択された基
   準信号の値を前記捕捉レジスタにロードする補捉論理手
   段；および 前記マッチ・レジスタの内容と前記第２タイマ基準選択
   手段により選択されたタイマ基準信号の値に応答し、も
   し前記第２タイマ基準選択手段により選択されたタイマ
   基準信号の値と前記マッチ・レジスタの内容との間に所
   定の関係が存在すれば、マッチ出力を発生するマッチ論
   理手段；から構成されることを特徴とするタイマ・シス
   テム。 ６、前記補捉論理手段は、前記マッチ論理手段の前記マ
   ッチ出力にさらに応答し、前記第１タイマ基準選択手段
   により選択されたタイマ基準信号の値を前記捕捉レジス
   タにロードする； ことを特徴とする請求項５記載のタイマ・システム。 ７、前記タイマに対する前記入力に応答して第１サービ
   ス要求信号を発生し、前記マッチ出力に応答して第２サ
   ービス要求信号を発生するサービス要求論理手段； からさらに構成されることを特徴とする請求項６記載の
   タイマ・システム。 ８、ピン；および 前記補捉論理手段と前記マッチ論理手段に接続され、前
   記ピンで発生するイベントを検出するか、前記補捉論理
   手段をトリガするか、あるいは前記ピンにイベントを発
   生することによって前記マッチ出力に応答するかのいず
   れかを行うためのピン制御論理手段； からさらに構成されることを特徴とする請求項７記載の
   タイマ・システム。