JPH0224661A - レジスト・パターン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 多層レジスト膜を用いて微細パターンを形成する必要が
ある場合に適用して有効なレジスト・パターン形成方法
に関し、 レジスト膜のシリル化技術を利用して、多層レジスト膜
の微細パターンを容易且つ簡単に実現できるようにする
ことを目的とし、 下層レジスト膜上に上層レジスト膜を形成する工程と、
次いで、該上層レジスト膜をパターニングする工程と、
次いで、該パターニングされた上層レジスト膜をマスク
として下層レジスト膜の異方性エツチングを行って途中
で停止する工程と、次いで、下層レジスト膜に於ける表
出されている面にシリル化層を形成する工程と、次いで
、該シリル化層の前記上層レジスト膜直下にない部分を
除去してから再び前記下層レジスト膜の異方性エツチン
グを継続して最終のレジスト・パターンを形成する工程
とを含むよう構成する。

〔産業上の利用分野〕

本発明は、多層レジスト膜を用いて微細パターンを形成
する必要がある場合に適用して有効なレジスト・パター
ン形成方法に関する。

現在、集積回路装置の高集積化に伴い、更に微細なパタ
ーンを形成する為の技術を確立することが希求されてい
る。

この為、微細加工に適するレジスト・プロセスの開発が
種々試みられていて、多層レジスト膜を用いたパターン
の形成方法は有力な手段の一つと考えられている。

〔従来の技術〕

一般に、多層レジスト膜を用いたパターン形成プロセス
に於いては、上層の耐酸素プラズマ性レジスト膜のパタ
ーンを下層のレジスト膜に転写する場合、酸素（０２）
をエツチング・ガスとする反応性イオン・エツチング（
ｒｅａｃｔｉｖｅｉｏｎ　　ｅｔｃｈｉｎｇ：ＲＩＥ）
法を適用して実施している。

第３図（Ａ）乃至（Ｃ）は従来技術を説明する為の工程
要所に於ける半導体装置の要部切断側面図を表している
。

第３図（Ａ）参照 （１１半導体基板ｌに厚さ例えば２〔μｍ〕程度である
第一層目のレジスト膜２及び厚さ例えば３０００　　（
人〕程度である第二層目のレジスト膜３を形成する。

（２）第二層目のレジスト膜３について露光・現像を行
ってパターンを形成する。

第３図（Ｂ）参照 ＋３１０２をエツチング・ガスとするＲＩＥ法を適用す
ることに依り、第二層目のレジスト膜３のエツチングを
行う。

第３図（Ｃ）参照 （４）前記エツチングを半導体基板１が表出されるまで
実施してパターンの形成を終了する。

〔発明が解決しようとする課題〕

前記したように、下層のレジスト膜２は、ウェハ表面の
段差を吸収して見掛は上平担化する為、その厚さを２〔
μｍ〕以上にすることが普通である。

このように厚いレジスト膜２をエツチングした場合、そ
の側壁は垂直にはならず、第３図（Ｃ）に見られるよう
に、括れをもつものとなる。パターンの幅が広ければ、
このような括れは余り問題にならないが、現在のように
、微細パターンを形成するようになると致命的な欠点に
なってくる。

第４図（Ａ）乃至（Ｄ）は第一層目（下Ｎ）のレジスト
膜に於ける幅が０．５　〔μｍ〕以下の微細パターンで
ある場合を解説する為の工程要所に於ける半導体装置の
要部切断側面図をそれぞれ表し、第３図（Ａ）乃至（Ｃ
）に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。

第４図（Ａ）参照 （１）半導体基板１に厚さ２〔μｍ〕以上である第一層
目のレジスト膜２及び厚さ例えば３０００〔入〕程度で
ある第二層目のレジスト膜３を形成する。

（２）第二層目のレジスト膜３について露光・現像を行
って幅が０．５〔μｍ〕程度のパターンを形成する。

第４図（Ｂ）参照 ｆ３）０２をエツチング・ガスとするＲＩＥ法を適用す
ることに依り、第二層目のレジスト膜３のエツチングを
行う。

第４図（Ｃ）参照 （４）前記エツチングが進行すると、第一層目のレジス
ト膜２に於ける括れは次第に大きくなる。

第４図（Ｄ）参照 （５）括れが更に太き（なって、傾いたり、倒れてしま
うものが現れる。

このように、多層レジスト膜を用いて微細パターンを形
成する場合には大きな制約がある。

ところで、微細なレジスト膜パターンを得る技術の一つ
として、レジスト膜の表面をシリル化し、０２プラズマ
や０２ラジカルに対して耐性がある層を形成することが
行われている（要すれば、特開昭６２−２３２１２７号
公報参照）。

これは、レジスト膜をパターニングしてから、それをシ
リル化液中に浸漬して上面及び側壁面にシリル化層を形
成し、０２をエツチング・ガスとするＲＩＥ法を適用し
て該レジスト膜のエツチングを行い、シリル化された上
面及びその下のシリル化されていないレジスト膜を除去
し、シリル化された側壁面のみを残して、それを該シリ
ル化された側壁面の下地をパターニングする為のマスク
として使用するものであるが、この技術では、パターニ
ング・マスクであるシリル化された側壁面間の間隔を密
にすることは困難であり、高密度化及びパターンの任意
性に問題があると思われる。

また、このレジストに対するシリル化技術を多層レジス
ト膜を用いた微細パターン形成に適用することも試みら
れている（要すれば、特開昭６２−２５８４４９号公報
参照）。

これは、湿式現像可能な下層のレジスト膜上にシリル化
剤と反応するサイトを含む上層のレジスト膜を形成し、
上層を湿式現像した後、それをシリル化するようにする
ものであり、全体として複雑な工程になっている。

本発明は、レジスト膜のシリル化技術を利用して、多層
レジスト膜の微細パターンを容易且つ節単に実現できる
ようにする。

〔課題を解決するための手段〕

第１図（Ａ）乃至（Ｅ）は本発明の詳細な説明する為の
工程要所に於ける半導体装置の要部切断側面図を表し、
以下、これ等の図を参照しつつ説明する。尚、第３図及
び第４図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。

第１図（Ａ）参照 （１）半導体基板１に第一層目（下層）レジスト膜２及
びシリコンを含有した第二層目（上層）レジスト膜３を
それぞれ順に形成する。

（２）第二層目レジスト膜３を所定の幅にパターニング
する。

第１図（Ｂ）参照 （３）第二層目レジスト膜３をマスクとして第一層目レ
ジスト膜２の異方性エツチングを行う。

（４）前記異方性エツチングが第一層目レジスト膜２に
於ける中程に達した際に停止する。

この加工を経た段階で表出されているレジスト膜２の新
たな面を記号４で指示しである。

第１図（Ｃ）参照 （５）前記新たな面４にシリコンを導入してシリル化層
５を生成させる。

第１図（Ｄ）参照 （６）第一層目レジスト膜２の平面部分にあるシリル化
層５を異方性エツチングして除去する。

第１図（Ｅ）参照 （７）再び、第一層目レジスト膜２の異方性エツチング
を′ｆａ続し、半導体基板１が表出されるまで実施して
パターンの形成を終了する。

このようにしてパターニングされた第一層目レジスト膜
２には、括れが全くといって良いほど発生せず、従って
、０．５〔μｍ〕以下の幅にしても倒れることはない。

このようなことから、本発明のレジスト・パターン形成
方法では、下層レジスト膜（例えば第一層目レジスト膜
２）上に上層レジスト膜（例えば第二層目レジスト膜３
）を形成する工程と、次いで、該上層レジスト膜をパタ
ーニングする工程と、次いで、該パターニングされた上
層レジスト膜をマスクとして下層レジスト膜の異方性エ
ツチングを行って途中で停止する工程と、次いで、下層
レジスト膜に於ける表出されている面（例えば新たな面
４）にシリル化層（例えばシリル化層５）を形成する工
程と、次いで、該シリル化層の前記上層レジスト膜直下
にない部分を除去してから再び前記下層レジスト膜の異
方性エツチングを継続して最終のレジスト・パターンを
形成する工程とを含んでいる。

〔作用〕

前記手段を採ることに依り、多層レジスト膜で微細パタ
ーンを形成しても、レジスト・パターンに括れを生ずる
ことがなく、従って、それが倒壊することもないので、
更に高集積化した半導体装置の実現に寄与するところは
大きい。

〔実施例〕

第２図（Ａ）乃至（Ｆ）は本発明一実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図を表し
、以下、これ等の図を参照しつつ説明する。尚、第１図
、第３図及び第４図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。

第２図（Ａ）参照 （１）　　半導体基板１に第一層目レジスト膜２人を形
成する。

この場合の主要なデータを例示すると、材料二ノボラッ
ク系樹脂（例えば０ＦＰＲ−８００＝東京応化製） 塗布手段ニスピン・コート アニール温度：２００（’Ｃ） 膜厚：２〔μｍ〕 である。

（２）第一層目レジスト膜２Ａ上に第二層目レジスト膜
２Ｂを形成する。

この場合の主要なデータを例示すると、材料：二酸化シ
リコン（Ｓｉ０２）を主成分とする物質（例えばＰＭＳ
Ｓ：ポリメチルシルセスキオキサン） 塗布手段ニスピン・コート アニール温度：１７０（’Ｃ） 膜厚：３０００　（人〕 である。

（３）第二層目レジスト膜２Ｂ上に第三層目レジスト膜
３Ａを形成し、次いで、露光・現像して幅０．５　〔μ
ｍ〕程度にパターニングする。

この場合の主要なデータを例示すると、材料二ノボラッ
ク系レジスト（例えばＴＳＭＲ−８９００：東京応化製
） 塗布手段ニスピン・コート 露光：高圧水銀ランプで発生したｉ線 膜厚ニア０００　（人〕 である。

第２図（Ｂ）参照 （４）第三層目レジスト膜３Ａをマスクとして第二層目
レジスト膜２Ｂの異方性エツチングを行う。

この場合の主要なデータを例示すると、適用技術：ＲＩ
Ｅ法 エツチング・ガス：ＣＦ４を１００〔。。／分〕及び ＣＨＦ３を１００（ＣＣ／分〕 の混合ガス 圧カニ０．０５　（Ｔｏｒｒ） 高周波比カニ３００（Ｗ） 時間：１２０（秒〕 である。

第２図（Ｃ）参照 （５）第二層目レジスト膜２Ｂをマスクとして第一層目
レジスト膜２Ａの異方性エツチングを行う。

この工程を経ることで表出された第一層目レジスト膜２
Ａの新たな面を記号４で指示しである。

この場合の主要なデータを例示すると、適用技術：ＲＩ
Ｅ法 エツチング・ガス＝０２を１００（ｃｃ／分〕圧カニＯ
，Ｏｆ　　（Ｔｏｒｒ） 高周波比カニ１００（Ｗ） 時間：９〔分〕 エツチング深さ＝１　〔μｍ〕 である。尚、エツチング深さはｌ　〔μｍ〕であるから
、これは第一層目レジスト膜２Ａの％に相当する。また
、この際、第三層目レジスト膜３Ａは除去されてしまう
。

第２図（Ｄ）参照 （６）真空容器内に於いて、温度１００（”Ｃ）に加熱
しつつ、ヘキサメチルジシラザン（ＨＭＤＳ）の蒸気に
１　〔分〕間曝すことで第一層目レジスト膜２Ａの前記
新たな面４にシリル化層５を生成させる。

第２図（Ｅ）参照 （７）第一層目レジスト膜２Ａの平面部分にあるシリル
化層５を異方性エツチングして除去する。

この場合の主要データを例示すると、 適用技術？ＲＩＥ法 エツチング・ガス：ＣＦ４を１００（ｃｃ／分〕及び ＣＨＦ３を１００（ｃｃ／分〕 の混合ガス 圧カニ０．０５　　（Ｔｏｒｒ） 高周波比カニ３００（Ｗ’１ 時間：１００（秒〕 である。

第２図（Ｆ）参照 （８）再び、第一層目レジスト膜２Ａに於ける平面部分
の異方性エツチングをｍ続し、半導体基板１が表出され
るまで実施して最終的なレジスト・パターンの形成を終
了する。

この場合の主要データを例示すると、 適用技術：ＲＩＥ法 エツチング・ガス：０２を１００（ｃｃ／分〕圧カニ０
．０１　　（Ｔｏｒｒ） 高周波比カニ１００（Ｗ） 時間：１２〔分〕 である。

前記のようにして形成した第一層目レジスト膜２Ａから
なるレジスト・パターンに括れは発生しなかった。

〔発明の効果〕

本発明に依るレジスト・パターン形成方法に於いては、
パターニングされた上層レジスト膜をマスクとして下層
レジスト膜の異方性エツチングを行って途中で停止し、
下層レジスト膜に於ける表出されている面にシリル化層
を形成し、その後、再び前記下層レジスト膜の異方性エ
ツチングを継続して最終のレジスト・パターンを形成す
るよう；している。

前記構成を採ることに依り、多層レジスト膜で微細パタ
ーンを形成しても、レジスト・パターンに括れを生ずる
ことがなく、従って、それが倒壊することもないので、
更に高集積化した半導体装置の実現に寄与するところは
大きい。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｅ）は本発明の詳細な説明する為の
工程要所に於ける半導体装置の要部切断側面図、第２図
（Ａ）乃至（Ｆ）は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第３図（Ａ
）乃至（Ｃ）及び第４図（Ａ）乃至（Ｄ）は従来例を説
明する為の工程要所に於ける半導体装置の要部切断側面
図をそれぞれ表している。 図に於いて、１は半４体基板、２は第一層目レジスト膜
、３は第二層回レジスト膜、４は第一層目レジスト膜２
の新たな面、５はシリル化層をそれぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司

Claims (1)

1. 【特許請求の範囲】 下層レジスト膜上に上層レジスト膜を形成する工程と、 次いで、該上層レジスト膜をパターニングする工程と、 次いで、該パターニングされた上層レジスト膜をマスク
   として下層レジスト膜の異方性エッチングを行って途中
   で停止する工程と、 次いで、下層レジスト膜に於ける表出されている面にシ
   リル化層を形成する工程と、 次いで、該シリル化層の前記上層レジスト膜直下にない
   部分を除去してから再び前記下層レジスト膜の異方性エ
   ッチングを継続して最終のレジスト・パターンを形成す
   る工程と を含んでなることを特徴とするレジスト・パターン形成
   方法。