JPH02171991A - Ｉｃカードの制御方法 - Google Patents
Ｉｃカードの制御方法Info
- Publication number
- JPH02171991A JPH02171991A JP32839688A JP32839688A JPH02171991A JP H02171991 A JPH02171991 A JP H02171991A JP 32839688 A JP32839688 A JP 32839688A JP 32839688 A JP32839688 A JP 32839688A JP H02171991 A JPH02171991 A JP H02171991A
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- JP
- Japan
- Prior art keywords
- data
- card
- pattern data
- host cpu
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000002159 abnormal effect Effects 0.000 claims abstract description 3
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract 1
- 238000004891 communication Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Control Of Vending Devices And Auxiliary Devices For Vending Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はホストＣＰＵがＩＣカードをアクセスして処理
を行う際のＩＣカードの制御方法に関するもので、特に
ＩＣカードの接点の汚れなどにより誤った処理が行われ
ないようにするためのＩＣカードの制御方法に関する。
を行う際のＩＣカードの制御方法に関するもので、特に
ＩＣカードの接点の汚れなどにより誤った処理が行われ
ないようにするためのＩＣカードの制御方法に関する。
従来、ホストＣＰＵがＩＣカードをアクセスして処理を
行う際は、ＩＣカードとホストＣＰＵとを結合するＩＣ
カードの接点が正常に接続を保っているものとして処理
を行っている。
行う際は、ＩＣカードとホストＣＰＵとを結合するＩＣ
カードの接点が正常に接続を保っているものとして処理
を行っている。
しかしながら上述のようなアクセス方法では、ホストＣ
ＰＵがＩＣカード内のメモリのデータを読込む場合、メ
モリの成るアドレス上のデータがＯＦ Ｆ １１である
のに、ＩＣカードの接点の汚れ等により、ホストＣＰＵ
が読込んだデータが０ＦＥＨに化けてしまい、結局ホス
トＣＰＵは叶ＦｉｌであるべきデータをＯＦ Ｆ １１
としてデータ処理を行ってしまうという問題があり、ま
た接点の不具合を外部に知らせる手段がないといった問
題があった。 そこで本発明は、ＩＣカードとホストＣＰＵとが正規の
データ授受を行うに先立って初期交信としてテストバク
ーンデータの授受を行い、ホストＣＰＵとＩＣカードと
が正常に接続されているか否かを判別するＩＣカードの
制御方法を提供することにより前記の問題を解消するこ
とを課題とする。
ＰＵがＩＣカード内のメモリのデータを読込む場合、メ
モリの成るアドレス上のデータがＯＦ Ｆ １１である
のに、ＩＣカードの接点の汚れ等により、ホストＣＰＵ
が読込んだデータが０ＦＥＨに化けてしまい、結局ホス
トＣＰＵは叶ＦｉｌであるべきデータをＯＦ Ｆ １１
としてデータ処理を行ってしまうという問題があり、ま
た接点の不具合を外部に知らせる手段がないといった問
題があった。 そこで本発明は、ＩＣカードとホストＣＰＵとが正規の
データ授受を行うに先立って初期交信としてテストバク
ーンデータの授受を行い、ホストＣＰＵとＩＣカードと
が正常に接続されているか否かを判別するＩＣカードの
制御方法を提供することにより前記の問題を解消するこ
とを課題とする。
前記の課題を解決するこめに本発明の方法は、ＦＥスト
ＣＰＵ （ＬＡ”と） がｌ Ｃｈ−１’（３など）を
アクセスして正規の処理を開始するに先立って、（テス
トパターンデータ書込手段ＩＡなどを介し）このＩＣカ
ード内のＲＡＭ （４など）の所定の領域に所定のパタ
ーンデータを書込んだのち、（書込データ続出手段ＩＢ
などを介し）この書込みデータを読出し、（続出データ
照合手段ＩＣなどを介し）この読出されたデータが前記
パターンデータに一致しない（ことを判別した）ときは
（表示手段５などに）異常信号を出力し、同じく一致し
たくことを判別した）ときは前記の正規の処理を開始す
るように１するものとする。
ＣＰＵ （ＬＡ”と） がｌ Ｃｈ−１’（３など）を
アクセスして正規の処理を開始するに先立って、（テス
トパターンデータ書込手段ＩＡなどを介し）このＩＣカ
ード内のＲＡＭ （４など）の所定の領域に所定のパタ
ーンデータを書込んだのち、（書込データ続出手段ＩＢ
などを介し）この書込みデータを読出し、（続出データ
照合手段ＩＣなどを介し）この読出されたデータが前記
パターンデータに一致しない（ことを判別した）ときは
（表示手段５などに）異常信号を出力し、同じく一致し
たくことを判別した）ときは前記の正規の処理を開始す
るように１するものとする。
ＩＣカードとホストＣＰＵとの間で正規のデータ授受を
行うに先立って、初期交信として所定のテストパターン
データのやりとりを行い、このテストパターンを正常に
やりとりできれば、接点不具合等によるデータ化けが無
いものと確認することができる。
行うに先立って、初期交信として所定のテストパターン
データのやりとりを行い、このテストパターンを正常に
やりとりできれば、接点不具合等によるデータ化けが無
いものと確認することができる。
以下第１図および第２図に基づいて本発明の詳細な説明
する。第１図は本発明の一実施例としてのシステム構成
を示すブロック図、第２図は第１図におけるホスｌ−Ｃ
ＰＵの要部動作を示すフローチャートである。 第１図において３はＩＣカード、１はＩＣカード３をア
クセスするホストＣＰＵ、２はホストＣＰＵ１とＩＣカ
ード３とを結合するこめの接点で、この接点２はＩＣカ
ード３上に設けられている。４はＩＣカード３内のＲＡ
Ｍである。 ＩＡ−１ｃはホス） ＣＰ ＩＪＩの機能の一部を分担
すると見做したときの部分機能部で、それぞれテストパ
ターンデータ書込手段、書込データ読出手段、読出デー
タ照合手段である。また５はホストＣＰ Ｕｌの後述の
判別結果を表示する表示手段である。 本発明ではホストＣＰＵＩがＩＣカード３と正規のデー
タ授受を行うに先立って、第２図の手順で初期交信を行
うものである。第２図を説明すると、ホストＣＰＵＩは
ｒｃカード内のＲＡＭ４のＯＡ Ａ Ａ Ａ ｌでアド
レスされる番地にテストパターンデータ０ＡＡＨを書込
み（ステップ２−１） 、次にＩＣカード内のＲＡＭ４
の同じ＜ＯＡ八へへＨでアドレスされる番地のデータ（
つまり前のステップ２−１で書込まれたデータ）を読出
す（ステップ２−２）。 なおここで前記の１６進表示の数“０ΔＡ Ａ Ａ １
１″は２進表示では“１０１０１０１０１０１０１０１
０Ｂ”で表わされ、同様に１６進表示数“０ＡＡ１１″
は２進表示では“ｌ０ＩＯＩＯＩＯＢで表わされる。 さて次のステップ２−３では、前のステップ２２で読出
したデータがステップ２−１で書込んだ前記のテストパ
ターンデータＯＡ Ａ ｉに一致するか否かを判別する
。ここで一致しなければ（分岐Ｎ）、表示手段５に異常
表示を行う（ステップ２−８）。 一方、前記ステップ２−３で一致したならば（分岐Ｙ）
、さらにＩＣカード内ＲＡＭ４の５５５５１１でアドレ
スされる番地にチエツクパターンデータ５５１１を書込
み（ステップ２−４）、次にＩＣカード内ＲＡＭ４の同
じ＜ ５５５５＋＋でアドレスされる番地のデータを読
出す（ステップ２−５）。 なお、ここで１６進表示数“５５５５８”は２進表示“
０１０１０１０１０１０１０１０１Ｂ”で表わされ、同
様に１６進表示数“５５Ｈ’は２進表示“０ＬＯＩＯＩ
ＯＩＢ”で表わされる。 次のステップ２−６では前記ステップ２−５で読出した
データが、前記ステップ２−４で書込んだテストパター
ンデータ５５１１に一致するか否かを判別する。ここで
一致しなければ（分岐Ｎ）、前記と同様に異常表示を行
い（ステップ２−８）、一致したならば（ステップ２−
６１分分岐）、接点２の接続は正常と判定して、以後の
正規のデータ処理を開始する（ステップ２−７）。 ここでステップ２−１．２−４の動作は第１図のテスト
パターンデータ書込手段ＩＡの動作を表わし、ステップ
２−２．２−５の動作は同じく書込データ続出手段の動
作を表わし、またステップ２−３．２−７の動作は同じ
く続出データ照合手段ＩＣの動作を表わしている。
する。第１図は本発明の一実施例としてのシステム構成
を示すブロック図、第２図は第１図におけるホスｌ−Ｃ
ＰＵの要部動作を示すフローチャートである。 第１図において３はＩＣカード、１はＩＣカード３をア
クセスするホストＣＰＵ、２はホストＣＰＵ１とＩＣカ
ード３とを結合するこめの接点で、この接点２はＩＣカ
ード３上に設けられている。４はＩＣカード３内のＲＡ
Ｍである。 ＩＡ−１ｃはホス） ＣＰ ＩＪＩの機能の一部を分担
すると見做したときの部分機能部で、それぞれテストパ
ターンデータ書込手段、書込データ読出手段、読出デー
タ照合手段である。また５はホストＣＰ Ｕｌの後述の
判別結果を表示する表示手段である。 本発明ではホストＣＰＵＩがＩＣカード３と正規のデー
タ授受を行うに先立って、第２図の手順で初期交信を行
うものである。第２図を説明すると、ホストＣＰＵＩは
ｒｃカード内のＲＡＭ４のＯＡ Ａ Ａ Ａ ｌでアド
レスされる番地にテストパターンデータ０ＡＡＨを書込
み（ステップ２−１） 、次にＩＣカード内のＲＡＭ４
の同じ＜ＯＡ八へへＨでアドレスされる番地のデータ（
つまり前のステップ２−１で書込まれたデータ）を読出
す（ステップ２−２）。 なおここで前記の１６進表示の数“０ΔＡ Ａ Ａ １
１″は２進表示では“１０１０１０１０１０１０１０１
０Ｂ”で表わされ、同様に１６進表示数“０ＡＡ１１″
は２進表示では“ｌ０ＩＯＩＯＩＯＢで表わされる。 さて次のステップ２−３では、前のステップ２２で読出
したデータがステップ２−１で書込んだ前記のテストパ
ターンデータＯＡ Ａ ｉに一致するか否かを判別する
。ここで一致しなければ（分岐Ｎ）、表示手段５に異常
表示を行う（ステップ２−８）。 一方、前記ステップ２−３で一致したならば（分岐Ｙ）
、さらにＩＣカード内ＲＡＭ４の５５５５１１でアドレ
スされる番地にチエツクパターンデータ５５１１を書込
み（ステップ２−４）、次にＩＣカード内ＲＡＭ４の同
じ＜ ５５５５＋＋でアドレスされる番地のデータを読
出す（ステップ２−５）。 なお、ここで１６進表示数“５５５５８”は２進表示“
０１０１０１０１０１０１０１０１Ｂ”で表わされ、同
様に１６進表示数“５５Ｈ’は２進表示“０ＬＯＩＯＩ
ＯＩＢ”で表わされる。 次のステップ２−６では前記ステップ２−５で読出した
データが、前記ステップ２−４で書込んだテストパター
ンデータ５５１１に一致するか否かを判別する。ここで
一致しなければ（分岐Ｎ）、前記と同様に異常表示を行
い（ステップ２−８）、一致したならば（ステップ２−
６１分分岐）、接点２の接続は正常と判定して、以後の
正規のデータ処理を開始する（ステップ２−７）。 ここでステップ２−１．２−４の動作は第１図のテスト
パターンデータ書込手段ＩＡの動作を表わし、ステップ
２−２．２−５の動作は同じく書込データ続出手段の動
作を表わし、またステップ２−３．２−７の動作は同じ
く続出データ照合手段ＩＣの動作を表わしている。
本発明によれば、ホス１−ＣＰＵとＩＣカードとが正規
のデータ授受を行うに先立って、初期交信としてテスト
パターンデータをやりとりし、このやりとりが正常に行
われたことを確認したうえで、正規のデータ授受を行う
ようにしたので、ホストＣＰＵとＩＣカードとのパラレ
ル接続によるアドレス、データ、リード／ライトコント
ロールの各信号線および、接点の不具合を検知すること
が容易にできる。またホストＣＰＵとＩＣカードとのシ
リアル交信による信号線および、接点の不具合も同様に
検知できる。また、不具合を検知した場合、外部に表示
して知らせることが可能となる。
のデータ授受を行うに先立って、初期交信としてテスト
パターンデータをやりとりし、このやりとりが正常に行
われたことを確認したうえで、正規のデータ授受を行う
ようにしたので、ホストＣＰＵとＩＣカードとのパラレ
ル接続によるアドレス、データ、リード／ライトコント
ロールの各信号線および、接点の不具合を検知すること
が容易にできる。またホストＣＰＵとＩＣカードとのシ
リアル交信による信号線および、接点の不具合も同様に
検知できる。また、不具合を検知した場合、外部に表示
して知らせることが可能となる。
第１図は本発明の一実施例としてのシステム構成を示す
ブロック図、第２図は第１図におけるホストＣＰＵの要
部動作を示すフローチャートである。 １：ホストＣＰＵ、ｌＡニテストパターンデータ書込手
段、ＩＢ：書込データ読出手段、ＩＣ：続出データ照合
手段、 ：接点、 Ｃカード、 第 図 牙２図
ブロック図、第２図は第１図におけるホストＣＰＵの要
部動作を示すフローチャートである。 １：ホストＣＰＵ、ｌＡニテストパターンデータ書込手
段、ＩＢ：書込データ読出手段、ＩＣ：続出データ照合
手段、 ：接点、 Ｃカード、 第 図 牙２図
Claims (1)
- １）ホストＣＰＵがＩＣカードをアクセスして正規の処
理を開始するに先立って、このＩＣカード内のＲＡＭの
所定の領域に所定のパターンデータを書込んだのち、こ
の書込みデータを読出し、この読出されたデータが前記
パターンデータに一致しないときは異常信号を出力し、
同じく一致したときは前記の正規の処理を開始するよう
にしたことを特徴とするＩＣカードの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32839688A JPH02171991A (ja) | 1988-12-26 | 1988-12-26 | Ｉｃカードの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32839688A JPH02171991A (ja) | 1988-12-26 | 1988-12-26 | Ｉｃカードの制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02171991A true JPH02171991A (ja) | 1990-07-03 |
Family
ID=18209787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32839688A Pending JPH02171991A (ja) | 1988-12-26 | 1988-12-26 | Ｉｃカードの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02171991A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019277A (ja) * | 1983-07-12 | 1985-01-31 | Toshiba Corp | カ−ドシステム |
| JPS61182188A (ja) * | 1985-02-06 | 1986-08-14 | Toshiba Corp | 携帯可能媒体 |
-
1988
- 1988-12-26 JP JP32839688A patent/JPH02171991A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019277A (ja) * | 1983-07-12 | 1985-01-31 | Toshiba Corp | カ−ドシステム |
| JPS61182188A (ja) * | 1985-02-06 | 1986-08-14 | Toshiba Corp | 携帯可能媒体 |
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