JPH02132830A - 選択酸化方法 - Google Patents
選択酸化方法Info
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- JPH02132830A JPH02132830A JP28715688A JP28715688A JPH02132830A JP H02132830 A JPH02132830 A JP H02132830A JP 28715688 A JP28715688 A JP 28715688A JP 28715688 A JP28715688 A JP 28715688A JP H02132830 A JPH02132830 A JP H02132830A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、選択酸化方法に関し、特に、高集積密度の半
導体集積回路装置における素子間分離を〔発明の概要〕 本発明による選択酸化方法は、少なくとも半導体酸化膜
と半導体膜と耐酸化膜とを順次積層させた酸化マスクを
半導体基体上に形成する工程と、上記酸化マスクを用い
て上記半導体基体を選択的に酸化する工程と、上記耐酸
化膜を除去する工程と、上記半導体層及び上記半導体基
体の表面を酸化する工程と、上記半導体層及び上記半導
体基体の表面を酸化することにより形成された酸化膜及
び上記半導体酸化膜を除去する工程とを具備している。
導体集積回路装置における素子間分離を〔発明の概要〕 本発明による選択酸化方法は、少なくとも半導体酸化膜
と半導体膜と耐酸化膜とを順次積層させた酸化マスクを
半導体基体上に形成する工程と、上記酸化マスクを用い
て上記半導体基体を選択的に酸化する工程と、上記耐酸
化膜を除去する工程と、上記半導体層及び上記半導体基
体の表面を酸化する工程と、上記半導体層及び上記半導
体基体の表面を酸化することにより形成された酸化膜及
び上記半導体酸化膜を除去する工程とを具備している。
これによって、半導体基体の局所的なエッチングを生じ
ることなく、酸化マスクを構成する半導体膜を除去する
ことができる。
ることなく、酸化マスクを構成する半導体膜を除去する
ことができる。
半導体集積回路装置における素子間分離領域は通常、選
択酸イヒ法（ＬＯＣＯＳ法）により形成されている。し
かし、良く知られているように、従？のＬＯＣＯＳ法で
は、フィールド酸化膜の端部に形成されるバーズビーク
の長さが大きく、これが高集積密度化を阻む要因となっ
ていた。
択酸イヒ法（ＬＯＣＯＳ法）により形成されている。し
かし、良く知られているように、従？のＬＯＣＯＳ法で
は、フィールド酸化膜の端部に形成されるバーズビーク
の長さが大きく、これが高集積密度化を阻む要因となっ
ていた。
そこで、よりバーズビーク長が小さいフィールド酸化膜
を形成する技術が提案されている（例えば、特開昭６１
−７４３５０号公報及び特願昭６３−２２０２０９号）
。
を形成する技術が提案されている（例えば、特開昭６１
−７４３５０号公報及び特願昭６３−２２０２０９号）
。
第２図Ａ〜第２図Ｆはその一つの方法を示し、耐酸化膜
としてのＳｔ． Ｎ．膜の下層に多結晶シリコン（Ｓｉ
）膜を含む多Ｎ構造の酸化マスクを用いて選択酸化を
行うものである。この方法によれば、第２図Ａに示すよ
うに、まずＳｔ基板１０１の表面に熱酸化により例えば
膜厚５０人程度のＳｉｎ．膜（パッドＳｉｆｔ膜）１０
２を形成した後、このＳｔＯ■膜１０２の全面に例えば
ＣＶＤ法により例えば膜厚５００人程度の多結晶Ｓｉ膜
１０３を形成する。次に、この多結晶Ｓｔ膜１０３の表
面に熱酸化により例えば膜厚８０人程度のＳｉｎｇ膜１
０４を形成した後、このＳｉＯ■膜１０４の全面に例え
ばＣＶＤ法により例えば膜厚１０００人程度のＳｉｎ？
４膜１０５を形成する。この後、これらのＳｉ３Ｎ４膜
１０５、Ｓｉｎ．膜１０４及び多結晶Ｓｔ膜１０３をエ
ッチングにより所定形状にパターンニングして第２図Ａ
に示すような形状とする。
としてのＳｔ． Ｎ．膜の下層に多結晶シリコン（Ｓｉ
）膜を含む多Ｎ構造の酸化マスクを用いて選択酸化を
行うものである。この方法によれば、第２図Ａに示すよ
うに、まずＳｔ基板１０１の表面に熱酸化により例えば
膜厚５０人程度のＳｉｎ．膜（パッドＳｉｆｔ膜）１０
２を形成した後、このＳｔＯ■膜１０２の全面に例えば
ＣＶＤ法により例えば膜厚５００人程度の多結晶Ｓｉ膜
１０３を形成する。次に、この多結晶Ｓｔ膜１０３の表
面に熱酸化により例えば膜厚８０人程度のＳｉｎｇ膜１
０４を形成した後、このＳｉＯ■膜１０４の全面に例え
ばＣＶＤ法により例えば膜厚１０００人程度のＳｉｎ？
４膜１０５を形成する。この後、これらのＳｉ３Ｎ４膜
１０５、Ｓｉｎ．膜１０４及び多結晶Ｓｔ膜１０３をエ
ッチングにより所定形状にパターンニングして第２図Ａ
に示すような形状とする。
次に、この状態で熱酸化を行う。これによって、第２図
Ｂに示すように、Ｓｉ基仮１０１の表面にフィールドＳ
ｉｎ．膜１０６が選択的に形成され、素子間分離が行わ
れる。この熱酸化の際には、Ｓｉ３Ｎ４膜１０５の両端
部の下方の部分の多結晶Ｓｉ膜１０３も酸化されること
がら、フィールドＳｉｎ．膜１０６の端部に形成される
バーズビークの長さを小さくすることができる。
Ｂに示すように、Ｓｉ基仮１０１の表面にフィールドＳ
ｉｎ．膜１０６が選択的に形成され、素子間分離が行わ
れる。この熱酸化の際には、Ｓｉ３Ｎ４膜１０５の両端
部の下方の部分の多結晶Ｓｉ膜１０３も酸化されること
がら、フィールドＳｉｎ．膜１０６の端部に形成される
バーズビークの長さを小さくすることができる。
次に、Ｓｉ． Ｎ．膜１０５及びＳｉ０２膜１０４をエ
ッチング除去して、第２図Ｃに示す状態とする。
ッチング除去して、第２図Ｃに示す状態とする。
次に、ドライエッチングにより多結晶Ｓｉ膜１ｏ３をエ
ッチング除去して、第２図Ｄに示す状態とする。
ッチング除去して、第２図Ｄに示す状態とする。
次に、ＳｉＯ■膜１０２をエッチング除去して、第２図
Ｅに示すようにＳｉ基板１０１の表面を露出させる。
Ｅに示すようにＳｉ基板１０１の表面を露出させる。
？に、ゲート耐圧の向上を目的とする前酸化（犠牲酸化
）を行うことにより、露出したＳｉ基板１０１の表面に
ＳｉＯ■膜１０７を形成する．次に、このＳ ｉ Ｏ
ｔ膜１０７をエッチング除去した後、再び熱酸化（ゲー
ト酸化）を行うことによりゲートＳｉｎ．膜（図示せず
）を形成する。この後、目的とする半導体集積回路装置
の製造工程に従って工程を進める． 〔発明が解決しようとする課題〕 本発明者の知見によれば、第２図Ａ〜第２図Ｆに示す方
法では、熱酸化の際の応力により多結晶Ｓｉ膜１０４に
歪みが発生し、この多結晶Ｓｔ膜ｌＯ４に微小な穴が形
成される。このため、この多結晶Ｓｉ膜１０４をドライ
エッチングにより除去する際に、この多結晶５４膜１０
４の微小な穴を通じてＳｔ基板１０１が局所的にエッチ
ングされてしまい、後工程で不都合を生じてしまうとい
う問題があった． 従って本発明の目的は、半導体基体の局所的なエッチン
グを生じることなく、酸化マスクを構成する半導体膜を
除去することができる選択酸化方法を提供することにあ
る。
）を行うことにより、露出したＳｉ基板１０１の表面に
ＳｉＯ■膜１０７を形成する．次に、このＳ ｉ Ｏ
ｔ膜１０７をエッチング除去した後、再び熱酸化（ゲー
ト酸化）を行うことによりゲートＳｉｎ．膜（図示せず
）を形成する。この後、目的とする半導体集積回路装置
の製造工程に従って工程を進める． 〔発明が解決しようとする課題〕 本発明者の知見によれば、第２図Ａ〜第２図Ｆに示す方
法では、熱酸化の際の応力により多結晶Ｓｉ膜１０４に
歪みが発生し、この多結晶Ｓｔ膜ｌＯ４に微小な穴が形
成される。このため、この多結晶Ｓｉ膜１０４をドライ
エッチングにより除去する際に、この多結晶５４膜１０
４の微小な穴を通じてＳｔ基板１０１が局所的にエッチ
ングされてしまい、後工程で不都合を生じてしまうとい
う問題があった． 従って本発明の目的は、半導体基体の局所的なエッチン
グを生じることなく、酸化マスクを構成する半導体膜を
除去することができる選択酸化方法を提供することにあ
る。
上記課題を解決するため、本発明による選択酸化方法は
、少な《とも半導体酸化膜（２）と半導体＃（３）と耐
酸化膜（５）とを順次積層させた酸化マスクを半導体基
体（１）上に形成する工程と、酸化マスクを用いて半導
体基体（１）を選択的に酸化する工程と、耐酸化膜（５
）を除去する工程と、半導体ｆｆ（３）及び半導体基体
（１）の表面を酸化する工程と、半導体膜（３）及び半
導体基体（１）の表面を酸化することにより形成された
酸化膜（７．８）及び半導体酸化膜（２）を除去する工
程とを具備している。
、少な《とも半導体酸化膜（２）と半導体＃（３）と耐
酸化膜（５）とを順次積層させた酸化マスクを半導体基
体（１）上に形成する工程と、酸化マスクを用いて半導
体基体（１）を選択的に酸化する工程と、耐酸化膜（５
）を除去する工程と、半導体ｆｆ（３）及び半導体基体
（１）の表面を酸化する工程と、半導体膜（３）及び半
導体基体（１）の表面を酸化することにより形成された
酸化膜（７．８）及び半導体酸化膜（２）を除去する工
程とを具備している。
上記した手段によれば、半導体膜（３）を酸化により酸
化１ｆｉ（７）に変えてからこの酸化膜（７）を除去す
ることによりこの半導体膜（３）を除去しているので、
半導体膜（３）をドライエッチングにより除去する場合
のように半導体基体（１）が局所的にエッチングされて
しまう問題がなくなる。すなわち、半導体基体（１）の
局所的なエッチングを生じることなく、半導体膜（３）
を除去することができる． ？実施例〕 以下、本発明の一実施例について図面を参照しながら説
明する． 第１図Ａ〜第１図Ｅは本発明の一実施例を示す．本実施
例においては、まず第２図Ａ及び第２図Ｂに示すと同様
に工程を進めて選択酸化を終了する。第１図Ａはその状
態を示す．第１図Ａにおいて、符号１はＳｌ基板、符号
２はＳｉＯ■膜、符号３は多結晶Ｓｔ膜、符号４はＳｉ
Ｏｚ膜、符号５はＳｉ３Ｎ４膜、符号６はフィールドＳ
ｉＯｚ膜を示す。
化１ｆｉ（７）に変えてからこの酸化膜（７）を除去す
ることによりこの半導体膜（３）を除去しているので、
半導体膜（３）をドライエッチングにより除去する場合
のように半導体基体（１）が局所的にエッチングされて
しまう問題がなくなる。すなわち、半導体基体（１）の
局所的なエッチングを生じることなく、半導体膜（３）
を除去することができる． ？実施例〕 以下、本発明の一実施例について図面を参照しながら説
明する． 第１図Ａ〜第１図Ｅは本発明の一実施例を示す．本実施
例においては、まず第２図Ａ及び第２図Ｂに示すと同様
に工程を進めて選択酸化を終了する。第１図Ａはその状
態を示す．第１図Ａにおいて、符号１はＳｌ基板、符号
２はＳｉＯ■膜、符号３は多結晶Ｓｔ膜、符号４はＳｉ
Ｏｚ膜、符号５はＳｉ３Ｎ４膜、符号６はフィールドＳ
ｉＯｚ膜を示す。
次に、Ｓｉ３ Ｎ．膜５を例えばホットりん酸によりエ
ッチング除去して、第１図Ｂに示す状態とす？． 次に、この状態で熱酸化を行うことにより、多結晶Ｓｉ
膜３を完全に酸化し、引き続いてｓｉ基板１の表面を酸
化して犠牲酸化を行う。符号７は多結晶Ｓｔ膜３の酸化
により形成されたＳｉｆｔ膜を示す．このＳｉｎ！膜７
の膜厚は多結晶Ｓｉ膜３の厚さの約１．５倍である。ま
た、符号８は、Ｓｉ基板１の表面の酸化により形成され
たＳｉＯ■膜を示す。このＳｉｎｇ膜８の膜厚は例えば
数百人程度である。
ッチング除去して、第１図Ｂに示す状態とす？． 次に、この状態で熱酸化を行うことにより、多結晶Ｓｉ
膜３を完全に酸化し、引き続いてｓｉ基板１の表面を酸
化して犠牲酸化を行う。符号７は多結晶Ｓｔ膜３の酸化
により形成されたＳｉｆｔ膜を示す．このＳｉｎ！膜７
の膜厚は多結晶Ｓｉ膜３の厚さの約１．５倍である。ま
た、符号８は、Ｓｉ基板１の表面の酸化により形成され
たＳｉＯ■膜を示す。このＳｉｎｇ膜８の膜厚は例えば
数百人程度である。
次に、これらのＳｉＯｔ膜７，２．８を例えばフッ酸系
のエッチング液によりエッチング除去して、第１図Ｄに
示すようにＳｉ基板１の表面を露出させる。なお、この
エッチングの際には、フィールドＳｉｎ．膜６もエッチ
ングされて膜厚が減少するが、これは実際上問題とはな
らない。
のエッチング液によりエッチング除去して、第１図Ｄに
示すようにＳｉ基板１の表面を露出させる。なお、この
エッチングの際には、フィールドＳｉｎ．膜６もエッチ
ングされて膜厚が減少するが、これは実際上問題とはな
らない。
次に、この露出したＳｔ基板１の表面に熱酸化によりゲ
ートＳｉｎｇ膜９を形成する。
ートＳｉｎｇ膜９を形成する。
この後、例えばＭＯＳＬＳＩの製造工程に従って工程を
進める。
進める。
以上のように、本実施例によれば、多結晶Ｓｉ膜３を熱
酸化してＳｉ０２膜７に変えた後、このＳｉＯ２膜７を
エッチング除去しているので、多結晶Ｓｉ膜３をドライ
エッチングにより除去する従来技術の場合のようにＳｉ
基仮ｌが局所的にエッチングされてしまう問題を完全に
解決することができる．しかも、多結晶Ｓｔ膜３の酸化
は犠牲酸化と同時に行うことができるので、工程の増加
はない。
酸化してＳｉ０２膜７に変えた後、このＳｉＯ２膜７を
エッチング除去しているので、多結晶Ｓｉ膜３をドライ
エッチングにより除去する従来技術の場合のようにＳｉ
基仮ｌが局所的にエッチングされてしまう問題を完全に
解決することができる．しかも、多結晶Ｓｔ膜３の酸化
は犠牲酸化と同時に行うことができるので、工程の増加
はない。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、本発明は、ＭＯＳＬＳＩの製造ばかりでなく、
バイボーラ−ＣＭＯＳＬＳＩやバイボーラＬＳＩの製造
に適用することも可能である．
バイボーラ−ＣＭＯＳＬＳＩやバイボーラＬＳＩの製造
に適用することも可能である．
第１図Ａ〜第１図Ｅは本発明の一実施例を工程順に説明
するための断面図、第２図Ａ〜第２図Ｆは従来の選択酸
化法を工程順に説明するための断面図である。 図面における主要な符号の説明 １：Ｓｉ基板、 ２，４，７．８ ：ＳｉＯｚ膜、３：
多結晶Ｓｔ膜、 ６：フィールドＳｉｎ２膜、９ ：ゲ
ートＳｉｎｇ 膜。
するための断面図、第２図Ａ〜第２図Ｆは従来の選択酸
化法を工程順に説明するための断面図である。 図面における主要な符号の説明 １：Ｓｉ基板、 ２，４，７．８ ：ＳｉＯｚ膜、３：
多結晶Ｓｔ膜、 ６：フィールドＳｉｎ２膜、９ ：ゲ
ートＳｉｎｇ 膜。
Claims (1)
- 【特許請求の範囲】 少なくとも半導体酸化膜と半導体膜と耐酸化膜とを順次
積層させた酸化マスクを半導体基体上に形成する工程と
、 上記酸化マスクを用いて上記半導体基体を選択的に酸化
する工程と、 上記耐酸化膜を除去する工程と、 上記半導体層及び上記半導体基体の表面を酸化する工程
と、 上記半導体層及び上記半導体基体の表面を酸化すること
により形成された酸化膜及び上記半導体酸化膜を除去す
る工程とを具備することを特徴とする選択酸化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28715688A JPH02132830A (ja) | 1988-11-14 | 1988-11-14 | 選択酸化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28715688A JPH02132830A (ja) | 1988-11-14 | 1988-11-14 | 選択酸化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02132830A true JPH02132830A (ja) | 1990-05-22 |
Family
ID=17713803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28715688A Pending JPH02132830A (ja) | 1988-11-14 | 1988-11-14 | 選択酸化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02132830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371035A (en) * | 1993-02-01 | 1994-12-06 | Motorola Inc. | Method for forming electrical isolation in an integrated circuit device |
| US6239001B1 (en) | 1997-01-10 | 2001-05-29 | Nec Corporation | Method for making a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115538A (ja) * | 1982-12-20 | 1984-07-04 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 集積回路の製造方法 |
-
1988
- 1988-11-14 JP JP28715688A patent/JPH02132830A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115538A (ja) * | 1982-12-20 | 1984-07-04 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 集積回路の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371035A (en) * | 1993-02-01 | 1994-12-06 | Motorola Inc. | Method for forming electrical isolation in an integrated circuit device |
| US6239001B1 (en) | 1997-01-10 | 2001-05-29 | Nec Corporation | Method for making a semiconductor device |
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