JPH0212923A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0212923A JPH0212923A JP63163804A JP16380488A JPH0212923A JP H0212923 A JPH0212923 A JP H0212923A JP 63163804 A JP63163804 A JP 63163804A JP 16380488 A JP16380488 A JP 16380488A JP H0212923 A JPH0212923 A JP H0212923A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超高速のバイポーラＩ・ランジスタ集積回路
等の半導体装置に関する。
等の半導体装置に関する。
本発明は、半導体基体に形成された溝状素子分離領域上
に延在して半導体基体の不純物領域に接続されてなる配
線を有する半導体装置において、配線下で且つ溝状素子
分離領域に接する表面に、埋置された絶縁層領域を形成
することにより、配線と不純物領域間の寄生容量を低減
して半導体装置の高速化を図るようにしたものである。
に延在して半導体基体の不純物領域に接続されてなる配
線を有する半導体装置において、配線下で且つ溝状素子
分離領域に接する表面に、埋置された絶縁層領域を形成
することにより、配線と不純物領域間の寄生容量を低減
して半導体装置の高速化を図るようにしたものである。
（従来の技術〕
近時、素子分離領域に断面Ｖ字状あるいは０字状の深い
溝を形成して分離を行ういわゆるトレンチ型の分離法を
用いたバイポーラトランジスタ集積回路が提案されてい
る。
溝を形成して分離を行ういわゆるトレンチ型の分離法を
用いたバイポーラトランジスタ集積回路が提案されてい
る。
第４図はトレンチ型分離法を用いたバイポーラトランジ
スタ集積回路の要部の一例を示す、同図において、（１
）はシリコン半導体基板を示し、これは例えばｐ型シリ
コンサブストレート（２）上にコレクタ埋込み領域とな
るｎ形半導体ｔｉｉｌ（３１とコレクタ領域となる高比
砥抗のｎ形半導体層（４）を順次エピタキシーして構率
される。この基板（１）に素子分離溝（トレンチ）（５
）を形成し、その内面を酸化して５ｔ０２１％（６）を
形成すると共に多結晶シリコン層（７）及び５ｉ（ｈ層
（８）を埋込んで溝状（トレンチ型）素子分離領域（９
）が形成される。
スタ集積回路の要部の一例を示す、同図において、（１
）はシリコン半導体基板を示し、これは例えばｐ型シリ
コンサブストレート（２）上にコレクタ埋込み領域とな
るｎ形半導体ｔｉｉｌ（３１とコレクタ領域となる高比
砥抗のｎ形半導体層（４）を順次エピタキシーして構率
される。この基板（１）に素子分離溝（トレンチ）（５
）を形成し、その内面を酸化して５ｔ０２１％（６）を
形成すると共に多結晶シリコン層（７）及び５ｉ（ｈ層
（８）を埋込んで溝状（トレンチ型）素子分離領域（９
）が形成される。
（１０）はｐ形のベース領域、（１１）はｐ＋ベースコ
ンタクト領域、（１２）はｎ形のエミッタ領域、（１３
）は選択酸化（ＬＯＧＯＳ ）によるフィールド酸化層
である。
ンタクト領域、（１２）はｎ形のエミッタ領域、（１３
）は選択酸化（ＬＯＧＯＳ ）によるフィールド酸化層
である。
ｐ＋ベースコンタクト領Ｊａ（１１）はｐ形不純物例え
ばボロン（Ｂ）をドーピングした多結晶シリコン（１４
）からのボロン拡散により形成され、この多結晶シリコ
ン層（１４）がベース電極（１５）を取り出すための配
線となっている。エミッタ領域（１２）はｎ形不純物例
えば砒素（Ａｓ）をドーピングした多結晶シリコン層（
１６）からの砒素拡散により形成され、この多結晶シリ
コン層（１６）上にエミッタ電ＷＡ（１７）が形成され
る。（１８）は３１０２層である。又、図示せざるも、
コレクタ埋込み領域（３）を通じてコレクタ電極が形成
される。
ばボロン（Ｂ）をドーピングした多結晶シリコン（１４
）からのボロン拡散により形成され、この多結晶シリコ
ン層（１４）がベース電極（１５）を取り出すための配
線となっている。エミッタ領域（１２）はｎ形不純物例
えば砒素（Ａｓ）をドーピングした多結晶シリコン層（
１６）からの砒素拡散により形成され、この多結晶シリ
コン層（１６）上にエミッタ電ＷＡ（１７）が形成され
る。（１８）は３１０２層である。又、図示せざるも、
コレクタ埋込み領域（３）を通じてコレクタ電極が形成
される。
尚、ｐ＋ベースコンタクト領域（１１）の形成に際して
は分離領域（９）を含む基板（１１上のＳｉｏ２層（８
ａ）をパターニングして後、ボロンがドープされた多結
晶シリコン層（１４）を被着形成しパターニングし、そ
の後の熱処理によって形成される。
は分離領域（９）を含む基板（１１上のＳｉｏ２層（８
ａ）をパターニングして後、ボロンがドープされた多結
晶シリコン層（１４）を被着形成しパターニングし、そ
の後の熱処理によって形成される。
ここで、５ｉ（ｈ Ｎ （８ａ）を全てエツチング除去
することも考えられるが、この場合、トレンチ（５）内
の５ｉ０２Ｊｌｌ（８１を一部エッチング除去してしま
い段差が生じてしまう。この段差はその後の工程に悪影
響を与える。このため、５ｔ（ｈ層（８ａ）は平坦化を
保つ上から設けられている。
することも考えられるが、この場合、トレンチ（５）内
の５ｉ０２Ｊｌｌ（８１を一部エッチング除去してしま
い段差が生じてしまう。この段差はその後の工程に悪影
響を与える。このため、５ｔ（ｈ層（８ａ）は平坦化を
保つ上から設けられている。
上述の第４図に示すバイポーラトランジスタにおいては
、その高速化のためにはコレクターベース間の容ｆｆｌ
ＣＣＢを低減する必要がある。この容量Ｃｃｓは、主
としてベースコンタクト領域（１１）におけるｐ＋
ｎ接合容ＭＣ１と、５ｉ（ｈ層（８ａ）を挟んで多結晶
シリコン層（１４）とコレクタｆ！ｒＩ域（４）間で構
成される容量即ちベース配線の下のＭｉｓ容量 Ｃ２の
和（ＣＣＢ−ＣＩ ＋Ｃ２）で与えられる。
、その高速化のためにはコレクターベース間の容ｆｆｌ
ＣＣＢを低減する必要がある。この容量Ｃｃｓは、主
としてベースコンタクト領域（１１）におけるｐ＋
ｎ接合容ＭＣ１と、５ｉ（ｈ層（８ａ）を挟んで多結晶
シリコン層（１４）とコレクタｆ！ｒＩ域（４）間で構
成される容量即ちベース配線の下のＭｉｓ容量 Ｃ２の
和（ＣＣＢ−ＣＩ ＋Ｃ２）で与えられる。
セルファライン工程によってｐ ＋ ｎ接合容１ｉＣ
ｔを小さ（しても、ＭＩＳ容量Ｃ２の寄与が無視できな
い。
ｔを小さ（しても、ＭＩＳ容量Ｃ２の寄与が無視できな
い。
一方、ｐ＋ベースコンタクト領域（１１）を素子分離領
域（９）の間隔Ｘを小さくすることによりＭｉｓ容ｉｔ
Ｃ２を実効的に減らすことができると考えられるが、
ｐ＋ベースコンタクト領域（１１）及び素子分離領域（
９）間のトレランス寸法即ち間隔Ｘとしては０．２〜０
．３μｍが限界であった。
域（９）の間隔Ｘを小さくすることによりＭｉｓ容ｉｔ
Ｃ２を実効的に減らすことができると考えられるが、
ｐ＋ベースコンタクト領域（１１）及び素子分離領域（
９）間のトレランス寸法即ち間隔Ｘとしては０．２〜０
．３μｍが限界であった。
また、５ｉ（ｈ層（８ａ）の膜厚ｙは段差の関係で０．
１８ｍ１程度でありあまり厚く形成することができない
。
１８ｍ１程度でありあまり厚く形成することができない
。
本発明は、上述の点に鑑み、トレンチ型の素子分離法を
用いてなる半導体装置において、その寄生容量をより低
減して超高速化を可能にした半導体装置を提供するもの
である。
用いてなる半導体装置において、その寄生容量をより低
減して超高速化を可能にした半導体装置を提供するもの
である。
本発明は、半導体基体に形成された溝状素子分離領域と
、この素子分離領域上に延在し、半導体基体の不純物領
域に接続されてなる配線を有する半導体装置において、
配線下で且つ素子分Ｊｉｍ領域に接する半導体基体表面
に埋置されてなる絶縁層領域を有して構成する。
、この素子分離領域上に延在し、半導体基体の不純物領
域に接続されてなる配線を有する半導体装置において、
配線下で且つ素子分Ｊｉｍ領域に接する半導体基体表面
に埋置されてなる絶縁層領域を有して構成する。
素子分離領域に接する半導体基体表面に埋置されてなる
絶縁層領域は厚く形成される。このため、配線と半導体
基体表面の寄生容量は小さくなる。
絶縁層領域は厚く形成される。このため、配線と半導体
基体表面の寄生容量は小さくなる。
また、素子分離領域と不純物領域間の上記絶縁層領域の
寸法も小さくできるので、これによっても配線と半導体
基体表面間の寄生容量が小さくなる。
寸法も小さくできるので、これによっても配線と半導体
基体表面間の寄生容量が小さくなる。
以下、図面を参照して本発明をバイポーラトランジスタ
集積回路に通用した場合の一例を、その製法と共に説明
する。
集積回路に通用した場合の一例を、その製法と共に説明
する。
本例においては、第１図Ａに示すように例えばｐ形のシ
リコン半導体サブストレイト（２２）を用意し、これの
上にコレクタ埋込み領域を構成する低比抵抗のｎ形の半
導体層（２３）と、更にこれの上にこの半導体層（２３
）と同導電形を有するも高比抵抗のコレクタ領域を構成
する半導体層（２４）とを順次エピキタシーし、半導体
基板（２１）を構成する０次いで半導体基板（２１）の
表面を例えば熱酸化して薄い５ｉ０２膜によるバッファ
層（２５）を形成し、これの上にシリコン窒化膜（２６
）を被着形成し、さらに、これの上に例えば厚さ１μ鋼
の５ｔＯ２膜（２７）をＣＶＬ）法等によって形成する
。
リコン半導体サブストレイト（２２）を用意し、これの
上にコレクタ埋込み領域を構成する低比抵抗のｎ形の半
導体層（２３）と、更にこれの上にこの半導体層（２３
）と同導電形を有するも高比抵抗のコレクタ領域を構成
する半導体層（２４）とを順次エピキタシーし、半導体
基板（２１）を構成する０次いで半導体基板（２１）の
表面を例えば熱酸化して薄い５ｉ０２膜によるバッファ
層（２５）を形成し、これの上にシリコン窒化膜（２６
）を被着形成し、さらに、これの上に例えば厚さ１μ鋼
の５ｔＯ２膜（２７）をＣＶＬ）法等によって形成する
。
次に、第１図Ｂに示すようにレジスト層（図示せず）を
介して素子分離溝を形成すべき部分上の５ｉ０２映（２
７）、シリコン窒化膜（２６）及びバッファＩ！ （２
５）にこれらを貫通する窓（２８）を形成する。
介して素子分離溝を形成すべき部分上の５ｉ０２映（２
７）、シリコン窒化膜（２６）及びバッファＩ！ （２
５）にこれらを貫通する窓（２８）を形成する。
そして、５ｉ０２映（２７）、シリコン窒化膜（２６）
及びバッファ層（２５）をマスクとして窓（２８）を通
じて基板（２１）をその半導体層（２４）及び（２３）
を横切る深さをもって異方性エツチング例えばＲＩＥ（
反応性イオンエツチング）′！４のドライエツチングに
よって素子分離溝（２９）！即ち第１トレンチの形成を
行う、同様にして、トランジスタの活性領域とコレクタ
コンタクト領域分離する部分上のＳｉＯ２膜（２７）、
シリコン窒化Ｉｔ！ｉｆ！（２６）及びバッファ層（２
５）にこれらを貫通する＊（３０）を形成し、この：＊
（３０）を通じてＲＩＥ等のドライエツチングによって
ｎ＋半導体層（２３）に達する深さの分離ｔＪ（３１）
即ち第２のトレンチを形成する。
及びバッファ層（２５）をマスクとして窓（２８）を通
じて基板（２１）をその半導体層（２４）及び（２３）
を横切る深さをもって異方性エツチング例えばＲＩＥ（
反応性イオンエツチング）′！４のドライエツチングに
よって素子分離溝（２９）！即ち第１トレンチの形成を
行う、同様にして、トランジスタの活性領域とコレクタ
コンタクト領域分離する部分上のＳｉＯ２膜（２７）、
シリコン窒化Ｉｔ！ｉｆ！（２６）及びバッファ層（２
５）にこれらを貫通する＊（３０）を形成し、この：＊
（３０）を通じてＲＩＥ等のドライエツチングによって
ｎ＋半導体層（２３）に達する深さの分離ｔＪ（３１）
即ち第２のトレンチを形成する。
次に、第１図Ｃに示すように、５ｔ（ｈ膜（２７）をエ
ツチング除去すると共に、このとき同時の分離溝（２９
）及び（３１）の内側に臨む部分よりバッフ１層（２５
）をも一部エッチングし、即ち所謂アンダーカットシて
後退させる。アンダーカット部（３２）の距離ｘ１の程
度はエツチングにより所望のものが得られるが、０．１
〜０．２μ曽程度を可とする。
ツチング除去すると共に、このとき同時の分離溝（２９
）及び（３１）の内側に臨む部分よりバッフ１層（２５
）をも一部エッチングし、即ち所謂アンダーカットシて
後退させる。アンダーカット部（３２）の距離ｘ１の程
度はエツチングにより所望のものが得られるが、０．１
〜０．２μ曽程度を可とする。
次に、第１図りに示すようにシリコン窒化膜（２６）を
マスクとして素子分離溝（２９）及び分離ｒｊｉ（３１
）の夫々内側壁を表面熱酸化して０．１μｍ〜０．３μ
ｍ厚の５ｔ（ｈによる絶縁層（３３）を形成する。この
表面熱酸化時、同時にバッファ層（２５）のアンダーカ
ット部（３２）に臨む基板表面が酸化され、若干バーズ
ビークが入って、バッファ層（２５）より厚い例えば０
．１５〜０．３μ麟厚の５ｔ（ｈよりなる絶縁層領域（
３４）が形成される。
マスクとして素子分離溝（２９）及び分離ｒｊｉ（３１
）の夫々内側壁を表面熱酸化して０．１μｍ〜０．３μ
ｍ厚の５ｔ（ｈによる絶縁層（３３）を形成する。この
表面熱酸化時、同時にバッファ層（２５）のアンダーカ
ット部（３２）に臨む基板表面が酸化され、若干バーズ
ビークが入って、バッファ層（２５）より厚い例えば０
．１５〜０．３μ麟厚の５ｔ（ｈよりなる絶縁層領域（
３４）が形成される。
次に、第１図Ｅに示すように素子分離溝（２９）及び分
離溝（３１）内を埋込んで基板上に全面的に半導体ｒ−
例えば多結晶シリコン）’１ｔ（３５）をＣＶＤ法等に
よって形成する。
離溝（３１）内を埋込んで基板上に全面的に半導体ｒ−
例えば多結晶シリコン）’１ｔ（３５）をＣＶＤ法等に
よって形成する。
次に、第１図ドに示すように多結晶シリコン層（３５）
に対ず゛るエッチバックを行って、素子分離溝（２９）
及び分離溝（３１）内を残すように基板表面から所定深
さ位置までの上層部の多結晶シリコンｌ１ｌ（３５）を
異方性エツチング例えばＲＩＭによって除去する。
に対ず゛るエッチバックを行って、素子分離溝（２９）
及び分離溝（３１）内を残すように基板表面から所定深
さ位置までの上層部の多結晶シリコンｌ１ｌ（３５）を
異方性エツチング例えばＲＩＭによって除去する。
次に、第１図Ｇに示すように、シリコン窒化膜（２６）
を除去して後、素子分離溝（２９）及び分離溝（３１）
内を含んで基板（２１）上に５ｉ（ｈ Ｊｉｉｌ （３
６）をＣＶＬ）法等によって形成する。
を除去して後、素子分離溝（２９）及び分離溝（３１）
内を含んで基板（２１）上に５ｉ（ｈ Ｊｉｉｌ （３
６）をＣＶＬ）法等によって形成する。
次に、９ＩＡｔ図Ｈに示すように、５ｉ（ｈ層（３６）
をＲＩＥ’Ｊによってエッチバックして基板（２１）上
の全面に所定の厚み例えば０．１μ−程度を残すように
素子分離溝（２９）及び分１ｉｌＦ溝（３１）内に５ｉ
（ｈ層（３６）を埋込んで素子分離領域（３７）及び分
離領域（３８）を形成する。
をＲＩＥ’Ｊによってエッチバックして基板（２１）上
の全面に所定の厚み例えば０．１μ−程度を残すように
素子分離溝（２９）及び分１ｉｌＦ溝（３１）内に５ｉ
（ｈ層（３６）を埋込んで素子分離領域（３７）及び分
離領域（３８）を形成する。
次に、第１図１に示すように選択酸化（ＬＯＧＯ５）処
理によってフィールド、部に厚い５ｔ０２による絶縁１
’ｉ＃（３９）を形成する。この後、選択的にｎ形不純
物をイオン注入し、活性化アニールを行ってｎ＋コレク
タコンタクト領域（４０）を形成する。
理によってフィールド、部に厚い５ｔ０２による絶縁１
’ｉ＃（３９）を形成する。この後、選択的にｎ形不純
物をイオン注入し、活性化アニールを行ってｎ＋コレク
タコンタクト領域（４０）を形成する。
次に、第１図Ｊに示すようにホトレジスト層（４１）を
介して活性領域上の５ｔ０２層（３６ａ）を選択的にエ
ツチング除去する。この例では前述の分離領域（３７）
及び（３８）の上縁に接する厚い絶縁層領域（３４）上
の８１０２層（３６ａ）を残すように活性領域上の５ｔ
（ｈ Ｊｉｉｍ （３６ａ ）を除去し、活性領域のｎ
形半導体ｆｉ！（２４）を露出させる。
介して活性領域上の５ｔ０２層（３６ａ）を選択的にエ
ツチング除去する。この例では前述の分離領域（３７）
及び（３８）の上縁に接する厚い絶縁層領域（３４）上
の８１０２層（３６ａ）を残すように活性領域上の５ｔ
（ｈ Ｊｉｉｍ （３６ａ ）を除去し、活性領域のｎ
形半導体ｆｉ！（２４）を露出させる。
次に、第１図Ｋに示すように、ｐ形不純物例えはボロン
（Ｂ）をドーピングした多結晶シリコンｒｄ（４２）を
全面に例えばＣＶＤ法によって被着形成し、例えば最終
的にベースコンタクト領域とベース電極取出しのための
配線となる部分を残し、他部を選択的にエツチングして
パターン化する。
（Ｂ）をドーピングした多結晶シリコンｒｄ（４２）を
全面に例えばＣＶＤ法によって被着形成し、例えば最終
的にベースコンタクト領域とベース電極取出しのための
配線となる部分を残し、他部を選択的にエツチングして
パターン化する。
そしてこの多結晶シリコン層（４２）上を含んで全面に
例えばＣＶＤ法によってマスク層となるＳｔ０２ｌｍ（
４３）を形成する。
例えばＣＶＤ法によってマスク層となるＳｔ０２ｌｍ（
４３）を形成する。
次に、第１図りに示すようにフォトエツチングを行って
ベース領域を形成すべき部分上の５ｔ（ｈＩ！（４３）
及び多結晶シリコン層（４２）を選択的にエツチング除
去して窓（４４）を形成する。
ベース領域を形成すべき部分上の５ｔ（ｈＩ！（４３）
及び多結晶シリコン層（４２）を選択的にエツチング除
去して窓（４４）を形成する。
次に、第１図Ｍに示すように窓（４４）を通じてｐ形不
純物例えばボロン（Ｂ）をイオン注入し、熱処理を行っ
てイオン注入領域を活性化してベース領域（４５）を形
成すると共に、多結晶シリコンＩｎ（４２）からその不
純物を拡散させてベース領域（４５）の周囲に高濃度の
ベースコンタクト領域（４６）を形成する。
純物例えばボロン（Ｂ）をイオン注入し、熱処理を行っ
てイオン注入領域を活性化してベース領域（４５）を形
成すると共に、多結晶シリコンＩｎ（４２）からその不
純物を拡散させてベース領域（４５）の周囲に高濃度の
ベースコンタクト領域（４６）を形成する。
次に、第１図Ｎに示すように、全面に５ｔ（ｈ層を例え
ばＣＶＤ法にて被着形成して後、異方性エツチング例え
ばＨＩＥを施して窓（４４）の内側壁に５ｉ（ｈ側壁部
（４７）を形成する。しかる後、５ｉ０２側壁部（４７
）より臨むベース領域（４５）上を含む全面にｎ形の不
純物例えば砒素（Ａ３）がドープされた多結晶シリコン
＃（４Ｂ）を被着形成し、熱処理して、多結晶シリコン
層（４８）からその不純物を拡散させてエミッタ領域（
４９）を形成する。
ばＣＶＤ法にて被着形成して後、異方性エツチング例え
ばＨＩＥを施して窓（４４）の内側壁に５ｉ（ｈ側壁部
（４７）を形成する。しかる後、５ｉ０２側壁部（４７
）より臨むベース領域（４５）上を含む全面にｎ形の不
純物例えば砒素（Ａ３）がドープされた多結晶シリコン
＃（４Ｂ）を被着形成し、熱処理して、多結晶シリコン
層（４８）からその不純物を拡散させてエミッタ領域（
４９）を形成する。
しかる後、第１図Ｏに示すように、バターニングされた
多結晶シリコン層（４８）上にエミッタ電極（５０）を
、多結晶シリコン層（４２）を配線としてその端部に接
するベース電極（５１）を、ざらにコレクタコンタクト
領域（４０）に接するコレクタ電極（５２）を夫々形成
する。各電極（５０） （５１）（５２）は例えばア
ルミニウム電極で形成される。
多結晶シリコン層（４８）上にエミッタ電極（５０）を
、多結晶シリコン層（４２）を配線としてその端部に接
するベース電極（５１）を、ざらにコレクタコンタクト
領域（４０）に接するコレクタ電極（５２）を夫々形成
する。各電極（５０） （５１）（５２）は例えばア
ルミニウム電極で形成される。
尚、必要に応じて電極とシリコン間にバリヤメタル（５
３）を介在させるを可とする。このようにして目的のバ
イポーラトランジスタ集積回路（５４）を得る。
３）を介在させるを可とする。このようにして目的のバ
イポーラトランジスタ集積回路（５４）を得る。
面、上剥では、分ｔｉｌｌ溝（２９）及び（３１）に多
結晶シリコ７ｊｉ！ （３５）及び５ｉＯ２Ｊｔｉｌ
（３６）を埋込んで素子分離領域（３７）及び分離領域
（３８）を形成したが、その他、分離溝（２９）及び（
３１）内を全て５ｉ０２で埋込むこともｌ１ｉＪ能であ
る。
結晶シリコ７ｊｉ！ （３５）及び５ｉＯ２Ｊｔｉｌ
（３６）を埋込んで素子分離領域（３７）及び分離領域
（３８）を形成したが、その他、分離溝（２９）及び（
３１）内を全て５ｉ０２で埋込むこともｌ１ｉＪ能であ
る。
上述の構成によれば、分離溝（２９） （３１）の内
壁と両分％ｌｕ？Ａ （２９） （３１）の上縁に形
成したアンダーカット部のみを選択的に酸化して分離溝
（２９）（３１）の上縁に接する基板表面に埋置する如
く厚い５ｉ０２よりなる絶縁層領域（３４）が形成され
る。
壁と両分％ｌｕ？Ａ （２９） （３１）の上縁に形
成したアンダーカット部のみを選択的に酸化して分離溝
（２９）（３１）の上縁に接する基板表面に埋置する如
く厚い５ｉ０２よりなる絶縁層領域（３４）が形成され
る。
従って、第２図の拡大図で示すようにこの絶縁層領域（
３４）とその上の５ｉ（ｈ層（３６ａ）によって多結晶
シリコンｆｆｌ１（４２）よりなるベース電極取出用の
配線と、コレクタ領域となるｎ形半導体層（２４）間の
実質的な絶縁層の厚みｙｌは大となり、即５０．２５〜
０．４μ鍋程度とすることができ、ここにおける寄生Ｍ
！Ｓ容量Ｃ２が小さくなる。また、アンダーカット等に
より分離領域とベースコンタクト領域間のトレランス寸
法をセルファラインで決定できることにより、その寸法
ｘ１が容易に０．１〜０．２μ−とすることができ、そ
れだけ寄生Ｍ１ｓ容量Ｃ２を小さくすることができる。
３４）とその上の５ｉ（ｈ層（３６ａ）によって多結晶
シリコンｆｆｌ１（４２）よりなるベース電極取出用の
配線と、コレクタ領域となるｎ形半導体層（２４）間の
実質的な絶縁層の厚みｙｌは大となり、即５０．２５〜
０．４μ鍋程度とすることができ、ここにおける寄生Ｍ
！Ｓ容量Ｃ２が小さくなる。また、アンダーカット等に
より分離領域とベースコンタクト領域間のトレランス寸
法をセルファラインで決定できることにより、その寸法
ｘ１が容易に０．１〜０．２μ−とすることができ、そ
れだけ寄生Ｍ１ｓ容量Ｃ２を小さくすることができる。
その結果ベース−コレクタ間容ｉｔ ＣＣＢを低減する
ことができ、超高速のバイポーラトランジスタ集積回路
が得られる。
ことができ、超高速のバイポーラトランジスタ集積回路
が得られる。
第３図は本発明の他の実施例である。この例では、前述
の第１図１の工程の後、即ち第３図Ａに示すように素子
分離領域（３７）及び分離領域（３８）（図示せず）を
形成した後、分離領域（３７） （３８）近傍の絶縁
層の膜厚ｙ１を分離領域（３７） （３８）より離れ
た基板表面の５ｉＯ２Ｊｉｉ （３６ａ ）の膜厚ｙ２
との膜厚差を利用して、第３図Ｂに示すようにホトレジ
スト（４１）を介してセルファラインにより５ｉ０２層
（３６ａ）をエツチングして活性領域上の基板表面を露
出せめる。この後第１図に以後の工程と同じ工程を経て
第３図Ｃに示すバイポーラトランジスタ集積回路（５５
）を形成する。
の第１図１の工程の後、即ち第３図Ａに示すように素子
分離領域（３７）及び分離領域（３８）（図示せず）を
形成した後、分離領域（３７） （３８）近傍の絶縁
層の膜厚ｙ１を分離領域（３７） （３８）より離れ
た基板表面の５ｉＯ２Ｊｉｉ （３６ａ ）の膜厚ｙ２
との膜厚差を利用して、第３図Ｂに示すようにホトレジ
スト（４１）を介してセルファラインにより５ｉ０２層
（３６ａ）をエツチングして活性領域上の基板表面を露
出せめる。この後第１図に以後の工程と同じ工程を経て
第３図Ｃに示すバイポーラトランジスタ集積回路（５５
）を形成する。
この構成のバイポーラトランジスタ１４１回路（５５）
においても、分離領域（３７） （３８）の上縁に接
する絶縁層領域（３４）を有することによって多結晶シ
リコン層（３５）によるベース電極取出しのための配線
とコレクタ領域となるｎ形半導体１舗（２４）、間の絶
縁層の膜厚ｙ３は０．３μ−程度と従来より厚くなり、
且つ分１Ｉｌｉｔ領域（３７） （３８）とベースコ
ンタクト領域（４６）間のトレランス寸法ｘ１も小さく
なるので、寄生Ｍｌｓ容掛ｃ２を小さくすることができ
る。従って、ベース−コレクタ間容ｆｆｉ ＣＣＢを低
減し、バイポーラトランジスタの超高速化が達成できる
。
においても、分離領域（３７） （３８）の上縁に接
する絶縁層領域（３４）を有することによって多結晶シ
リコン層（３５）によるベース電極取出しのための配線
とコレクタ領域となるｎ形半導体１舗（２４）、間の絶
縁層の膜厚ｙ３は０．３μ−程度と従来より厚くなり、
且つ分１Ｉｌｉｔ領域（３７） （３８）とベースコ
ンタクト領域（４６）間のトレランス寸法ｘ１も小さく
なるので、寄生Ｍｌｓ容掛ｃ２を小さくすることができ
る。従って、ベース−コレクタ間容ｆｆｉ ＣＣＢを低
減し、バイポーラトランジスタの超高速化が達成できる
。
本発明によれば、半導体基体に形成された溝状素子分離
領域と、この素子分離領域上に延在し半導体基体の不純
物領域に接続されてなる配線を有する半導体装置におい
て、配線下で且つ素子分離領域に接する半導体基体表面
に埋置されてなる絶縁層領域を形成することによって、
配線と半導体基体表面間の絶縁間隔が大きくなり、また
素子分離領域と不純Ｉｎ成域間距離も小さくすることが
できる。その結果配線と半導体基体間の寄生容量を低減
することができ、半導体装置のより高速化を図ることが
できる。特に本発明においてはバイポーラトランジスタ
集積回路に通用した場合、そのベース−コレクタ間容量
ＣａＢを低減することができ、超高速のバイポーラトラ
ンジスタ集積回路が得られる。
領域と、この素子分離領域上に延在し半導体基体の不純
物領域に接続されてなる配線を有する半導体装置におい
て、配線下で且つ素子分離領域に接する半導体基体表面
に埋置されてなる絶縁層領域を形成することによって、
配線と半導体基体表面間の絶縁間隔が大きくなり、また
素子分離領域と不純Ｉｎ成域間距離も小さくすることが
できる。その結果配線と半導体基体間の寄生容量を低減
することができ、半導体装置のより高速化を図ることが
できる。特に本発明においてはバイポーラトランジスタ
集積回路に通用した場合、そのベース−コレクタ間容量
ＣａＢを低減することができ、超高速のバイポーラトラ
ンジスタ集積回路が得られる。
第１図Ａ〜０ば本発明の半導体装置に係る製法の一例を
示す工程図、第２図はその半導体装置の要部の拡大断面
図、第３図Ａ−Ｃは本発明の半導体装置に係る製法の他
の例を示す工程図、第４図は従来の半導体装置の例を示
す要部の断面図である。 （２４）はコレクタ領域となるｎ形半導体層、（２９）
は素子分ｍ溝、（３１）は分離溝、（３２）はアンダー
カット部、（３４）は絶縁層領域、（３５）はベース電
極重比し用配線となる多結晶シリコンｊ−１（３７）は
素子分離領域、（３８）は分離領域、（４５）はベース
領域、（４６）はベースコンタクト領域、（４９）はエ
ミッタ領域である。 代 理 人 伊 藤 貞 同 松 隈 秀 盛 ４、ｇｓ イ９１１’） ｔ ｆｉ！Ｐ ｆ） ＠ ａ
ｂ？］第２図 第３図 ィで０１≧〉ｈインＨ−イ振５ 工学［１ｆｌ第３図 柾栗伊）のｆ−訃の竹面１０
示す工程図、第２図はその半導体装置の要部の拡大断面
図、第３図Ａ−Ｃは本発明の半導体装置に係る製法の他
の例を示す工程図、第４図は従来の半導体装置の例を示
す要部の断面図である。 （２４）はコレクタ領域となるｎ形半導体層、（２９）
は素子分ｍ溝、（３１）は分離溝、（３２）はアンダー
カット部、（３４）は絶縁層領域、（３５）はベース電
極重比し用配線となる多結晶シリコンｊ−１（３７）は
素子分離領域、（３８）は分離領域、（４５）はベース
領域、（４６）はベースコンタクト領域、（４９）はエ
ミッタ領域である。 代 理 人 伊 藤 貞 同 松 隈 秀 盛 ４、ｇｓ イ９１１’） ｔ ｆｉ！Ｐ ｆ） ＠ ａ
ｂ？］第２図 第３図 ィで０１≧〉ｈインＨ−イ振５ 工学［１ｆｌ第３図 柾栗伊）のｆ−訃の竹面１０
Claims (1)
- 【特許請求の範囲】 半導体基体に形成された溝状素子分離領域と、該素子分
離領域上に延在し、上記半導体基体の不純物領域に接続
されてなる配線を有する半導体装置において、 上記配線下で且つ上記素子分離領域に接する上記半導体
基体表面に埋置されてなる絶縁層領域を有して成ること
を特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163804A JP2666384B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
| DE68928951T DE68928951T2 (de) | 1988-06-30 | 1989-05-08 | Verfahren zur Herstellung einer integrierten Schaltung mit Bipolartransistoren |
| EP89304626A EP0349107B1 (en) | 1988-06-30 | 1989-05-08 | Method of making a bipolar transistor integrated circuit |
| US07/361,554 US4980748A (en) | 1988-06-30 | 1989-06-05 | Semiconductor device made with a trenching process |
| KR1019890008849A KR0159763B1 (ko) | 1988-06-30 | 1989-06-27 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163804A JP2666384B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212923A true JPH0212923A (ja) | 1990-01-17 |
| JP2666384B2 JP2666384B2 (ja) | 1997-10-22 |
Family
ID=15781022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163804A Expired - Fee Related JP2666384B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4980748A (ja) |
| EP (1) | EP0349107B1 (ja) |
| JP (1) | JP2666384B2 (ja) |
| KR (1) | KR0159763B1 (ja) |
| DE (1) | DE68928951T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329699B2 (en) | 1996-10-21 | 2001-12-11 | Nec Corporation | Bipolar transistor with trenched-groove isolation regions |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221856A (en) * | 1989-04-05 | 1993-06-22 | U.S. Philips Corp. | Bipolar transistor with floating guard region under extrinsic base |
| KR920020676A (ko) * | 1991-04-09 | 1992-11-21 | 김광호 | 반도체 장치의 소자분리 방법 |
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| US5525533A (en) * | 1993-06-03 | 1996-06-11 | United Technologies Corporation | Method of making a low voltage coefficient capacitor |
| US5545926A (en) | 1993-10-12 | 1996-08-13 | Kabushiki Kaisha Toshiba | Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts |
| JPH07193121A (ja) * | 1993-12-27 | 1995-07-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP3653107B2 (ja) | 1994-03-14 | 2005-05-25 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| KR0131723B1 (ko) * | 1994-06-08 | 1998-04-14 | 김주용 | 반도체소자 및 그 제조방법 |
| JPH0831841A (ja) | 1994-07-12 | 1996-02-02 | Sony Corp | 半導体装置及びその製造方法 |
| JP3360970B2 (ja) * | 1995-05-22 | 2003-01-07 | 株式会社東芝 | 半導体装置の製造方法 |
| US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
| JP3621359B2 (ja) * | 2001-05-25 | 2005-02-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| CN101238558B (zh) * | 2005-04-28 | 2010-05-19 | Nxp股份有限公司 | 制造双极晶体管的方法 |
| US8461661B2 (en) * | 2009-04-06 | 2013-06-11 | Polar Semiconductor, Inc. | Locos nitride capping of deep trench polysilicon fill |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395662A (ja) * | 1986-10-13 | 1988-04-26 | Hitachi Ltd | 半導体装置 |
| JPH01171270A (ja) * | 1987-12-26 | 1989-07-06 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2502864B1 (fr) * | 1981-03-24 | 1986-09-05 | Asulab Sa | Circuit integre pour oscillateur a frequence reglable |
| JPS5961045A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4466177A (en) * | 1983-06-30 | 1984-08-21 | International Business Machines Corporation | Storage capacitor optimization for one device FET dynamic RAM cell |
| GB2148593B (en) * | 1983-10-14 | 1987-06-10 | Hitachi Ltd | Process for manufacturing the isolating regions of a semiconductor integrated circuit device |
| US4688069A (en) * | 1984-03-22 | 1987-08-18 | International Business Machines Corporation | Isolation for high density integrated circuits |
| US4609934A (en) * | 1984-04-06 | 1986-09-02 | Advanced Micro Devices, Inc. | Semiconductor device having grooves of different depths for improved device isolation |
| EP0170250B1 (en) * | 1984-07-31 | 1990-10-24 | Kabushiki Kaisha Toshiba | Bipolar transistor and method for producing the bipolar transistor |
| US4799099A (en) * | 1986-01-30 | 1989-01-17 | Texas Instruments Incorporated | Bipolar transistor in isolation well with angled corners |
| US4666556A (en) * | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
-
1988
- 1988-06-30 JP JP63163804A patent/JP2666384B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-08 DE DE68928951T patent/DE68928951T2/de not_active Expired - Fee Related
- 1989-05-08 EP EP89304626A patent/EP0349107B1/en not_active Expired - Lifetime
- 1989-06-05 US US07/361,554 patent/US4980748A/en not_active Expired - Lifetime
- 1989-06-27 KR KR1019890008849A patent/KR0159763B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395662A (ja) * | 1986-10-13 | 1988-04-26 | Hitachi Ltd | 半導体装置 |
| JPH01171270A (ja) * | 1987-12-26 | 1989-07-06 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329699B2 (en) | 1996-10-21 | 2001-12-11 | Nec Corporation | Bipolar transistor with trenched-groove isolation regions |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2666384B2 (ja) | 1997-10-22 |
| KR900001037A (ko) | 1990-01-30 |
| EP0349107A3 (en) | 1991-10-09 |
| DE68928951D1 (de) | 1999-04-22 |
| US4980748A (en) | 1990-12-25 |
| EP0349107A2 (en) | 1990-01-03 |
| KR0159763B1 (ko) | 1998-12-01 |
| DE68928951T2 (de) | 1999-09-09 |
| EP0349107B1 (en) | 1999-03-17 |
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