JPH01266591A - Image display device - Google Patents
Image display deviceInfo
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- JPH01266591A JPH01266591A JP63094828A JP9482888A JPH01266591A JP H01266591 A JPH01266591 A JP H01266591A JP 63094828 A JP63094828 A JP 63094828A JP 9482888 A JP9482888 A JP 9482888A JP H01266591 A JPH01266591 A JP H01266591A
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- display
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Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は表示用記憶装置を用いた図形や文字などを表示
する画像表示装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an image display device for displaying figures, characters, etc. using a display storage device.
従来の技術
近年ＬＳＩ技術の急速な発展に伴ない、画像表示装置に
表示用記憶装置くフレームバッファ、フレームメモリ以
下フレームバッファと記す）をふんだんに使用した所謂
ビットマツプデイスプレィが用いられるようになってき
ている。第４図は従来技術によるフレームバッファを用
いた画像表示装置の一例を示すブロック図である。１は
フレームバッファであり、カラー表示を行うために、Ｃ
ＲＴＩＩの１画面に対応するメモリプレーンがｎ （ｎ
＝２〜５）枚で構成されており、このプレーン方向に色
情報が記憶される。このフレームバッファ１への描画は
バス１２を介して与えられたデータによりｃｐｕ７が行
う。ＣＲＴＩＩへの表示に関しては、フレームバッファ
１から読み出したデータを色表示の３原色Ｒ，Ｇ、Ｂ毎
にＤ−Ａ変換器８〜１０でＤ−Ａ変換し、ＣＲＴＩＩへ
与える。ここで、３原色信号Ｒ，Ｇ、Ｂ信号の内１つは
、第５図（ａ）に示すような表示画像データ２０にブラ
ンキング信号２１と同期信号２２が付加された信号とし
なくてはならない。第４図においては、この信号をＧ信
号とし、同期付加回路１４により付加している。したが
ってタイミング制御回路１５はクロック１３から第５図
（ｂ） 、 （ｃ）に示すブランキング信号、同期信号
を発生している。又、フレームバッファ１には表示画像
データ２０が読み出されるＡの期間のみのデータしか記
憶されておらず、この期間のみ読み出しを行う制御等を
タイミング制御回路１５が行っている。BACKGROUND OF THE INVENTION In recent years, with the rapid development of LSI technology, so-called bitmap displays, which make extensive use of display storage devices (frame buffers, frame memories, hereinafter referred to as frame buffers), have come into use in image display devices. ing. FIG. 4 is a block diagram showing an example of an image display device using a frame buffer according to the prior art. 1 is a frame buffer, and in order to perform color display, C
The memory plane corresponding to one screen of RTII is n (n
= 2 to 5), and color information is stored in this plane direction. This drawing to the frame buffer 1 is performed by the CPU 7 using data given via the bus 12. Regarding display on the CRT II, the data read from the frame buffer 1 is subjected to D-A conversion for each of the three primary colors R, G, and B for color display by D-A converters 8 to 10, and is provided to the CRT II. Here, one of the three primary color signals R, G, and B signals must be a signal in which a blanking signal 21 and a synchronizing signal 22 are added to the display image data 20 as shown in FIG. 5(a). It won't happen. In FIG. 4, this signal is a G signal and is added by the synchronization addition circuit 14. Therefore, the timing control circuit 15 generates the blanking signal and synchronization signal shown in FIGS. 5(b) and 5(c) from the clock 13. Further, the frame buffer 1 stores only data for period A during which the display image data 20 is read out, and the timing control circuit 15 performs control to read out only this period.
発明が解決しようとする課題
前記した様に、従来の画像表示装置においては、水平、
垂直の同期信号やブランキング信号の発生や、フレーム
バッファの読み出し制御信号の発生等の複雑なタイミン
グ制御回路が必要であり、又、画像表示信号に同期信号
やブランキング信号を付加するためのアナログ回路を必
要としておりシステム構成が複雑となっていた。Problems to be Solved by the Invention As mentioned above, in conventional image display devices, horizontal,
Complex timing control circuits are required to generate vertical synchronization signals and blanking signals, frame buffer readout control signals, etc., and analog circuits are required to add synchronization signals and blanking signals to image display signals. This required a circuit, making the system configuration complicated.
課題を解決するための手段
本発明は前記問題点に鑑みてなされたもので、画像表示
データを記憶するフレームバッファを同期信号、ブラン
キング信号および表示データを記憶するメモリプレーン
と、画像表示領域を示すデータが記憶された制御プレー
ンで構成し、同期信号データ、ブランキング信号データ
および制御プレーンからの読み出しデータでＤ−Ａ変換
器を制御する構成としたものである。Means for Solving the Problems The present invention has been made in view of the above problems, and consists of a frame buffer that stores image display data, a memory plane that stores synchronization signals, blanking signals, and display data, and an image display area. The control plane is configured to have a control plane in which data shown in FIG.
作用
本発明は前記した構成とすることにより、表示に必要な
データはすべてフレームバッファに記憶されることにな
り、ＣＲＴへ表示するためにはフレームバッファのデー
タを連続的に読み出しＤ−Ａ変換するだけでよいので、
制御回路が不要となり、又、同期信号やブランキング信
号を付加するアナログ回路も不要となるので簡単なシス
テム構成で画像表示装置を実現できる。Operation By adopting the above-described configuration, the present invention allows all data necessary for display to be stored in the frame buffer, and in order to display it on a CRT, the data in the frame buffer is continuously read out and subjected to D-A conversion. Since it is sufficient to just
Since a control circuit is not required, and an analog circuit for adding a synchronization signal and a blanking signal is also not required, an image display device can be realized with a simple system configuration.
実施例
第１図は本発明の一実施例を示すブロック図であり、第
４図の従来例と同一構成要素には同一番号を付している
。図において１はフレームバッファであり、ＣＲＴＩＩ
の１画面に対応するメモリプレーンがｎ （ｎ＝２〜５
）枚と、制御プレーン６で構成されている。このメモリ
プレーン２〜５には第２図（ａ）に示すように表示デー
タ以外に同期信号データおよびブランキング信号データ
が記憶されている。制御プレーン６には第２図（ｂ）に
示すように表示データ領域を示すデータが記憶されてい
る。このフレームバッファ１への描画はバス１２を介し
て与えられたデータによりｃｐｕ７が行う。フレームバ
ッファ１から読み出したデータを色表示の３原色Ｒ，Ｇ
、Ｂ毎にＤ−Ａ変換器８〜１０でＤ−Ａ変換してＣＲＴ
ｌｌへ与える。Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention, and the same components as those of the conventional example shown in FIG. 4 are given the same numbers. In the figure, 1 is a frame buffer, and CRTII
The number of memory planes corresponding to one screen is n (n=2 to 5
) and a control plane 6. As shown in FIG. 2(a), the memory planes 2 to 5 store synchronization signal data and blanking signal data in addition to display data. The control plane 6 stores data indicating a display data area as shown in FIG. 2(b). This drawing to the frame buffer 1 is performed by the CPU 7 using data given via the bus 12. The data read from frame buffer 1 is displayed in the three primary colors R and G.
, DA converters 8 to 10 convert each B to CRT.
Give to ll.
ここで、メモリプレーン１〜ｎ （ｎ＝２〜５）および
制御プレーン６に記憶するデータとして第３図（φに示
す信号に対応してｂに示すようなデータとしておく。こ
のことによりＣＲＴＩＩの表示に関してはフレームバッ
ファ１の内容をＣＲＴＩＩの走査に対応してクロック１
３により連続的に読み出すだけで表示データ期間、同期
信号期間、ブランキング期間を認識することができる。Here, the data to be stored in the memory planes 1 to n (n=2 to 5) and the control plane 6 is as shown in FIG. 3 (b) corresponding to the signal shown in φ. Regarding display, the contents of frame buffer 1 are displayed at clock 1 in response to CRTII scanning.
3, it is possible to recognize the display data period, synchronization signal period, and blanking period simply by reading out the data continuously.
したがって、それぞれの期間に応じてＤ−Ａ変換器の入
力データを制御することにより、第３図（へに示す信号
を得ることができる。Therefore, by controlling the input data of the DA converter according to each period, the signals shown in FIG. 3 can be obtained.
発明の詳細
な説明してきたように、本発明によれば、ＣＲＴの表示
に際してフレームバッファを連続的に読み出すだけでよ
いので複雑なタイミング制御回路が不要となり、又同期
信号、ブランキング信号を付加するためのアナログ回路
が不要となるのでシステム構成が簡単になるとともに、
本発明を実現するために増加したフレームバッファ部は
量産効果により価格の低下したメモリであるので、安価
なシステムを提供することができる。As described in detail, according to the present invention, it is only necessary to continuously read out the frame buffer when displaying on a CRT, eliminating the need for a complicated timing control circuit, and adding a synchronization signal and a blanking signal. This eliminates the need for analog circuits, simplifying system configuration and
Since the frame buffer unit added to realize the present invention is a memory whose price has been reduced due to mass production effects, an inexpensive system can be provided.
第１図は本発明の一実施例におけるブロック図、第２図
はフレームバッファの動作説明図、第３図はフレームバ
ッファの記憶データの説明図を第４図は従来の画像表示
装置のブロック図、第５図は第４図におけるタイミング
信号の説明図である。
１・・・・・・フレームバッファ、２〜５・・・・・・
メモリプレーン、６・・・・・・制御プレーン、７・・
・・・・ｃｐｕ。
８〜１０・・・・・・Ｄ−Ａ変換器、１１・・・・・・
ＣＲＴ。
第１図
第３因
第４図Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is an explanatory diagram of the operation of the frame buffer, Fig. 3 is an explanatory diagram of data stored in the frame buffer, and Fig. 4 is a block diagram of a conventional image display device. , FIG. 5 is an explanatory diagram of the timing signals in FIG. 4. 1...Frame buffer, 2-5...
Memory plane, 6... Control plane, 7...
...cpu. 8-10...D-A converter, 11...
C.R.T. Figure 1 Cause 3 Figure 4
Claims (1)
画像表示装置であって、同期信号データおよびブランキ
ング信号データが表示される画像データとともに記憶さ
れるメモリプレーンと、表示画像データ領域を示すデー
タが記憶された制御プレーンとにより構成される前記表
示用記憶装置と、前記同期信号データと前記ブランキン
グ信号データおよび制御プレーンからのデータによりＤ
−Ａ変換器を制御する手段を有することを特徴とする画
像表示装置。An image display device having a display storage device for storing image data to be displayed, the memory plane storing synchronization signal data and blanking signal data together with the image data to be displayed, and data indicating a display image data area. D by the display storage device configured with the stored control plane, the synchronization signal data, the blanking signal data, and data from the control plane.
- An image display device comprising means for controlling an A converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63094828A JPH01266591A (en) | 1988-04-18 | 1988-04-18 | Image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63094828A JPH01266591A (en) | 1988-04-18 | 1988-04-18 | Image display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01266591A true JPH01266591A (en) | 1989-10-24 |
Family
ID=14120912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63094828A Pending JPH01266591A (en) | 1988-04-18 | 1988-04-18 | Image display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01266591A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563663A (en) * | 1990-12-21 | 1996-10-08 | Thomson Consumer Electronics | Method for the synchronization of control functions with video signals in a television receiver and device for the implementation thereof |
-
1988
- 1988-04-18 JP JP63094828A patent/JPH01266591A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563663A (en) * | 1990-12-21 | 1996-10-08 | Thomson Consumer Electronics | Method for the synchronization of control functions with video signals in a television receiver and device for the implementation thereof |
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