JPH01138587A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は表示画面上に文字やイメージやグラフ等を表示
する表示制御装置に関するものである。

〔従来の技術〕

文字やイメージやグラフを表示するためには、画面の画
素単位の明暗を１，０で記憶するビットマツプリフレッ
シュ式による表示制御回路が用いられる。

しかして、表示制御回路が応用されるワードプロセッサ
等にあっては、オペレータの入力に応答して画面表示を
行うに際し、高速応答性が要求される。画面表示の高速
応答を最も必要とするのは、画面に接近する５表示され
ていない部分をみるためのスクロール動作であり、上下
スクロールの表示アドレス構成に関しては特開昭６０−
２２１８４号公報に開示されている。

第８図は従来の表示制御回路のブロック図であり、１は
ＣＲＴコントローラ、２はアドレス変換回路、３は表示
データを記憶する画面メモリ、４は画面メモリから読み
出されたパラレルな表示データをシリアルなデータに変
換し、ビデオ（ＶＩＤＥＯ）信号とするパラレル−シリ
アル変換器（Ｐ−３）、５は上記ＶＩＤＥＯ信号の送出
タイミングを作杓出すドツトクロック発生回路である。

第９図は前記アドレス変換回路２の詳細図であり、２１
はＣＲＴコントローラ１からのアドレス（ｒａ）の出力
をデコードし表示データ“Ａ”が表示される領域（以下
Ａ画面）のときのみ論理“１″を出力するデコーダ、２
２はＡ画面用表示データを画面メモリ３に描画（書き込
み）するときにのみ図示せぬＣＰＵにより、論理″１”
にセットされるレジスタ、２３は描画モードにするか否
かを決定する図示せぬモードレジスタからの出力によリ
デコーダ２１またはレジスタ２２の出力の一方を選択し
て出力するセレクタ、２４はアンド回路、２５はＣＲＴ
コントローラ１の表示データ”Ｂ”が表示される領域（
以下８画面）の表示開始アドレスレジスタからの出力（
８画面の表示開始アドレスβ）と現在実行しているアド
レスレジスタからの出力（現実行アドレスα）とを比較
し、もし現実行アドレスαが大きいなら出力を論理“１
゛とする比較器、２６は図示せぬＣＰＵの指示により８
画面の表示開始アドレスの２の補数を格納するレジスタ
、２７は加算器、２８はアンド回路２４からの出力によ
り現実行アドレスαまたは加を器２７の出力の一方を選
択して出力するセレクタであり画面メモリ３ヘアドレス
信号を送出する。

このアドレス変換部は以下の如く動作する７（１）画面
メモリ３への描画時 （ａ）図示せぬＣＰＵにより、モードレジスタが描画モ
ードにセットされ、レジスタ２６にＢ両面の表示開始ア
ドレスβの２の補数がセットされる。

Ｃｂ’）Ａ画面表示データの描画 図示せぬＣＰＵによりレジスタ２２をセット（出力を論
理“１”）し、これをセレクタ２３を介してアンドゲー
ト２４の一方の端子に入力し、（イ）αくβであれば比
較器２５の出力が論理“Ｏ”となりアンドゲート２４の
出力も論理“０”となりセレクタ２８により出力αが選
択されて画面メモリ３のアドレスとなりこのアドレスに
データが描画される。（第１０図（ａ）のＡ”、Ａ１゜
Ａ゛　２） （ロ）α〉βであれば比較器２５の出力が論理“１″と
なりアンドゲート２４の出力が論理“１”となりセレク
タ２８により加算器２７の出力Ｔが選択され画面メモリ
３のアドレスとなりこのアドレスにデータが描画される
。（第１０図（ｂ）のＡ”２） （ｃ）Ａ画面表示データ以外の描画 図示せぬＣＰＵによりレジスタ２２をリセット（出力を
論理“０″）し、これがセレクタ２３を介してアンドゲ
ート２４の一方の端子に入力される。これによりアンド
ゲート２４の出力が論理“０”となり、セレクタ２８に
より出力αが選択され画面メモリ３のアドレスとなりこ
のアドレスにデータが描画される。

（２）表示時 （ａ）図示せぬＣＰＵによりモードレジスタが表示モー
ドにセットされる。

（ｂ）Ａ画面の表示 デコーダ２１の出力が論理“１″となりセレクタ２３を
介してアンドゲート２４の一方の端子が論理“１”とな
り、 （イ）α〈βなら描画時と同様に出力αが画面メモリ３
のアドレスとなりこのアドレスのデータが表示される。

（第１０図（Ｃ）のＡ”、ＡＩ、Ａ’　２）（ロ）α〉
βなら描画時と同様に加算器２７の出力γが画面メモリ
３のアドレスとなりこのアドレスのデータが表示される
。

（第１０図（ｃ）のＡ″２） （ｃ）Ａ画面以外の表示 デコーダ２１の出力が論理“０”となりこれがセレクタ
２３を介してアンドゲート２４の一方の端子に入力され
アンドゲート２４の出力が論理“０”となり１．セレク
タ２８により出力αが画面メモリ３のアドレスとなりこ
のアドレスのデータが表示される。

以上説明したようにこの従来例では、表示データＡ２と
Ｂが重複する部分の表示データＡ”２が第１０図（ｂ）
の如く自動的に描画されるため、表示データ“Ａ”の表
示開始アドレスを任意に変更することにより表示データ
“Ａ”の縦スクロール画面が得られる。・ ところで、このような表示制御回路が応用されるワード
プロセッサ等においては、画面に接近する表示されてい
ない部分をみるためのスクロール動作として、左右にお
けるスクロール動作も高速応答性が要求される。しかし
この方法だと、表示データ“Ａ”の表示開始アドレスを
表示画面の左右における任意のアドレスに変更しただけ
では、ＣＲＴコントローラから出力されるアドレス信号
が連続のため、表示画面は前画面と比較して任意のアド
レスだけずれた表示画面としてラスタ順方向の上下にず
れが発生する。

ビットマツプリフレッシュ方式を採用する表示制御回路
において、画面の左右スクロールを行う方式としては、
このため、表示データのすべてを指示された方向へブロ
ックで移動させ、あいた部分に新しく現れた画面を描画
するのが一般的であった。

特開昭６０−２２１８４号公報に開示された表示制御回
路のスクロールは上下スクロールについてであり、左右
スクロールのアドレス構成については考慮されていなか
った。

〔発明が解決しようとする問題点〕

以上のように表示画面の左右スクロールを行う場合は、
表示データのすべてを指示された任意の左右方向へブロ
ックで移動させ、あいた部分に新しく現れた画面を描画
するというように、画面の左右スクロール時にビットマ
ツプメモリの大量データを移動させねばならないため、
高速処理に適しているとは言い難かった。

本発明は、ビットマツプリフレッシュ方式を採用する表
示制御装置において、従来よりも画面の左右スクロール
の高速化を図ることにより、ワードプロセッサ等の文書
処理装置のより一層の操作性向上を図ることを目的とす
るものである。

〔問題点を解決するための手段〕

本発明はこの目的を達成するために、画面データを画素
単位で記憶するビットマツプ式の画面メモリと、この画
面メモリから画面データを繰り返し読み出してＣＲＴ表
示器に表示させるリフレッシュアドレスを発生するＣＲ
Ｔコントローラと、前記画面メモリの表示開始アドレス
が設定されるアドレス変換制御レジスタと、前記ＣＲＴ
コントローラからのリフレッシュアドレスを前記アドレ
ス変換制御レジスタに設定された表示開始アドレスを基
準にした画面メモリアドレスに変換するアドレス変換回
路を備えた表示制御装置において、表示画面ｌラスタ当
りの表示データのアドレス数を設定するためのラスタレ
ジスタと、前記画面メモリのラスタ方向の始端アドレス
と表示開始アドレスのずれ量と前記ＣＲＴコントローラ
からのリフレッシュアドレスの和を前記ラスタレジスタ
に設定されたアドレス数と比較する比較手段と、この比
較結果に基づいて、前記和のアドレスまたはこの和のア
ドレスからラスタレジスタに設定されたアドレス数を差
し引いたアドレスの一方を選択的に前記画面メモリアド
レスとして出力する選択手段を設けたことを特徴とする
。

〔作用〕

ＣＲＴコントローラから出力されるリフレッシュアドレ
スはアドレス変換制御レジスタに設定された画面メモリ
上のラスタ方向の表示開始アドレスを基準にした画面メ
モリアドレスに変換して画面メモリに与えられる。そし
てこの画面メモリアドレスが画面メモリ上の該ラスタ上
の終端に達したことが比較手段によって検出されるとそ
の後はＣＲＴコントローラからのりフレッシュアドレス
が画面メモリ上の該ラスタの始端に戻され、画面メモリ
はループ状にアドレスされる。

そしてオペレータが左右方向のスクロールを指示すると
前記表示開始アドレスが書き換えられ、スクロール前の
表示開始アドレスとスクロール後の表示開始アドレス間
の画面メモリ領域の画面データが更新される。

〔実施例〕

以下、本発明を図面に示す一実施例にもとづいて説明す
る。本実施例は画面メモリを複数の画面領域に分割し、
該分割された複数の画面領域を表示画面上に同時に表示
する表示装置の分割画面をメモリラップラウンドさせて
連続上下スクロール可能な表示制御装置において、表示
画面の左右をループ状にアドレス変換して、ラウンドス
クリーンを構成する例である。

第１図は画面制御回路の全体的なブロックダイヤクラム
を示している。

第１図において、画面制御回路はＣＰＵからの指示で動
作するが、マイクロコンピュータ等からなるＣＰＵにつ
いてはここでは説明を省略する。

ＣＰＵからの制御はＣＰＵバスを通じての信号により行
われる。

１はＣＲＴコントローラであって、ＣＰＵからＣＰＵバ
スを通じて制御され、ＣＲＴモニタ８へ画面を形成する
ための画面メモリ３の続出信号や同期信号を発生する。

７は水晶発振子等からなる発振回路であり、該画面制御
回路の動作クロックを供給する。５は画面制御回路の全
体に関する制御信号を発生するタイミングジェネレータ
であり、ＣＲＴコントローラ１からとＣＰＵからの画面
メモＩ７３へのアクセスを時分割により制御する。３は
画面メモリであって、画面を構成する表示ビットの１ビ
ツト（１画素）毎に輝点か暗点かを記憶するビットマツ
プメモリを構成する。４は画面メモリ３から読み出した
表示データを並列に入力して、直列に出力するシフトレ
ジスタであり、この出力はビデオ信号としてＣＲＴモニ
タ８に与えられる。

ＣＲＴモニタ８は、ビデオ信号と同期信号とによりＣＲ
Ｔ上に画面ラスタを表示する。６は分割画面内において
メモリラップラウンド構成の動作を行わしめるために必
要なアドレスを記憶するためのアドレス変換制御レジス
タ回路である。２はＣＲＴコントローラ１からの画面リ
フレッシュアドレス（ｒａ）をアドレス変換制御レジス
タ６にセットされたアドレスにもとづき、分割画面内に
おいて上下スクロールするメモリラップラウンド構成の
動作を行わしめるように変換するためのアドレス変換回
路である。９は後述する左右スクロールするラウンドス
クリーン構成の動作を行わしめるために必要な１ラスタ
当りのアドレス数を格納するためのラスタレジスタ回路
である。１０はアドレス変換制御レジスタ回路６とラス
タレジスタ回路９により、ＣＲＴコントローラ１からの
画面リフレッシュアドレス（ｒａ）を比較して、左右ス
クロールするラウンドスクリーン構成の動作を行わしめ
るためのアドレスを発生するアドレス比較回路である。

次に、第１図に示す画面制御回路の左右スクロールする
ラウンドスクリーン構成を除いた全体的な動作について
説明する（これは後述する第５図において、アドレス比
較回路１０に入力されるリフレッシュアドレスｒａｌと
出力されるリフレッシュアドレスｒａ２がスルーになっ
ていると考えた場合である）。

ＣＲＴコントローラ１は、ＣＰＵによりセットされたパ
ラメータにしたがって常に画面リフレッシュを行ってお
り、アドレス変換制御レジスタ回路６とアドレス変換回
路２とが動作するためにＣＲＴコントローラ１内にある
スタートアドレスレジスタが０にセットされる。ここで
、画面リフレッシュとはＣＲＴモニタ８に対する水平、
垂直同期信号と、画面メモリ３を読み出すためのアドレ
ス発生を意味している。

タイミングジェネレータ５はＣＲＴコントローラ１から
の指示にしたがってアドレス変換回路２を通じて画面メ
モリ３に画面リフレッシュ用のアドレスを与え、画面メ
モリ３から読み出された表示データはシフトレジスタ４
に入力され、ビデオデータとして直列に出力されてＣＲ
Ｔモニタ８の表示画面を形成する。

一方、画面メモリ３に対しての表示データの描画は、Ｃ
ＰＵによりＣＰＵバスを通じて行われる。

ＣＰＵからの書込指示はタイミングジェネレータ５に与
えられ、ＣＲＴコントローラ１の指示による画面リフレ
ッシュの間を縫ったアドレスがアドレス変換回路２を通
じて画面メモリ３に与えられ、表示データが書込まれて
このデータが画面メモリ３上で文字や図形を形成する。

ここで、上下スクロールするメモリラップラウンド構成
動作について、アドレス変換制御レジスタ回路６とアド
レス変換回路２とを第５図のブロックダイヤグラムを用
いて説明する。これは、第５図においてアドレス比較回
路１０に入力されるリフレッシュアドレスｒａｌと出力
されるリフレッシュアドレスｒａ２がスルーになってい
ると考えた場合である。

第５図において、６１はＣＰ　Ｕバスから与えられるＣ
ＰＵの指示をデコードして各レジスタに与えるためのデ
コーダである。６２は画面分割された下方画面の開始ア
ドレス（ＣＲＴコントローラ１の出力アドレスの値）（
ＳＡと呼ぶ）を記憶するレジスタ（ＳＡレジスタと呼ぶ
）である。６３は画面メモリ上での画面分割された上方
画面の表示開始アドレス（ＤＳＡＩと呼ぶ）を記憶する
ためのレジスタ（ＤＳＡＩレジスタと呼ぶ）である。

６４は画面メモリ上での画面分割された下方画面の表示
開始アドレス（ＤＳＡ２と呼ぶ）を記憶するためのレジ
スタ（ＤＳＡ２レジスタと呼ぶ）である。６５は画面メ
モリ上での画面分割された上方画面の領域の最初のアド
レス（ＶＳＡと呼ぶ）を記憶するレジスタ（ＶＳＡレジ
スタと呼ぶ）である。一方、アドレス変換回路２は、減
算器２２１．２２４、加算器２２２．２２３．２２５、
セレクタ２２６．２２７．２２８からなっており、各々
必要なビット数だけ用意されている。しかして、各減算
器は入力Ａ、Ｂに対して出力Ｚ　（−Ａ−Ｂ）とボロー
出力Ｂとを出力し、各加算器は入力Ａ、Ｂに対して出力
Ｚ　（＝Ａ＋Ｂ）とキャリー出力Ｃとを出力し、各セレ
クタは入力ＤＡとＤＢに対して入力Ｓが１ならば入力Ｄ
Ａを、Ｏならば入力ＤＢを選択して出力Ｙとする。

次に、第５図に示す回路図を参照しながら、画面メモリ
と表示画面との関係を模式化して示す第６図および第７
図にもとづき、画面分割内においてメモリラップラウン
ドを構成する場合について説明する。

ここで、上方画面はテキスト領域であり、下方画面はシ
ステム領域に利用される。

なお、第６図はメモリラップラウンドを構成する動作を
行っていない場合を示しており、表示開始領域を示すＤ
ＳＡＩレジスタ６３とＤＳＡ２レジスタ６４との内容に
より、第６図（ａ）に模式的に示す画面メモリ３のデー
タが読み出されて、ＣＲＴモニタ８上の表示画面を第６
図（ｂ）のように形成する。第６図（ｂ）にＡ領域で示
した内容の下部に相当する部分を見るために上方向に画
面をスクロールさせると、ＣＰＵはＤＳＡルジスタ６３
の内容を、第６図（ａ）の下方に向う領域を示すアドレ
スに書き替えて、新規に表示すべき画面メモリ３の部分
にテキスト（例えば、新規表示のテキスト一部分）を描
画する。

次に、スクロールを更に続けて行えば、ついには、Ａ　
９５域とＢ領域が重なる。このとき、第７図に示すよう
に、Ａ領域はＤＳＡ２レジスタ６４に記憶されているア
ドレス値でカットされて、その次にはＣ領域が表示され
る。すなわち、このようなスクロール処理時には、ＤＳ
Ａルジスタ６３をセットして、Ｃｅｌ域に当る部分に新
規データを描画する。そして、第７図（ａ）に示す画面
メモリ領域は、表示画面上では第７図（ｂ）のようにな
る。

これらの関係を満たすために、アドレス変換回！２にお
けるセレクタ２２７の出カモデフアイドアドレス（ｅｒ
ａ　）と、各々のレジスタの内容（第５図〜第７図にお
いて、レジスタ名を小文字で表したものをレジスタの内
容値とする）と、減算器２２１ならびに加算器２２３０
入力端°子Ａへの入力であるＣＲＴアドレス（ｒａ）と
の関係式は、次のようになっている。

ｒａ＜ｓａ、ｒａ−ｓａ＜Ｏ：ＡｔｒＭ域ｍｒａ＝ｒａ
＋ｄｓａｌ ｒａ２：ｓａ、ｒａ−ｓａ≧ＯＲＢ領域ｍｒａ＝ｄｓａ
２＋ｒａ−３ａ ｒａ＋ｄｓａｌ　≧ｄｓａ２ ｒａ−（ｄｓａ２−ｄｓａｌ）≧０；Ｃ領域ｍｒａ＝ｒ
ａ＋ｄｓａｌ−ｄｓａ　　２＋ｖｓａ＝ｖｓａ＋ｒａ　
−（ｄｓａ　２＋ｄｓａｌ）以上からも明らかなように
、表示装置の分割画面をメモリラップラウンドさせて連
続上下スクロールする場合は、表示開始アドレスの変更
と新規描画により上下スクロールがなされる。

次に、本発明に係る左右スクロールのためのラスタレジ
スタ回路９およびアドレス比較回路１０について第２図
を用いて詳細に説明する。

第２図において、ラスタレジスタ回路９は、ＣＰＵバス
から与えられるＣＰＵの指示をデコードして後述するラ
スタレジスタ９２に与えるためのデコーダ９１および表
示画面の１ラスタ当りのアドレス数を格納するラスタレ
ジスタ（ＲＲと呼ぶ）９２からなっている。一方、アド
レス比較回路１０は、減算器１０１．１０２、レジスタ
１０３．１０４およびセレクタ１０５からなっており、
各々必要なビット数だけ用意されている。

次に、第２図に示す回路図を参照しながら、画面メモリ
と表示画面との関係を模式化して示す第３図および第４
図にもとづき、分割画面内においてラウンドスクリーン
を構成する場合の動作について説明する。

初めに、第３図を用いて、メモリラップラウンドを構成
しない場合のラウンドスクリーンの構成について説明す
る。これは、第５図において、アドレス変換回路２がな
い場合と同様であり、アドレスｒａｌをＣＲＴコントロ
ーラ１からのアドレス（ｒ　ａ）として、また、アドレ
スｒａ２を第５図における画面メモリアドレスｒａとし
て考えることができる。

第３図（ａ）のように、ＤＳＡルジスタ６３をラスタの
途中であるアドレスＤＳＡＩ’　に設定した場合、１ラ
スタ当りのアドレス数を比較する減算器１０１により、
ＣＲＴコントローラ１からのリフレッシュアドレスｒａ
（例えば、表示画面の縦アドレスを示す数ビット）と、
１ラスタ当りのアドレス数を格納しているラスタレジス
タ回路９に設定されたアドレス数（ＲＲ−１）を比較し
、順次つぎのラスタを示していく。レジスタ１０３はク
ロックとして減算器１０１のボロー出力Ｂが入力されて
おり、ボロー出力ＢがＯから１になったとき出力Ｑ　（
Ｑのバー）をＯにして他方のレジスタ１０４にクリヤー
をかけ、セレクタ１０５の出力Ｙから入力ＤＡを出力す
る。また、レジスタ１０３のクリヤ一端子ＣＬＲには減
算器１０２のボロー出力Ｂが入力されており、ボロー出
力Ｂが１からＯになったとき、レジスタ１０３にクリア
ーがかかる。一方、減算器１０２はアドレスｒａとＤＳ
ＡＩｏをたし算したアドレス（例えば、表示画面の縦ア
ドレスを示す数ビット）と、１ラスタ当りのアドレス数
を格納しているラスタレジスタ回路９　（ＲＲ−１）を
比較し、画面メモリの最左端を検知して、同一ラスタで
ある画面メモリの最右端にアドレスｒａを変換して表示
画面の左右をループ状にし、ラウンドスクリーンを構成
するためのボロー出力Ｂを発生する。レジスタ１０４は
クロックとして減算器１０２のボロー出力Ｂが入力され
ており、ボロー出力ＢがＯから１になったときに出力Ｑ
を１にしてセレクタ１０５の出力Ｙから入力ＤＢを出力
する。セレクタ１０５は入力ＳがＯのときはアドレスｒ
ａ＋ｄｓａｌ’　を出力し、入力Ｓが１のときはアドレ
スｒ　ａ　＋ＤＳＡ１”　＝（ＲＲ−１）を出力する。

以上からも明らかのように、第３図（ａ）の画面メモリ
のＡ領域にＡを描画し、ＤＳＡＩレジスタ６３をラスタ
の途中に設定した場合の表示画面は、第３図（ｂ）に示
したごとく、ＤＳＡＩｏが表示画面の先頭になり、ラス
タ順方向の上下にずれを発生せずに表示画面を左にスク
ロールすることができ、表示画面の左右をループ状にし
てラウンドスクリーンを構成することができる。

第４図は、メモリラップラウンドを構成している場合で
あるが、これは、すでに説明したメモリラップラウンド
とラウンドスクリーンの複合であり、第４図（ａ）の画
面メモリの表示画面は、第４図（ｂ）のごとく表示され
るのは容易に理解できよう。つまり、第５図のごとく、
ラウンドスクリーンを構成するためのラスタレジスタ回
路９とアドレス比較回路ｌＯを、メモリラップラウンド
を構成するアドレス変換回路２とアドレス変換制御レジ
スタ回路６におけるアドレス変換回路２にある加算器２
２３の出力Ｚに接続すればよい。

以上のように本発明は、画面リフレッシュ方式としてビ
ットマツプリフレッシュ方式を採用する表示制御装置に
おいて、高速処理を要求される画面の左右スクロール時
には、表示開始アドレスの変更と新規描画により左右ス
クロール動作がなされ、従来における画面の左右スク′
ロール処理のように表示データの全てを指示された方向
へ移動させるといった必要性はなくなり、従来よりも格
段に少ないデータ処理量で画面の左右スクロールを行う
ことができる。

ところで、図示実施例の説明はテキスト領域とシステム
領域とに分割された各分割画面のうち、テキスト領域に
おける画面メモリを左右にループ状にアドレス変換して
指定されたメモリブロック内でラウンドスクリーンを構
成する場合について例示したが、上記したごとき画面の
左右スクロール処理はテキスト領域あるいはシステム領
域、さらにはテキスト領域とシステム領域の双方の画面
領域で行うことができる。

また、図示実施例においては、ＣＲＴコントローラ１、
アドレス変換制御レジスタ回路６、アドレス変換回路２
、ラスタレジスタ回路９、アドレス比較回路１０を各々
別ブロックとした場合について例示したが、回路集積化
技術を用いれば、アドレス変換制御レジスタ回路６とア
ドレス変換回路２とラスタレジスタ回路９とアドレス比
較回路１０とをＣＲＴコントローラ１の内部に含めて１
つのＬＳＩとすることは容易である。

〔発明の効果〕

以上、本発明は、画面リフレッシュ方式としてビットマ
ツプリフレッシュ方式を採用する表示制御装置において
、画面メモリをラスタレジスタとアドレス比較回路を利
用して表示画面の左右をループ状にアドレス変換してラ
ウンドスクリーンを構成するようにしたことにより、オ
ペレータが画面の内容の見えない右側あるいは左側の画
面を見るためにスクロールを指定するときは、表示開始
アドレスの変更と新規描画とによって画面の左右スクロ
ール動作がなされる。このため、従来における画面の左
右スクロール処理のように、表示データの全てを指示さ
れた方向へブロック移動させるといった必要性はなくな
り、従来よりも格段に少ないデータ処理量で画面の左右
スクロールを行うことができ、オペレータの指示に対す
る処理結果を短時間のうちに画面に表示することができ
る。

【図面の簡単な説明】

図面は本発明に係る表示制御装置の一実施例を示し、第
１図は画面制御回路の全体的なブロック図、第２図は第
１図に示されているラスタレジスタ回路とアドレス比較
回路とのブロック図、第３図（ａ）ならびに（ｂ）およ
び第４図（ａ）ならびに（ｂ）はそれぞれ第１図に示さ
れている画面メモリとＣＲＴモニタ（表示画面）との関
係を模式化して示す説明図、第５図は第１図に示されて
いるアドレス変換回路とアドレス変換制御レジスタ回路
のブロック図、第６図（ａ）ならびに（ｂ）および第７
図（ａ）ならびに（ｂ）はそれぞれ第１図に示されてい
る画面メモリとＣＲＴモニタ（表示画面）との関係を模
式化して示す説明図、第８図は従来の表示制御回路のブ
ロック図、第９図は第８図のアドレス変換回路のブロッ
ク図、第１０図（ａ）、（ｂ）、（ｃ）は第９図の動作
説明図である。 １・・・・・・ＣＲＴコントローラ、２・・・・・・ア
ドレス変換回路、３・・・・・・画面メモリ、６・・・
・・・アドレス変換制御レジスタ、８・・・・・・ＣＲ
Ｔモニタ、９・・・・・・ラスタレジスタ回路、１０・
・・・・・アドレス比較回路。 第１図 １：ｃＲＴコントローつ １０：アド゛しス掟較回路 第３図 図面の浄書 鵬４図 （ａ）　　　　　　　　　　　（ｂ） 憾６図 （ａ）　　　　　　　　　　　　（ｂ）第９図 ノ 鵬１０図 （ａ）　　　　　　　　　　　　　（ｂ）画面メモリ （Ｃ） 手続補正書（肱） ｌ　事件の表示 特願昭６２−１９３７５３号 ２　発明の名称 表示制御装置 ３　補正をする者 事件との関係　　特許出願人 （５１０）株式会社　日立製作所 ４　代理人 昭和６３年１２月２０日 ６　補正により増加する発明の数　　　　なし７　補正
の対象 図面 ８　補正の内容 図面の第４図を別紙添付の補正図面の第４図のように補
正する。 １＋−１−−−一一〆′

Claims (1)

【特許請求の範囲】
1. １、画面データを画素単位で記憶するビットマップ式の
   画面メモリと、この画面メモリから画面データを繰り返
   し読み出してＣＲＴ表示器に表示させるリフレッシュア
   ドレスを発生するＣＲＴコントローラと、前記画面メモ
   リの表示開始アドレスが設定されるアドレス変換制御レ
   ジスタと、前記ＣＲＴコントローラからのリフレッシュ
   アドレスを前記アドレス変換制御レジスタに設定された
   表示開始アドレスを基準にした画面メモリアドレスに変
   換するアドレス変換回路を備えた表示制御装置において
   、表示画面１ラスタ当りの表示データのアドレス数を設
   定するためのラスタレジスタと、前記画面メモリのラス
   タ方向の始端アドレスと表示開始アドレスのずれ量と前
   記ＣＲＴコントローラからのリフレッシュアドレスの和
   を前記ラスタレジスタに設定されたアドレス数と比較す
   る比較手段と、この比較結果に基づいて、前記和のアド
   レスまたはこの和のアドレスからラスタレジスタに設定
   されたアドレス数を差し引いたアドレスの一方を選択的
   に前記画面メモリアドレスとして出力する選択手段とを
   設けたことを特徴とする表示制御装置。