JPH01137844A - ブロック同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信に関し、特にブロック同期回路
に関する。

〔従来の技術〕

従来、この種のブロック同期回路の一例は第３図に示す
ように入力端子６より原符号列を直接特定ビット検出お
よび同期回路５へ入力するものであり、この特定ビット
検出および同期回路５はシフトレジスタを必要な保護膜
数個を直列に接続する同期保護回路を有するものであっ
た。

そして、この同期保護回路は前方保護回路（真に同期は
ずれが生じているか否かを判定する回路）および後方保
護回路（真に同期復帰しているか否かを判定する回路）
としての段数を有するものである。（例えばＮＴＴ研究
実用化報告、第３２巻、第３号、１９８３年、第６０３
〜６０４頁）。

また、前方保護回路の段数Ｎｅ（ブロック数）は次式に
よって計算される。

である。

同じく後方保護回路の段数Ｎ、は次式によって１１ｎＭ
　　　　　　　　ε １　　　断じてハンティングを始める危険また、同期保
護回路で必要とされるシフトレジスタの個数は前方保護
段数と後方保護段数のうちの大きな方によって今、例と
して次のような符号列を考える（第２図Ａ参照）。

伝送速度　　　２　　Ｇｂｉｔ／ｓｅｃブロック長　１
０　　ｂｉｔ 特定ビット　１” 符号マーク率　１／２ また、パラメータは次の値を用いる。

計算結果は Ｎ、≧４．４５ ９．８１≦Ｎ、≦１０．０ となり、 前方保護　　５段 後方方向　１０段 と決定される。

この従来のブロック同期回路では原符号列（マーク率１
／２）をそのまま入力して同期検出を行うため、同期保
護段数が１０と大きくなるという欠点を有している。こ
のことは、上述した例にも見られるように、後方保護段
数について特に著しい。保護段数が大きいと、全体の回
路規模も大きくなり価格および消費電力を増大させると
いう欠点があった。

〔発明が解決しようとする問題点〕

本発明の目的は上記の欠点すなわち、原符号列をそのま
ま入力する場合、同期保護段数が大きくなり、価格や消
費電力が増大するという問題点を解決したブロック同期
回路を提供することにある。

〔問題点を解決するための手段〕

本発明は上述の問題点を解決するために、複数段直列の
シフトレジスタを有する従来の同期回路の入力に、入力
符号列を２つに分岐する分岐部と、この分岐された一方
のｎビット遅延させる遅延回路と、この出力と他方の入
力符号列との論理積または論理和を取るゲートとからな
る回路をＮ段（Ｎは１以上の整数）有する構成を採用す
るものである。

〔作用〕

本発明は上述のように構成したので、入力符号列を特定
ビット“１′″、それ以外のマーク率が１／２の場合−
回を遅延回路と論理積によって、特定ビットは“１”そ
れ以外のマーク率が１／４となり、これをＮ回繰返すこ
とによって特定ビットは１″それ以外のマーク率が１７
２”（ａ＝２°）となり、ブロック同期回路中の保護段
数をへらすことができる。

なお、特定ビットが“０″それ以外のマーク率が１／２
の場合には論理積の代りに論理和を用い同様に保護段数
をへらすことができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

本発明の一実施例を回路図で示す第１図を参照すると、
本発明のブロック同期回路は入力信号を２つに分岐し一
方をｎビット遅延させる遅延回路３と、この出力と分岐
された他方の入力信号とをアンドする論理積ゲート１と
、更にこの出力を２つに分離して同じく一方を遅延させ
る遅延回路４と、この出力と前段の出力とをアンドする
論理積ゲート２と、この出力を導入する特定ビット検出
および同期回路５とからなっている。

第２図は第１図における各部の符号列を示す波形図であ
る。

次に、本実施例の動作について第１図および第２図を用
いて説明する。

まず、ｎビットごとに特定ビット“′１”をもちそれ以
外のマーク率が１／２であるような符号列Ａを考える。

第１図において符号列Ａは２本に分けられ、一方にはｎ
ビットの遅延が与えられる。

両者の論理積を取ると・、特定ピッド１”が重な（。

りそこ以外のマーク率が１／４の符号列Ｂを得る。

この処理をＮ回繰り返すと特定ビット以外のマーク率が
１／２２Ｎの符号列が得られる。第１図では２回繰り返
してマーク率１／１６の符号列Ｃを作っている。この場
合特定ビットがＩＩ　Ｉ　ＩＩであるため、論理積をと
ってそれ以外のマーク率を減少させているが、特定ビッ
トが“０”の場合は論理和をとってそれ以外のマーク率
を増加させる。

次に符号列Ｃの特定ビットを検出してブロック同期を取
る場合の保護段数を考える。

この例では特定ビットを４つ重ねて検出していることに
なり（１）式および（２）式における符号誤り率εは４
εで置き換える必要があり、符号のマーク率Ｍは１／１
６である。

また、他の変数については従来の技術の説明に用いたも
のと同じとする。

（１）式、（２）式から保護段数を計算するとＮ、≧５
．２４ ２．４５≦Ｎ、≦２５ となり 前方保護　　６段 後方保護　　３段 と決定される。

例ではマーク率を１／２からｌ／１６に変えることによ
って後方保護段数を１０段から３段に減らすことができ
た。

前方保護段数は５段から６段へ増加しているが、後方保
護段の減少に比べればわずかである。この理由は、特定
ビットをいくつか重ねて見ることによって生じる見かけ
上の符号誤り率の増加がマーク率の変化に比べて著しく
小さいためである。

従って、全体として同期保護回路は１０段から６段に小
規模化し、装置全体の価格および消費電力を減少できる
という利点がある。

〔発明の効果〕

以上に示したように本発明によれば、ｎビットの遅延回
路と論理ゲートからなるＮ段の付加回路を設けることに
より、入力符号列のマーク率が変化させられ、同期保護
段数を減少させることができ、装置の小規模化および消
費電力の減少が得ろれるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック回路図、第２図は
第１図の各部の符号列を示す図、第３図は従来例を示す
ブロック図である。 １．２・・・・・・論理積ゲート、３，４・・・・・・
遅延回路、５・・・・・・特定ビット検出および同期回
路、６・・・・・・入力端子、Ａ、Ｂ、Ｃ・・・・・・
各部波形。 代理人　弁理士　　内　原　　　晋 箭１　図 −−−−Ｎ−−７−＊、＋−−７−’゛−？−＋７−？
　−−−−′・′−゛芳３図

Claims (1)

【特許請求の範囲】
1. ｎビット毎に特定ビットの挿入された符号列を入力して
   、この特定ビットの検出を行い同期をとるための、複数
   段直列のシフトレジスタを有するブロック同期回路にお
   いて、入力端に前記符号列を２つに分岐し一方をｎビッ
   ト遅延させる遅延回路と、この出力と前記入力との論理
   積または論理和をとるゲートとからなる回路をＮ段（Ｎ
   ≧１）有することを特徴とするブロック同期回路。