JP3106525B2 - 加算方式及びその回路 - Google Patents
加算方式及びその回路Info
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Description
【０００１】
【産業上の利用分野】本発明はデジタル演算装置の加算
器の高速化方法に関する。
器の高速化方法に関する。
【０００２】
【従来の技術】従来、高速加算を行う方法として桁上げ
先見法が知られている。この方法は以下の原理に基づい
て加算を行う方法である。加算するｎビットの２数Ａ、
Ｂの各ビットの値を、ａn-1 、ａn-2 、・・・ａ1 、ａ
0 とｂn-1 、ｂn-2 、・・・ｂ1 、ｂ0 とすると、その
和ｓn-1 、ｓn-2 、・・・ｓ1 、ｓ0 と桁上げｃn-1 、
ｃn-2 、・・・ｃ1 、ｃ0 は次の式（１）、（２）で計
算される。
先見法が知られている。この方法は以下の原理に基づい
て加算を行う方法である。加算するｎビットの２数Ａ、
Ｂの各ビットの値を、ａn-1 、ａn-2 、・・・ａ1 、ａ
0 とｂn-1 、ｂn-2 、・・・ｂ1 、ｂ0 とすると、その
和ｓn-1 、ｓn-2 、・・・ｓ1 、ｓ0 と桁上げｃn-1 、
ｃn-2 、・・・ｃ1 、ｃ0 は次の式（１）、（２）で計
算される。
【０００３】
【０００４】この式は、次の（３）、（４）で示す２つ
の関数を導入することによって式（５）、（６）のよう
に変形できる。
の関数を導入することによって式（５）、（６）のよう
に変形できる。
【０００５】
【０００６】（５）式からわかるように全てのビットで
桁上げｃi が同時に利用できるなら、和ｓi は並列に計
算できる。（６）式を使えば桁上げｃi を ｃ0 ＝ｇ0 ＋ｃ-1・ｐ0 （７） ｃ1 ＝ｇ1 + ｃ0 ・ｐ1 ＝ｇ1 ＋ｇ0 ・ｐ1 ＋ｃ-1・ｐ0 ・ｐ1 （８） ｃ2 ＝ｇ2 ＋ｃ1 ・ｐ2 ＝ｇ2 ＋ｇ1 ・ｐ2 ＋ｇ0 ・ｐ1 ・ｐ2 ＋ｃ-1・ｐ0 ・ｐ1 ・ｐ2 （９） ｃ3 ＝ｇ3 ＋ｃ2 ・ｐ3 ＝ｇ3 ＋ｇ2 ・ｐ3 ＋ｇ1 ・ｐ2 ・ｐ3 ＋ｇ0 ・ｐ1 ・ｐ2 ・ｐ3 ＋ｃ-1・ｐ0 ・ｐ1 ・ｐ2 ・ｐ3 （１０） ・・・ のように求めることができるので、これらの桁上げ信号
とｐi を使えば（５）式から和を求めることができる。
桁上げｃi が同時に利用できるなら、和ｓi は並列に計
算できる。（６）式を使えば桁上げｃi を ｃ0 ＝ｇ0 ＋ｃ-1・ｐ0 （７） ｃ1 ＝ｇ1 + ｃ0 ・ｐ1 ＝ｇ1 ＋ｇ0 ・ｐ1 ＋ｃ-1・ｐ0 ・ｐ1 （８） ｃ2 ＝ｇ2 ＋ｃ1 ・ｐ2 ＝ｇ2 ＋ｇ1 ・ｐ2 ＋ｇ0 ・ｐ1 ・ｐ2 ＋ｃ-1・ｐ0 ・ｐ1 ・ｐ2 （９） ｃ3 ＝ｇ3 ＋ｃ2 ・ｐ3 ＝ｇ3 ＋ｇ2 ・ｐ3 ＋ｇ1 ・ｐ2 ・ｐ3 ＋ｇ0 ・ｐ1 ・ｐ2 ・ｐ3 ＋ｃ-1・ｐ0 ・ｐ1 ・ｐ2 ・ｐ3 （１０） ・・・ のように求めることができるので、これらの桁上げ信号
とｐi を使えば（５）式から和を求めることができる。
【０００７】この方法を用いた４ビットの加算器の構成
例を図９に示す。桁上げ生成伝播回路８１は（３）、
（４）式の演算をする部分であり、桁上げ先見回路８２
は（７）〜（１０）式の演算をし桁上げ信号を求める部
分であり、和生成回路８３は（５）式によって和を求め
る回路である。図中の信号名は（１）〜（１０）式中の
信号名と１対１に対応する。
例を図９に示す。桁上げ生成伝播回路８１は（３）、
（４）式の演算をする部分であり、桁上げ先見回路８２
は（７）〜（１０）式の演算をし桁上げ信号を求める部
分であり、和生成回路８３は（５）式によって和を求め
る回路である。図中の信号名は（１）〜（１０）式中の
信号名と１対１に対応する。
【０００８】
【発明が解決しようとする課題】以上述べた桁上げ先見
回路は、加算する数の語長が短いときにはハードウェア
を実現し易いが、語長が長くなったときに、全体の語長
を短く区切って計算するなどの工夫が必要で、それに伴
ってハードウェア構成に変更が必要であること、演算時
間が遅くなること等の欠点があった。
回路は、加算する数の語長が短いときにはハードウェア
を実現し易いが、語長が長くなったときに、全体の語長
を短く区切って計算するなどの工夫が必要で、それに伴
ってハードウェア構成に変更が必要であること、演算時
間が遅くなること等の欠点があった。
【０００９】本発明の目的はこのような従来法の欠点を
除去して、任意の加算語長で同様なハードウェア構成を
とり、高速に加算を行う方法を提供することにある。
除去して、任意の加算語長で同様なハードウェア構成を
とり、高速に加算を行う方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は加算項、被加算
項の論理和、論理積から桁上げ伝播が発生する桁の範
囲、もしくは、桁上げ伝播が発生しない桁の範囲を抽出
し、一度に各ビット毎桁上げ処理した後、和を求めるこ
とを特徴としている。
項の論理和、論理積から桁上げ伝播が発生する桁の範
囲、もしくは、桁上げ伝播が発生しない桁の範囲を抽出
し、一度に各ビット毎桁上げ処理した後、和を求めるこ
とを特徴としている。
【００１１】
【作用】本発明では、２数の加算を行うときに、連続し
て桁上げ信号が伝播する部分をあらかじめ桁上げ処理し
てしまい、桁上げ伝播が起こらない形に与えられた値を
変形することで高速化を実現する。また、各機能ブロッ
クの処理のほとんどは単純なビット毎の論理演算だけに
することができハードウェア構成が単純化される。
て桁上げ信号が伝播する部分をあらかじめ桁上げ処理し
てしまい、桁上げ伝播が起こらない形に与えられた値を
変形することで高速化を実現する。また、各機能ブロッ
クの処理のほとんどは単純なビット毎の論理演算だけに
することができハードウェア構成が単純化される。
【００１２】
【実施例】次に図１から図４を参照して本発明の原理と
実施例を示す。
実施例を示す。
【００１３】ｎビットの語長を持つ被加算項と加算項を
Ａ、Ｂとし各々の各ビットの値をａn-1 、ａn-2 、・・
・ａ1 、ａ0 、及びｂn-1 、ｂn-2 、・・・ｂ1、ｂ0
とする。このＡ、Ｂに対して論理積Ｘと論理和Ｙを求め
る。つまり、各ビットについて ｘi ＝ａi ・ｂi （１１） ｙi ＝ａi ＋ｂi （１２） を求める。この操作によって、ａi 、ｂi の両方の値が
１であったならｘi 、ｙi 共に０となり、一方が１で他
方が０ならｙi は１、ｘi は０となり、双方とも１なら
ばｘi 、ｙi 共に１となる。このことはａi 、ｂi の１
をｙi 、ｘi の順に詰め直すことを意味しており、よっ
てＡとＢの和を求めることはＸとＹの和を求めることに
転化できる。ｙi が０ならばｘi も０なのでこの桁ｉを
超えて桁上げは伝播しない。そのため桁上げの伝播を考
えるとき、Ｙの中で１が連続する部分をそれぞれ独立に
考えてよい。
Ａ、Ｂとし各々の各ビットの値をａn-1 、ａn-2 、・・
・ａ1 、ａ0 、及びｂn-1 、ｂn-2 、・・・ｂ1、ｂ0
とする。このＡ、Ｂに対して論理積Ｘと論理和Ｙを求め
る。つまり、各ビットについて ｘi ＝ａi ・ｂi （１１） ｙi ＝ａi ＋ｂi （１２） を求める。この操作によって、ａi 、ｂi の両方の値が
１であったならｘi 、ｙi 共に０となり、一方が１で他
方が０ならｙi は１、ｘi は０となり、双方とも１なら
ばｘi 、ｙi 共に１となる。このことはａi 、ｂi の１
をｙi 、ｘi の順に詰め直すことを意味しており、よっ
てＡとＢの和を求めることはＸとＹの和を求めることに
転化できる。ｙi が０ならばｘi も０なのでこの桁ｉを
超えて桁上げは伝播しない。そのため桁上げの伝播を考
えるとき、Ｙの中で１が連続する部分をそれぞれ独立に
考えてよい。
【００１４】図２は各演算処理後の数値の変化を示して
いる。この図に示したようにＹのｌビットからｋビット
までが１であるとする。但し、ｌはｋより上位であると
する。さて、Ｘにおいて１ビットからｋビットの間で値
が１となるビットのうち最下位のものをｑビットとす
る。この例ではｋ＋１がｑとなる。この時、桁上げの伝
播はｑビットから始まり、ｌ＋１ビットまで続く。この
桁上げの範囲を示す値をＭとする。この例では、桁上げ
が伝わる先のビットｍq+1 からｍl+1 までを１とし、他
を０とするようなＭを求めている。桁上げが伝わる範囲
となる部分となるｙq+1 からｙl+1 の値を反転、つま
り、次の（１３）式で示すＹとＭの排他的論理和を求め
れば桁上げ処理は終わる。
いる。この図に示したようにＹのｌビットからｋビット
までが１であるとする。但し、ｌはｋより上位であると
する。さて、Ｘにおいて１ビットからｋビットの間で値
が１となるビットのうち最下位のものをｑビットとす
る。この例ではｋ＋１がｑとなる。この時、桁上げの伝
播はｑビットから始まり、ｌ＋１ビットまで続く。この
桁上げの範囲を示す値をＭとする。この例では、桁上げ
が伝わる先のビットｍq+1 からｍl+1 までを１とし、他
を０とするようなＭを求めている。桁上げが伝わる範囲
となる部分となるｙq+1 からｙl+1 の値を反転、つま
り、次の（１３）式で示すＹとＭの排他的論理和を求め
れば桁上げ処理は終わる。
【００１５】
【００１６】この値をＺとする。Ｚi はＺのｉビットの
値を示す。図２にこの例の時のＺを示した。この処理の
後は桁上げは全く起こらないので、次の（１４）式で示
すｚとＸの排他的論理和をとれば和Ｓが求められる。
値を示す。図２にこの例の時のＺを示した。この処理の
後は桁上げは全く起こらないので、次の（１４）式で示
すｚとＸの排他的論理和をとれば和Ｓが求められる。
【００１７】
【００１８】ｓi はＳのｉビットの値である。この和Ｓ
は最初のＡとＢの和に等しい。
は最初のＡとＢの和に等しい。
【００１９】図１はこの加算方法を実現するハードウェ
アのブロック図である。ＡＮＤ回路１とＯＲ回路２はそ
れぞれ（１）、（２）式を実現するブロックである。桁
上げ範囲検出回路３は、ＸとＹの値から桁上げが起こる
範囲を示す値Ｍを求める。第１のＥＸ−ＯＲ回路４で
（１３）式の桁上げの処理をＹに対して行い、第２のＥ
Ｘ−ＯＲ回路５で（１４）式に示した各ビット毎の加算
を行う。この結果ＡとＢの和Ｓが求められる。
アのブロック図である。ＡＮＤ回路１とＯＲ回路２はそ
れぞれ（１）、（２）式を実現するブロックである。桁
上げ範囲検出回路３は、ＸとＹの値から桁上げが起こる
範囲を示す値Ｍを求める。第１のＥＸ−ＯＲ回路４で
（１３）式の桁上げの処理をＹに対して行い、第２のＥ
Ｘ−ＯＲ回路５で（１４）式に示した各ビット毎の加算
を行う。この結果ＡとＢの和Ｓが求められる。
【００２０】２数の加算をするときに下位ビットからの
桁上げ信号を加えることがある。この時は、最下位ビッ
トの下に更に１ビット付加し、このビットを−１桁とす
ると、ｘ-1に桁上げ信号をｙ-1に１を与えればよい。
桁上げ信号を加えることがある。この時は、最下位ビッ
トの下に更に１ビット付加し、このビットを−１桁とす
ると、ｘ-1に桁上げ信号をｙ-1に１を与えればよい。
【００２１】次に桁上げ検出回路３の実施例を図３、図
４を用いて説明する。
４を用いて説明する。
【００２２】図３は桁上げ検出回路３を実現するための
セル配置図である。縦方向にＹの信号線２１及びＭの信
号線２２を平行に並べた組を必要なビット分並べる。こ
の図に示されているのは８ビットの例である。これに対
してＸの信号線２３を、下位から上位の方向に斜めに配
置する。これらの信号線の交点に基本セル２４を配置す
る。
セル配置図である。縦方向にＹの信号線２１及びＭの信
号線２２を平行に並べた組を必要なビット分並べる。こ
の図に示されているのは８ビットの例である。これに対
してＸの信号線２３を、下位から上位の方向に斜めに配
置する。これらの信号線の交点に基本セル２４を配置す
る。
【００２３】 図４に光論理回路を用いた基本セルの実
施例を示す．光遮断器３２はｙｉの信号が１の時に光を
透過し，０の時に遮断する．ｘｊは光の有無を１，０に
当てており，光信号があるときには光分配器３１によっ
て光遮断器とｍｉの信号線に光信号を分配する。ｍｉの
信号線を上方から伝わってきた信号はそのまま下方に伝
わる．この構成によってＸとＹの信号から桁上げ範囲信
号Ｍを求めることができる．光遮断器３２の代わりにト
ランスファーゲートを，光分配器の代わりにｘｊの信号
によってｍｉに信号を送るようなゲートを置き換えれば
電気信号による実現も可能である。
施例を示す．光遮断器３２はｙｉの信号が１の時に光を
透過し，０の時に遮断する．ｘｊは光の有無を１，０に
当てており，光信号があるときには光分配器３１によっ
て光遮断器とｍｉの信号線に光信号を分配する。ｍｉの
信号線を上方から伝わってきた信号はそのまま下方に伝
わる．この構成によってＸとＹの信号から桁上げ範囲信
号Ｍを求めることができる．光遮断器３２の代わりにト
ランスファーゲートを，光分配器の代わりにｘｊの信号
によってｍｉに信号を送るようなゲートを置き換えれば
電気信号による実現も可能である。
【００２４】図５と図６を用いて本発明の他の実施例を
説明する。
説明する。
【００２５】図２において、ｓq の値は必ず０となるの
で、桁上げの範囲を示す値Ｍのｑビットも１となるよう
に求め、（１３）式と同様にＺを求めるのと並列にｘq
の値を強制的に０にしてしまえば（１４）式の排他的論
理和を普通の論理和に変更しても和Ｓが求められる。
で、桁上げの範囲を示す値Ｍのｑビットも１となるよう
に求め、（１３）式と同様にＺを求めるのと並列にｘq
の値を強制的に０にしてしまえば（１４）式の排他的論
理和を普通の論理和に変更しても和Ｓが求められる。
【００２６】図５にこの方法の場合の信号の変化を示
す。Ｍ' はｑビット目も１となるよう桁上げ範囲を定義
した場合の桁上げ範囲信号である。Ｘ' はＸの信号のｋ
ビット目を強制的に０とした信号で、 Ｘ' i ＝Ｘi ・Ｍ' i-1 （１５） とすれば求められる信号である。Ｚ' は（１３）式のＭ
をＭ' に置き換えて得られた信号である。Ｘ' とＺ' の
排他的論理和を取れば和Ｓが求められる。
す。Ｍ' はｑビット目も１となるよう桁上げ範囲を定義
した場合の桁上げ範囲信号である。Ｘ' はＸの信号のｋ
ビット目を強制的に０とした信号で、 Ｘ' i ＝Ｘi ・Ｍ' i-1 （１５） とすれば求められる信号である。Ｚ' は（１３）式のＭ
をＭ' に置き換えて得られた信号である。Ｘ' とＺ' の
排他的論理和を取れば和Ｓが求められる。
【００２７】図６にこの方法による回路のブロック構成
図を示す。桁上げ範囲検出回路５１はＸとＹの信号から
桁上げの範囲を示す信号Ｍ' を出力する。第２のＡＮＤ
回路５２は（１５）式を実行し、Ｘ' を出力する。ＥＸ
−ＯＲ回路４でＭ' とＹからＺ' を得る。Ｘ' とＺ' の
論理和を第２のＯＲ回路５３で取り和Ｓが求められる。
図を示す。桁上げ範囲検出回路５１はＸとＹの信号から
桁上げの範囲を示す信号Ｍ' を出力する。第２のＡＮＤ
回路５２は（１５）式を実行し、Ｘ' を出力する。ＥＸ
−ＯＲ回路４でＭ' とＹからＺ' を得る。Ｘ' とＺ' の
論理和を第２のＯＲ回路５３で取り和Ｓが求められる。
【００２８】次に図７と図８を用いて本発明の更に他の
実施例を説明する。これは、桁上げが起こらない範囲の
信号を用いた実施例である。
実施例を説明する。これは、桁上げが起こらない範囲の
信号を用いた実施例である。
【００２９】Ｍの代わりに桁上げが起こらない範囲を求
め、つまり、ｋからｑまでを１とし、他を０とするよう
なＭ''を求め、Ｍ''とＸの排他的論理和をとり、これと
並列に信号Ｙをｌ＋１ビット目のみを１とし、他のビッ
トをすべて０としたＹ' に変換し、Ｍ''とＹ' の論理和
をとることによっても和Ｓが求められる。但しこの時ｋ
からｌの桁の間にＸの１となるビットが一つも存在しな
いならば、ｙ' l+1 は０のままにしておく必要がある。
め、つまり、ｋからｑまでを１とし、他を０とするよう
なＭ''を求め、Ｍ''とＸの排他的論理和をとり、これと
並列に信号Ｙをｌ＋１ビット目のみを１とし、他のビッ
トをすべて０としたＹ' に変換し、Ｍ''とＹ' の論理和
をとることによっても和Ｓが求められる。但しこの時ｋ
からｌの桁の間にＸの１となるビットが一つも存在しな
いならば、ｙ' l+1 は０のままにしておく必要がある。
【００３０】図７にこの場合の信号の変化を示す。Ｍ''
は桁上げが起こらない範囲を示した信号、つまりＹ上で
１の連続が始まるｋビット目から、Ｘで１が初めて現れ
るｋ＋１ビット目までを１とし、残りをすべて０とする
非桁上げ範囲信号である。ｙl+1 のみを１とし他のビッ
トをすべて０とした信号をＹ’とする。また、Ｚ''はＭ
''とＸの排他的論理和から得られる信号である。この信
号は、最初の実施例に使用した桁上げ範囲信号ＭとＹの
信号を使って、
は桁上げが起こらない範囲を示した信号、つまりＹ上で
１の連続が始まるｋビット目から、Ｘで１が初めて現れ
るｋ＋１ビット目までを１とし、残りをすべて０とする
非桁上げ範囲信号である。ｙl+1 のみを１とし他のビッ
トをすべて０とした信号をＹ’とする。また、Ｚ''はＭ
''とＸの排他的論理和から得られる信号である。この信
号は、最初の実施例に使用した桁上げ範囲信号ＭとＹの
信号を使って、
【００３１】
【００３２】とすれば得られる。このＹ' とＺ''の論理
和から、和Ｓが求められる。
和から、和Ｓが求められる。
【００３３】図８にこの方法による回路のブロック構成
図を示す。非桁上げ範囲検出回路７１で信号Ｍ''を求め
る。Ｍ''とＸの排他的論理和をＥＸ−ＯＲ回路７２を用
いて求め、Ｚ' を得る。それと並行して、第１のＯＲ回
路の出力Ｙと桁上げ範囲検出回路３の出力からＮＯＴ回
路７３及び第２のＡＮＤ回路７４を使って（１６）式を
実行し、Ｙ' の信号を求める。これらの信号Ｚ' とＹ'
の論理和をＯＲ回路７５で取ることで和Ｓを求める。
図を示す。非桁上げ範囲検出回路７１で信号Ｍ''を求め
る。Ｍ''とＸの排他的論理和をＥＸ−ＯＲ回路７２を用
いて求め、Ｚ' を得る。それと並行して、第１のＯＲ回
路の出力Ｙと桁上げ範囲検出回路３の出力からＮＯＴ回
路７３及び第２のＡＮＤ回路７４を使って（１６）式を
実行し、Ｙ' の信号を求める。これらの信号Ｚ' とＹ'
の論理和をＯＲ回路７５で取ることで和Ｓを求める。
【００３４】
【発明の効果】以上述べてきたように、本発明を適用す
るならば、連続して伝播する桁上げ信号をあらかじめ処
理することにより桁上げ伝播をなくすことができ、高速
に２数を加算できる。また、各ビット毎の簡単な論理演
算を多用でき、ハードウェア構成を単純化できる。
るならば、連続して伝播する桁上げ信号をあらかじめ処
理することにより桁上げ伝播をなくすことができ、高速
に２数を加算できる。また、各ビット毎の簡単な論理演
算を多用でき、ハードウェア構成を単純化できる。
【図１】本発明の一実施例を示すブロック図である。
【図２】各ブロックを通った後の信号変化を説明する図
である。
である。
【図３】本発明の桁上げ範囲検出回路の実施例を示す図
である。
である。
【図４】桁上げ範囲検出回路の基本セルの回路図であ
る。
る。
【図５】本発明の別の実施例を示すブロック図である。
【図６】各ブロックを通った後の信号の変化を説明する
図である。
図である。
【図７】本発明の更に別の実施例を示す図である。
【図８】各ブロックを通った後の信号の変化を説明する
図である。
図である。
【図９】従来の加算器の回路図である。
１ ＡＮＤ回路 ２ ＯＲ回路 ３ 桁上げ範囲検出回路 ４ ＥＸ−ＯＲ回路 ５ ＥＸ−ＯＲ回路 ２１ Ｙの信号線 ２２ Ｍの信号線 ２３ Ｘの信号線 ２４ 基本セル ３１ 光分配器 ３２ 光遮断器 ５１ 桁上げ範囲検出回路 ５２ ＡＮＤ回路 ５３ ＯＲ回路 ７１ 非桁上げ範囲検出回路 ７２ ＥＸ−ＯＲ回路 ７３ ＮＯＴ回路 ７４ ＡＮＤ回路 ７５ ＯＲ回路 ８１ 桁上げ生成伝播回路 ８２ 桁上げ先見回路 ８３ 和生成回路
Claims (3)
- 【請求項１】 被加算信号と加算信号を入力とするＡＮ
Ｄ回路と，前記被加算信号と前記加算信号を入力とする
ＯＲ回路と，前記ＡＮＤ回路と前記ＯＲ回路の出力を入
力とする桁上げ範囲検出回路と，前記桁上げ範囲検出回
路と前記ＯＲ回路の出力を入力とする第１のＥＸ−ＯＲ
回路と，前記ＡＮＤ回路と前記第１のＥＸ−ＯＲ回路の
出力を入力とする第２のＥＸ−ＯＲ回路を含むことを特
徴とする加算回路。 - 【請求項２】 被加算信号と加算信号を入力とする第１
のＡＮＤ回路と，前記被加算信号と前記加算信号を入力
とする第１のＯＲ回路と，前記第１のＡＮＤ回路と前記
第１のＯＲ回路の出力を入力とする桁上げ範囲検出回路
と，前記第１のＡＮＤ回路の出力と前記桁上げ範囲検出
回路の出力とを入力とする第２のＡＮＤ回路と、前記第
１のＯＲ回路の出力と前記桁上げ範囲検出回路の出力と
を入力とするＥＸ−ＯＲ回路と，前記第２のＡＮＤ回路
の出力と前記ＥＸ−ＯＲ回路の出力とを入力とする第２
のＯＲ回路を含むことを特徴とする加算回路。 - 【請求項３】 被加算信号と加算信号を入力とする第１
のＡＮＤ回路と，前記被加算信号と前記加算信号とを入
力とする第１のＯＲ回路と，前記第１のＡＮＤ回路の出
力と前記第１のＯＲ回路の出力とを入力とする非桁上げ
範囲検出回路と，前記第１のＡＮＤ回路の出力と前記第
１のＯＲ回路の出力とを入力とする桁上げ範囲検出回路
と，前記非桁上げ範囲検出回路の出力と前記第１のＡＮ
Ｄ回路の出力とを入力とするＥＸ−ＯＲ回路と、前記第
１のＯＲ回路の出力を入力とするＮＯＴ回路と、前記桁
上げ範囲検出回路の出力と前記ＮＯＴ回路の出力とを入
力とする第２のＡＮＤ回路と、前記ＥＸ−ＯＲ回路の出
力と前記第２のＡＮＤ回路の出力とを入力とする第２の
ＯＲ回路を含むことを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6429491A JP3106525B2 (ja) | 1991-03-28 | 1991-03-28 | 加算方式及びその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6429491A JP3106525B2 (ja) | 1991-03-28 | 1991-03-28 | 加算方式及びその回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04299733A JPH04299733A (ja) | 1992-10-22 |
| JP3106525B2 true JP3106525B2 (ja) | 2000-11-06 |
Family
ID=13254077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6429491A Expired - Lifetime JP3106525B2 (ja) | 1991-03-28 | 1991-03-28 | 加算方式及びその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106525B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6536959B2 (ja) * | 2016-03-02 | 2019-07-03 | 日本電信電話株式会社 | 光論理回路および加算器 |
-
1991
- 1991-03-28 JP JP6429491A patent/JP3106525B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04299733A (ja) | 1992-10-22 |
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