JPH0997853A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH0997853A JPH0997853A JP7253882A JP25388295A JPH0997853A JP H0997853 A JPH0997853 A JP H0997853A JP 7253882 A JP7253882 A JP 7253882A JP 25388295 A JP25388295 A JP 25388295A JP H0997853 A JPH0997853 A JP H0997853A
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Abstract
(57)【要約】
【課題】 バイポーラ素子とＭＯＳ素子とを共存した集
積回路において、Ｎチャンネル型ＭＯＳ素子のバックゲ
ート抵抗と縦型ＰＮＰトランジスタのコレクタ直列抵抗
を減少させる。 【解決手段】 基板３６表面にＮ＋埋め込み層３７を形
成する。基板３６の上に第１と第２のエピタキシャル層
４９、５０を形成する。第１と第２のエピタキシャル層
４９、５０を分離して複数の島領域３１を形成する。第
２のエピタキシャル層５０をバックゲートとしてＰチャ
ンネル型ＭＯＳ素子３２を、Ｐウェル領域４６をバック
ゲートとしてＮチャンネル型ＭＯＳ素子３３を形成す
る。バックゲート抵抗を減じるＰ＋型の第１の埋め込み
層３８を、第１と第２のエピタキシャル層４９、５０の
境界に形成する。縦型ＰＮＰトランジスタの３５のコレ
クタ抵抗を減じるＰ＋型の第２の埋め込み層３９も前記
境界に形成する。
積回路において、Ｎチャンネル型ＭＯＳ素子のバックゲ
ート抵抗と縦型ＰＮＰトランジスタのコレクタ直列抵抗
を減少させる。 【解決手段】 基板３６表面にＮ＋埋め込み層３７を形
成する。基板３６の上に第１と第２のエピタキシャル層
４９、５０を形成する。第１と第２のエピタキシャル層
４９、５０を分離して複数の島領域３１を形成する。第
２のエピタキシャル層５０をバックゲートとしてＰチャ
ンネル型ＭＯＳ素子３２を、Ｐウェル領域４６をバック
ゲートとしてＮチャンネル型ＭＯＳ素子３３を形成す
る。バックゲート抵抗を減じるＰ＋型の第１の埋め込み
層３８を、第１と第２のエピタキシャル層４９、５０の
境界に形成する。縦型ＰＮＰトランジスタの３５のコレ
クタ抵抗を減じるＰ＋型の第２の埋め込み層３９も前記
境界に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ素子と
ＭＯＳ素子とを共存した半導体集積回路の、特にＭＯＳ
素子のラッチアップ防止に関する。
ＭＯＳ素子とを共存した半導体集積回路の、特にＭＯＳ
素子のラッチアップ防止に関する。
【０００２】
【従来の技術】図７に従来のＢｉ−ＣＭＯＳ集積回路の
一例を示す。同図の装置は、各島領域１にＰチャンネル
型ＭＯＳ（以下Ｐ−ＭＯＳと称する）２、Ｎチャンネル
型ＭＯＳ（以下Ｎ−ＭＯＳと称する）３、ＮＰＮトラン
ジスタ４、縦型ＰＮＰトランジスタ５を集積化したもの
である。６はＰ半導体基板、７はＮ＋型の埋め込み層、
８、９はＰ＋型の埋め込み層、１０はＰ＋型の分離領
域、１１はＬＯＣＯＳ酸化膜、１２はＮＰＮトランジス
タ４のＰ型のベース領域、１３はＮＰＮトランジスタ４
のＮ＋型のエミッタ領域、１４はＮＰＮトランジスタ４
のＮ＋型のコレクタコンタクト領域、１５はＰ−ＭＯＳ
２のＮ＋型のソース・ドレイン領域、１６はＮーＭＯＳ
のＰ型のウェル領域、１７はＰ−ＭＯＳのＰ＋型のソー
ス・ドレイン領域、１８はゲート電極、１９はＰ型のコ
レクタ領域、２０はＮ型のベース領域、２１はＰ＋型の
エミッタ領域、２２はＮ＋型のベースコンタクト領域、
２３はＰ＋型のコレクタコンタクト領域である（例え
ば、特開昭５７ー１１８６６３号）。
一例を示す。同図の装置は、各島領域１にＰチャンネル
型ＭＯＳ（以下Ｐ−ＭＯＳと称する）２、Ｎチャンネル
型ＭＯＳ（以下Ｎ−ＭＯＳと称する）３、ＮＰＮトラン
ジスタ４、縦型ＰＮＰトランジスタ５を集積化したもの
である。６はＰ半導体基板、７はＮ＋型の埋め込み層、
８、９はＰ＋型の埋め込み層、１０はＰ＋型の分離領
域、１１はＬＯＣＯＳ酸化膜、１２はＮＰＮトランジス
タ４のＰ型のベース領域、１３はＮＰＮトランジスタ４
のＮ＋型のエミッタ領域、１４はＮＰＮトランジスタ４
のＮ＋型のコレクタコンタクト領域、１５はＰ−ＭＯＳ
２のＮ＋型のソース・ドレイン領域、１６はＮーＭＯＳ
のＰ型のウェル領域、１７はＰ−ＭＯＳのＰ＋型のソー
ス・ドレイン領域、１８はゲート電極、１９はＰ型のコ
レクタ領域、２０はＮ型のベース領域、２１はＰ＋型の
エミッタ領域、２２はＮ＋型のベースコンタクト領域、
２３はＰ＋型のコレクタコンタクト領域である（例え
ば、特開昭５７ー１１８６６３号）。
【０００３】Ｐ−ＭＯＳ２は島領域１のＮ型層をバック
ゲートとし、Ｎ−ＭＯＳ３はＰウェル領域１４をバック
ゲートとして各々動作する。バックゲートには各々ＶＣ
Ｃ電位とＧＮＤ電位が印可される。例えばＮ−ＭＯＳ３
では、図８に示すように、複数のＮーＭＯＳ３が形成さ
れたウェル領域１６の一部にＰ＋コンタクト領域２４を
配置し、アルミ電極２５によってＧＮＤ電位を印可する
ものである。図示しないが島領域１のＮ型層にはＮ＋コ
ンタクト領域を介して前記ＰーＭＯＳ２のバックゲート
用のＶＣＣ電位が印可されている。また、Ｐ＋型の第１
の埋め込み層８は前記バックゲート電位の抵抗を低下さ
せる目的で設けている。
ゲートとし、Ｎ−ＭＯＳ３はＰウェル領域１４をバック
ゲートとして各々動作する。バックゲートには各々ＶＣ
Ｃ電位とＧＮＤ電位が印可される。例えばＮ−ＭＯＳ３
では、図８に示すように、複数のＮーＭＯＳ３が形成さ
れたウェル領域１６の一部にＰ＋コンタクト領域２４を
配置し、アルミ電極２５によってＧＮＤ電位を印可する
ものである。図示しないが島領域１のＮ型層にはＮ＋コ
ンタクト領域を介して前記ＰーＭＯＳ２のバックゲート
用のＶＣＣ電位が印可されている。また、Ｐ＋型の第１
の埋め込み層８は前記バックゲート電位の抵抗を低下さ
せる目的で設けている。
【０００４】ところで、バイポーラ・ＭＯＳ型集積回路
では、通常、デジタル信号をＭＯＳロジックにより、ア
ナログ信号をバイポーラ素子により各々処理している。
この時ＮーＭＯＳ３のバックゲートと基板６とを共通電
位（ＧＮＤ）にすると、ＭＯＳロジックのスイッチング
動作に伴うデジタルノイズが基板６を介してバイポーラ
素子部分に流れ、アナログ回路を誤動作させるという問
題点がある。そこで、Ｎ＋型の埋め込み層７を配置する
ことでＰ＋型の第１の埋め込み層８と基板６とを分離
し、前記デジタルノイズの混入を低減することがなされ
ていた。
では、通常、デジタル信号をＭＯＳロジックにより、ア
ナログ信号をバイポーラ素子により各々処理している。
この時ＮーＭＯＳ３のバックゲートと基板６とを共通電
位（ＧＮＤ）にすると、ＭＯＳロジックのスイッチング
動作に伴うデジタルノイズが基板６を介してバイポーラ
素子部分に流れ、アナログ回路を誤動作させるという問
題点がある。そこで、Ｎ＋型の埋め込み層７を配置する
ことでＰ＋型の第１の埋め込み層８と基板６とを分離
し、前記デジタルノイズの混入を低減することがなされ
ていた。
【０００５】
【発明が解決しようとする課題】しかしながら、Ｐ＋型
の第１の埋め込み層８は、Ｎ＋埋め込み層７と同じく基
板６表面からの上方向の拡散によって形成され、しかも
Ｎ＋埋め込み層７のソースである砒素或いはアンチモン
に対してＰ＋型埋め込み層８を形成するボロンの拡散係
数が大であることを利用して作られている。そのため、
図９に両者の不純物濃度分布を示すように、Ｐ＋型の第
１の埋め込み層７は不純物濃度が最も大きい部分がＮ＋
埋め込み層５によって相殺され、幅も薄くなるので、比
抵抗が比較的大きいという特質がある。
の第１の埋め込み層８は、Ｎ＋埋め込み層７と同じく基
板６表面からの上方向の拡散によって形成され、しかも
Ｎ＋埋め込み層７のソースである砒素或いはアンチモン
に対してＰ＋型埋め込み層８を形成するボロンの拡散係
数が大であることを利用して作られている。そのため、
図９に両者の不純物濃度分布を示すように、Ｐ＋型の第
１の埋め込み層７は不純物濃度が最も大きい部分がＮ＋
埋め込み層５によって相殺され、幅も薄くなるので、比
抵抗が比較的大きいという特質がある。
【０００６】一方、前記Ｐ＋型の第１の埋め込み層１４
の抵抗値が大きいという点は、図８に示したように、バ
ックゲート抵抗Ｒが大きくなり、コンタクト領域１７か
らの距離に応じて、複数のＮ−ＭＯＳ３の間でゲートバ
イアスが異なるという不具合を招く。また、抵抗Ｒによ
り電位差を発生するので、Ｎ−ＭＯＳ３がスイッチング
動作するときの寄生電流（ソースからウェル領域１６に
流出する電流）により他のＮ−ＭＯＳ３素子へのノイズ
の混入が生じる。さらに、電位差が発生することによっ
て、Ｐ＋ソース・ドレイン領域１５のＰ、島領域１の
Ｎ、Ｐウェル領域１６のＰ、およびＮ＋ソース・ドレイ
ン領域１７のＮからなるＰＮＰＮサイリスタが動作し
て、ＣＭＯＳ部分がラッチアップに陥るという問題点も
ある。
の抵抗値が大きいという点は、図８に示したように、バ
ックゲート抵抗Ｒが大きくなり、コンタクト領域１７か
らの距離に応じて、複数のＮ−ＭＯＳ３の間でゲートバ
イアスが異なるという不具合を招く。また、抵抗Ｒによ
り電位差を発生するので、Ｎ−ＭＯＳ３がスイッチング
動作するときの寄生電流（ソースからウェル領域１６に
流出する電流）により他のＮ−ＭＯＳ３素子へのノイズ
の混入が生じる。さらに、電位差が発生することによっ
て、Ｐ＋ソース・ドレイン領域１５のＰ、島領域１の
Ｎ、Ｐウェル領域１６のＰ、およびＮ＋ソース・ドレイ
ン領域１７のＮからなるＰＮＰＮサイリスタが動作し
て、ＣＭＯＳ部分がラッチアップに陥るという問題点も
ある。
【０００７】さらに、Ｐ＋型の第２の埋め込み層９おい
ても、同様に比抵抗が大きく、それが縦型ＰＮＰトラン
ジスタ５のコレクタ抵抗となり、結果縦型ＰＮＰトラン
ジスタ５の飽和電圧ＶＣＥ（ｓａｔ）が大きくなるとい
う問題点も生じていた。
ても、同様に比抵抗が大きく、それが縦型ＰＮＰトラン
ジスタ５のコレクタ抵抗となり、結果縦型ＰＮＰトラン
ジスタ５の飽和電圧ＶＣＥ（ｓａｔ）が大きくなるとい
う問題点も生じていた。
【０００８】
【課題を解決するための手段】本発明は上記した従来の
欠点に鑑みなされたもので、第１と第２のエピタキシャ
ル層の２段構造とし、Ｎ＋埋め込み層を基板表面から、
Ｐ＋型の第１と第２の埋め込み層を前記第１のエピタキ
シャル層の表面から形成することにより、Ｐ＋埋め込み
層のＮ＋埋め込み層によって消失される部分を減じ、も
ってＰ＋コレクタ領域の比抵抗を大幅に減じた半導体集
積回路とその製造方法を提供するものである。
欠点に鑑みなされたもので、第１と第２のエピタキシャ
ル層の２段構造とし、Ｎ＋埋め込み層を基板表面から、
Ｐ＋型の第１と第２の埋め込み層を前記第１のエピタキ
シャル層の表面から形成することにより、Ｐ＋埋め込み
層のＮ＋埋め込み層によって消失される部分を減じ、も
ってＰ＋コレクタ領域の比抵抗を大幅に減じた半導体集
積回路とその製造方法を提供するものである。
【０００９】
【発明の実施の形態】以下に本発明の１実施例を詳細に
説明する。図１は本発明によって、島領域３１にＰチャ
ンネル型ＭＯＳＦＥＴ（Ｎ−ＭＯＳ）３２、Ｎチャンネ
ル型ＭＯＳＦＥＴ（Ｎ−ＭＯＳ）３３、縦型のＮＰＮト
ランジスタ３４、縦型ＰＮＰトランジスタ３５とを集積
化したバイポーラ・ＣＭＯＳ半導体装置の構造を示す断
面図である。
説明する。図１は本発明によって、島領域３１にＰチャ
ンネル型ＭＯＳＦＥＴ（Ｎ−ＭＯＳ）３２、Ｎチャンネ
ル型ＭＯＳＦＥＴ（Ｎ−ＭＯＳ）３３、縦型のＮＰＮト
ランジスタ３４、縦型ＰＮＰトランジスタ３５とを集積
化したバイポーラ・ＣＭＯＳ半導体装置の構造を示す断
面図である。
【００１０】同図において、３６はＰ型のシリコン半導
体基板、３７はＮ＋型の埋め込み層、３８、３９はＰ＋
型の第１と第２の埋め込み層、４０ａ、４０ｂは分離用
のＰ＋型分離領域、４１はＬＯＣＯＳ酸化膜、４２はＮ
ＰＮトランジスタ２４のＰ型のベース領域、４３はＮＰ
Ｎトランジスタ３４のＮ＋型のエミッタ領域、４４はＮ
ＰＮトランジスタ３４のＮ＋型のコレクタコンタクト領
域、４５はＰ−ＭＯＳ３２のＰ＋型ソース・ドレイン領
域、４６はＮ−ＭＯＳ４３のＰ型のウェル領域、４７は
Ｎ−ＭＯＳ３３のＮ＋型のソース・ドレイン領域、４８
はゲート酸化膜の上に形成したポリシリコン層からなる
ゲート電極、４９はＮ型の第１のエピタキシャル層、５
０はＮ型の第２のエピタキシャル層、である。さらに、
５１は縦型ＰＮＰトランジスタ３５のＰ型のコレクタ領
域、５２は縦型ＰＮＰトランジスタ３５のＮ型ベース領
域、５３は縦型ＰＮＰトランジスタ３５のＰ＋型のエミ
ッタ領域、５４はＮＰＮトランジスタ３４のＰ＋型のベ
ースコンタクト領域、５５は縦型ＰＮＰトランジスタ３
５のＮ＋型のベースコンタクト領域、５６は縦型ＰＮＰ
トランジスタ３５のＰ＋型のコレクタコンタクト領域で
ある。
体基板、３７はＮ＋型の埋め込み層、３８、３９はＰ＋
型の第１と第２の埋め込み層、４０ａ、４０ｂは分離用
のＰ＋型分離領域、４１はＬＯＣＯＳ酸化膜、４２はＮ
ＰＮトランジスタ２４のＰ型のベース領域、４３はＮＰ
Ｎトランジスタ３４のＮ＋型のエミッタ領域、４４はＮ
ＰＮトランジスタ３４のＮ＋型のコレクタコンタクト領
域、４５はＰ−ＭＯＳ３２のＰ＋型ソース・ドレイン領
域、４６はＮ−ＭＯＳ４３のＰ型のウェル領域、４７は
Ｎ−ＭＯＳ３３のＮ＋型のソース・ドレイン領域、４８
はゲート酸化膜の上に形成したポリシリコン層からなる
ゲート電極、４９はＮ型の第１のエピタキシャル層、５
０はＮ型の第２のエピタキシャル層、である。さらに、
５１は縦型ＰＮＰトランジスタ３５のＰ型のコレクタ領
域、５２は縦型ＰＮＰトランジスタ３５のＮ型ベース領
域、５３は縦型ＰＮＰトランジスタ３５のＰ＋型のエミ
ッタ領域、５４はＮＰＮトランジスタ３４のＰ＋型のベ
ースコンタクト領域、５５は縦型ＰＮＰトランジスタ３
５のＮ＋型のベースコンタクト領域、５６は縦型ＰＮＰ
トランジスタ３５のＰ＋型のコレクタコンタクト領域で
ある。
【００１１】島領域３１は、基板３６の上に形成した第
１と第２のエピタキシャル層４９、５０を、第２のエピ
タキシャル層５０の表面から基板２６に到達するＰ＋分
離領域４０ａ、４０ｂで接合分離することにより形成さ
れている。Ｐ−ＭＯＳ３２、Ｎ−ＭＯＳ３３は共通の島
領域２１に形成されている。各ＭＯＳ素子はＬＯＣＯＳ
酸化膜４１により素子間分離が成される。ＬＯＣＯＳ酸
化膜４１は分離領域４０ｂの表面にも形成されている。
１と第２のエピタキシャル層４９、５０を、第２のエピ
タキシャル層５０の表面から基板２６に到達するＰ＋分
離領域４０ａ、４０ｂで接合分離することにより形成さ
れている。Ｐ−ＭＯＳ３２、Ｎ−ＭＯＳ３３は共通の島
領域２１に形成されている。各ＭＯＳ素子はＬＯＣＯＳ
酸化膜４１により素子間分離が成される。ＬＯＣＯＳ酸
化膜４１は分離領域４０ｂの表面にも形成されている。
【００１２】各島領域３１底部の基板３６表面にはＮ＋
埋め込み層３７が配置され、Ｎ＋埋め込み層３７は基板
３６表面から上下方向に向かって拡散されている。Ｐ＋
型の第１と第２の埋め込み層３８、３９は第１のエピタ
キシャル層４９の表面に埋め込まれ、第１のエピタキシ
ャル層４９の表面から下方向に拡散されてＮ＋埋め込み
層３７に達する。Ｐ＋型の第１の埋め込み層４６は、上
方向即ち第２のエピタキシャル層５０中に拡散されてＰ
型のウェル領域４６と連結し、Ｐ＋型の第２の埋め込み
層３９はＰ型のコレクタ領域５１と連結する。Ｎ＋埋め
込み層３７によりＰ＋型の第１と第２のの埋め込み層３
８、３９は基板３６と電気的に分離される。
埋め込み層３７が配置され、Ｎ＋埋め込み層３７は基板
３６表面から上下方向に向かって拡散されている。Ｐ＋
型の第１と第２の埋め込み層３８、３９は第１のエピタ
キシャル層４９の表面に埋め込まれ、第１のエピタキシ
ャル層４９の表面から下方向に拡散されてＮ＋埋め込み
層３７に達する。Ｐ＋型の第１の埋め込み層４６は、上
方向即ち第２のエピタキシャル層５０中に拡散されてＰ
型のウェル領域４６と連結し、Ｐ＋型の第２の埋め込み
層３９はＰ型のコレクタ領域５１と連結する。Ｎ＋埋め
込み層３７によりＰ＋型の第１と第２のの埋め込み層３
８、３９は基板３６と電気的に分離される。
【００１３】Ｐ−ＭＯＳ３２、Ｎ−ＭＯＳ３３は各々１
つしか図示していないが、実際は一つの島領域３１内に
各々多数の素子が形成されている。この場合島領域３１
のＮ型層にはＰ−ＭＯＳ３２のバックゲート電位として
ＶＣＣの如き電源電位が図示せぬコンタクト領域とアル
ミ電極により印可され、多数のＰ−ＭＯＳ３２の前記バ
ックゲート電位は共通である。同じく多数のＮ−ＭＯＳ
３３はＰウェル領域４６が共通のバックゲート領域とな
り、Ｐ＋型の第１の埋め込み層３８も共用される。そし
てＰウェル領域４６の表面に形成した図示せぬコンタク
ト領域とアルミ電極を介して（図８に示したコンタクト
領域２４とアルミ電極２５のように）、Ｐウェル領域４
６とＰ＋型の第１の埋め込み層３８に接地電位（ＧＮ
Ｄ）の如きバックゲート電位を印加している。
つしか図示していないが、実際は一つの島領域３１内に
各々多数の素子が形成されている。この場合島領域３１
のＮ型層にはＰ−ＭＯＳ３２のバックゲート電位として
ＶＣＣの如き電源電位が図示せぬコンタクト領域とアル
ミ電極により印可され、多数のＰ−ＭＯＳ３２の前記バ
ックゲート電位は共通である。同じく多数のＮ−ＭＯＳ
３３はＰウェル領域４６が共通のバックゲート領域とな
り、Ｐ＋型の第１の埋め込み層３８も共用される。そし
てＰウェル領域４６の表面に形成した図示せぬコンタク
ト領域とアルミ電極を介して（図８に示したコンタクト
領域２４とアルミ電極２５のように）、Ｐウェル領域４
６とＰ＋型の第１の埋め込み層３８に接地電位（ＧＮ
Ｄ）の如きバックゲート電位を印加している。
【００１４】第１のエピタキシャル層４９は２〜３μの
膜厚に、第２のエピタキシャル層５０は３〜５μの膜厚
に形成されている。Ｎ＋埋め込み層３７は（プロセスに
もよるが）基板３６表面から上方向に１〜２μの拡散深
さではいあがりＰ＋型第１の埋め込み層３８のＰ型不純
物を相殺するが、本発明はＰ＋型の第１の埋め込み層３
８を第１のエピタキシャル層３７表面から形成するの
で、前記Ｎ＋埋め込み層３７で相殺される量が少なく済
む。図１０に本発明の不純物濃度のプロファイルを示
す。Ｐ＋型の第１の埋め込み層３８の不純物濃度のピー
クが第１のエピタキシャル層４９表面にあるので、結果
Ｐ＋第１の埋め込み層３８としてＰ型層を形成する残り
幅（図示Ｗ）が３μ程度残ることになり、約１μ程度し
か残らない従来の構造に比べて残り幅Ｗが大となる。し
かもピーク部分がＮ＋埋め込み層３７に消去される従来
例に比べ、本発明はピーク部分が残るので、Ｐ＋第１の
埋め込み層３８の比抵抗を大幅に減じることができるの
である。
膜厚に、第２のエピタキシャル層５０は３〜５μの膜厚
に形成されている。Ｎ＋埋め込み層３７は（プロセスに
もよるが）基板３６表面から上方向に１〜２μの拡散深
さではいあがりＰ＋型第１の埋め込み層３８のＰ型不純
物を相殺するが、本発明はＰ＋型の第１の埋め込み層３
８を第１のエピタキシャル層３７表面から形成するの
で、前記Ｎ＋埋め込み層３７で相殺される量が少なく済
む。図１０に本発明の不純物濃度のプロファイルを示
す。Ｐ＋型の第１の埋め込み層３８の不純物濃度のピー
クが第１のエピタキシャル層４９表面にあるので、結果
Ｐ＋第１の埋め込み層３８としてＰ型層を形成する残り
幅（図示Ｗ）が３μ程度残ることになり、約１μ程度し
か残らない従来の構造に比べて残り幅Ｗが大となる。し
かもピーク部分がＮ＋埋め込み層３７に消去される従来
例に比べ、本発明はピーク部分が残るので、Ｐ＋第１の
埋め込み層３８の比抵抗を大幅に減じることができるの
である。
【００１５】この様にＰ＋第１の埋め込み層３８の比抵
抗を減じることは、ＮーＭＯＳ３３にとって多大なメリ
ットを与える。第１に、バックゲート抵抗が減るので、
ＮーＭＯＳ３３がスイッチング動作する際にＮ＋ソース
領域４７からＰウェル領域４６へ流出する電流による電
位上昇が無く、その結果、多数のＮ−ＭＯＳ３３の素子
間で反転電圧Ｖｔに差が生じることに依る動作のばらつ
きを減らすことができる。第２に、前記流出する電流を
直ちに接地電位に吸い出すことができるので、１つのＮ
−ＭＯＳ３３が他のＮ−ＭＯＳ３３に与えるノイズを減
らすことができる。これらにより、ＭＯＳロジック回路
の誤動作を防止できる。第３に、前記流出する電流によ
る電位差の発生が少ないので、Ｐ＋ソース・ドレイン領
域４５のＰ、島領域３１のＮ、Ｐウェル領域４６のＰ、
およびＮ＋ソース・ドレイン領域４７のＮからなるＰＮ
ＰＮサイリスタの動作を防止することができる。
抗を減じることは、ＮーＭＯＳ３３にとって多大なメリ
ットを与える。第１に、バックゲート抵抗が減るので、
ＮーＭＯＳ３３がスイッチング動作する際にＮ＋ソース
領域４７からＰウェル領域４６へ流出する電流による電
位上昇が無く、その結果、多数のＮ−ＭＯＳ３３の素子
間で反転電圧Ｖｔに差が生じることに依る動作のばらつ
きを減らすことができる。第２に、前記流出する電流を
直ちに接地電位に吸い出すことができるので、１つのＮ
−ＭＯＳ３３が他のＮ−ＭＯＳ３３に与えるノイズを減
らすことができる。これらにより、ＭＯＳロジック回路
の誤動作を防止できる。第３に、前記流出する電流によ
る電位差の発生が少ないので、Ｐ＋ソース・ドレイン領
域４５のＰ、島領域３１のＮ、Ｐウェル領域４６のＰ、
およびＮ＋ソース・ドレイン領域４７のＮからなるＰＮ
ＰＮサイリスタの動作を防止することができる。
【００１６】上記のＰ＋第１の埋め込み層３８と同時的
に縦型ＰＮＰトランジスタ３５のＰ＋第２の埋め込み層
３９も形成する。従って、Ｐ＋第１の埋め込み層３８と
同様に第２の埋め込み層３９の比抵抗も上記の理由で低
減できる。縦型ＰＮＰトランジスタ３５にとってＰ＋第
２の埋め込み層３９は、コレクタとしてＰ型領域を形成
すると共に、コレクタ直列抵抗Ｒｃを低減する目的で設
けている。よって、縦型ＰＮＰトランジスタ３５にとっ
てはコレクタ直列抵抗を減じることができるので、飽和
電圧ＶＣＥ（ｓａｔ）を小さくすることができる。
に縦型ＰＮＰトランジスタ３５のＰ＋第２の埋め込み層
３９も形成する。従って、Ｐ＋第１の埋め込み層３８と
同様に第２の埋め込み層３９の比抵抗も上記の理由で低
減できる。縦型ＰＮＰトランジスタ３５にとってＰ＋第
２の埋め込み層３９は、コレクタとしてＰ型領域を形成
すると共に、コレクタ直列抵抗Ｒｃを低減する目的で設
けている。よって、縦型ＰＮＰトランジスタ３５にとっ
てはコレクタ直列抵抗を減じることができるので、飽和
電圧ＶＣＥ（ｓａｔ）を小さくすることができる。
【００１７】図２以降は上記の構造の製造方法を工程順
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図２（Ａ）を参照して、基板となる
Ｐ型の単結晶シリコン半導体基板３６を準備する。基板
３６の表面を熱酸化して酸化膜を形成し、該酸化膜の上
にレジストを塗布、露光、現像し該レジストパターンを
マスクとして前記酸化膜をエッチングすることにより酸
化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板３６表面に
アンチモンまたは砒素を初期拡散する。
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図２（Ａ）を参照して、基板となる
Ｐ型の単結晶シリコン半導体基板３６を準備する。基板
３６の表面を熱酸化して酸化膜を形成し、該酸化膜の上
にレジストを塗布、露光、現像し該レジストパターンを
マスクとして前記酸化膜をエッチングすることにより酸
化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板３６表面に
アンチモンまたは砒素を初期拡散する。
【００１８】図２（Ｂ）を参照して、前記酸化膜を除去
して基板３６表面を露出した後、全面に気相成長法によ
り膜厚２〜３μの第１のエピタキシャル層４９を形成す
る。一旦装置から取り出し、第１のエピタキシャル層４
９表面にボロンを初期導入して、Ｐ＋型の第１と第２の
埋め込み層３８、３９と分離領域４０ａを形成する。図
３（Ａ）を参照して、拡散に使用した第１のエピタキシ
ャル層４９上の酸化膜を除去した後、再度気相成長法に
より第１のエピタキシャル層４９表面にＮ型の第２のエ
ピタキシャル層５０を形成する。膜厚は３〜５μであ
る。第２のエピタキシャル層５０の上に酸化膜とレジス
トマスクを形成し、上からボロンを加速電圧６０〜１０
０ＫｅＶ、ドーズ量５×１０の１２乗〜５×１０の１３
乗でイオン注入することにより、Ｐチャンネル型ＭＯＳ
ＦＥＴ３２を形成するためのＰ型ウェル領域４６と分離
領域４０ｂ、そして縦型ＰＮＰトランジスタ３５のコレ
クタ領域５１を形成する。
して基板３６表面を露出した後、全面に気相成長法によ
り膜厚２〜３μの第１のエピタキシャル層４９を形成す
る。一旦装置から取り出し、第１のエピタキシャル層４
９表面にボロンを初期導入して、Ｐ＋型の第１と第２の
埋め込み層３８、３９と分離領域４０ａを形成する。図
３（Ａ）を参照して、拡散に使用した第１のエピタキシ
ャル層４９上の酸化膜を除去した後、再度気相成長法に
より第１のエピタキシャル層４９表面にＮ型の第２のエ
ピタキシャル層５０を形成する。膜厚は３〜５μであ
る。第２のエピタキシャル層５０の上に酸化膜とレジス
トマスクを形成し、上からボロンを加速電圧６０〜１０
０ＫｅＶ、ドーズ量５×１０の１２乗〜５×１０の１３
乗でイオン注入することにより、Ｐチャンネル型ＭＯＳ
ＦＥＴ３２を形成するためのＰ型ウェル領域４６と分離
領域４０ｂ、そして縦型ＰＮＰトランジスタ３５のコレ
クタ領域５１を形成する。
【００１９】図３（Ｂ）を参照して、基板３６全体に約
１１００℃、３〜４時間の熱処理を加えることにより、
Ｐ型ウェル領域３９とＰ型コレクタ領域５１を深さ２μ
程度にまで熱拡散する。尚、ウェル領域３９と分離領域
４０ｂとを同時的に形成すると工程を簡素化できる。必
要なければ、図３（Ｂ）の工程を終了した後改めてＰ＋
分離領域を形成しても良い。また、第１のエピタキシャ
ル層４９表面に設けた分離領域４０ａが基板３６まで貫
通しないのであれば、図２（Ａ）の工程において基板３
６表面から上方向に拡散する分離領域を形成しておいて
も良い。
１１００℃、３〜４時間の熱処理を加えることにより、
Ｐ型ウェル領域３９とＰ型コレクタ領域５１を深さ２μ
程度にまで熱拡散する。尚、ウェル領域３９と分離領域
４０ｂとを同時的に形成すると工程を簡素化できる。必
要なければ、図３（Ｂ）の工程を終了した後改めてＰ＋
分離領域を形成しても良い。また、第１のエピタキシャ
ル層４９表面に設けた分離領域４０ａが基板３６まで貫
通しないのであれば、図２（Ａ）の工程において基板３
６表面から上方向に拡散する分離領域を形成しておいて
も良い。
【００２０】図４（Ａ）を参照して、先の熱酸化で第１
のエピタキシャル層４９の表面に形成された酸化膜を完
全に除去し、再度熱酸化して表面に５００オングストロ
ーム程度の酸化膜６０を形成する。酸化膜６０の上にＣ
ＶＤ法によって膜厚１０００オングストローム程度のシ
リコン窒化膜６１を形成し、これをパターニングするこ
とにより所望の領域の酸化膜６０表面を露出する耐酸化
膜を形成する。
のエピタキシャル層４９の表面に形成された酸化膜を完
全に除去し、再度熱酸化して表面に５００オングストロ
ーム程度の酸化膜６０を形成する。酸化膜６０の上にＣ
ＶＤ法によって膜厚１０００オングストローム程度のシ
リコン窒化膜６１を形成し、これをパターニングするこ
とにより所望の領域の酸化膜６０表面を露出する耐酸化
膜を形成する。
【００２１】図４（Ｂ）を参照して、基板３６全体を約
１０００℃、５〜６時間のスチーム酸化を行うことによ
り、シリコン窒化膜６１が被覆していない部分の第２の
エピタキシャル層５０表面にＬＯＣＯＳ酸化膜４１を形
成する。ＬＯＣＯＳ酸化膜４１は、第２のエピタキシャ
ル層５０表面から上方向に約０．３μ、下方向に約０．
４μの厚みを持って形成される。選択酸化に用いたシリ
コン窒化膜６１を除去し、次いでＬＯＣＯＳ酸化膜４１
を除く第２のエピタキシャル層５０表面の薄い酸化膜６
０を除去し、新たに熱酸化を行うことで膜厚５００〜８
００オングストロームのＭＯＳ素子のゲート酸化膜６２
を形成する。尚、以上までの工程の熱処理で分離領域４
０ａ、４０ｂが連結し、第１と第２のエピタキシャル層
４９、５０を分離して複数の島領域３１を形成する。ま
た、Ｐ＋型の第１と第１の埋め込み層３８、３９は各々
ウェル領域４６とコレクタ領域５１に連結する。また、
縦型ＰＮＰトランジスタ３５のＮ型ベース領域５２も所
望深さに拡散される。
１０００℃、５〜６時間のスチーム酸化を行うことによ
り、シリコン窒化膜６１が被覆していない部分の第２の
エピタキシャル層５０表面にＬＯＣＯＳ酸化膜４１を形
成する。ＬＯＣＯＳ酸化膜４１は、第２のエピタキシャ
ル層５０表面から上方向に約０．３μ、下方向に約０．
４μの厚みを持って形成される。選択酸化に用いたシリ
コン窒化膜６１を除去し、次いでＬＯＣＯＳ酸化膜４１
を除く第２のエピタキシャル層５０表面の薄い酸化膜６
０を除去し、新たに熱酸化を行うことで膜厚５００〜８
００オングストロームのＭＯＳ素子のゲート酸化膜６２
を形成する。尚、以上までの工程の熱処理で分離領域４
０ａ、４０ｂが連結し、第１と第２のエピタキシャル層
４９、５０を分離して複数の島領域３１を形成する。ま
た、Ｐ＋型の第１と第１の埋め込み層３８、３９は各々
ウェル領域４６とコレクタ領域５１に連結する。また、
縦型ＰＮＰトランジスタ３５のＮ型ベース領域５２も所
望深さに拡散される。
【００２２】図５（Ａ）を参照して、ゲート酸化膜６２
の上に膜厚４０００オングストローム程度のポリシリコ
ン層を堆積し、これをパターニングして各ＭＯＳＦＥＴ
３２、３３のゲート電極４８を形成する。図５（Ｂ）を
参照して、第２のエピタキシャル層５０表面からボロン
を拡散することによりＮＰＮトランジスタ３４のＰ型ベ
ース領域４２を、リンまたは砒素をイオン注入法で拡散
することによりＮ＋エミッタ領域４３、Ｎ＋コレクタコ
ンタクト領域４４を形成し、次いでボロンをイオン注入
法で拡散することによりＰ−ＭＯＳ３２のＰ＋ソース・
ドレイン領域４５とＮＰＮトランジスタ３４のベースコ
ンタクト領域５４、縦型ＰＮＰトランジスタ３５のＰ＋
エミッタ領域５３とＰ＋コレクタコンタクト領域５６を
形成し、続いて砒素をイオン注入することによりＮ−Ｍ
ＯＳ３３のＮ＋ソース・ドレイン領域４７、縦型ＰＮＰ
トランジスタのＮ＋ベース領域５５を形成する。
の上に膜厚４０００オングストローム程度のポリシリコ
ン層を堆積し、これをパターニングして各ＭＯＳＦＥＴ
３２、３３のゲート電極４８を形成する。図５（Ｂ）を
参照して、第２のエピタキシャル層５０表面からボロン
を拡散することによりＮＰＮトランジスタ３４のＰ型ベ
ース領域４２を、リンまたは砒素をイオン注入法で拡散
することによりＮ＋エミッタ領域４３、Ｎ＋コレクタコ
ンタクト領域４４を形成し、次いでボロンをイオン注入
法で拡散することによりＰ−ＭＯＳ３２のＰ＋ソース・
ドレイン領域４５とＮＰＮトランジスタ３４のベースコ
ンタクト領域５４、縦型ＰＮＰトランジスタ３５のＰ＋
エミッタ領域５３とＰ＋コレクタコンタクト領域５６を
形成し、続いて砒素をイオン注入することによりＮ−Ｍ
ＯＳ３３のＮ＋ソース・ドレイン領域４７、縦型ＰＮＰ
トランジスタのＮ＋ベース領域５５を形成する。
【００２３】その後、集積回路の回路網を構成するため
にアルミ材料による電極配線（図示せず）を形成する。
この様に、第１のエピタキシャル層４９を形成したのち
第１のエピタキシャル層４９表面にＰ＋埋め込み層を形
成することにより、不純物濃度のピークが第１のエピタ
キシャル層４９表面近傍に位置するＰ＋型の第１と第２
の埋め込み層３８、３２を形成することができる。その
際第１と第２の埋め込み層を３８、３９を同時形成する
ことにより工程の簡素化を図ることができる。さらにＮ
−ＭＯＳ３３のウェル領域４６と縦型ＰＮＰトランジス
タ３５のコレクタ領域５１とを動じ形成することでさら
なる簡素化を図ることができる。
にアルミ材料による電極配線（図示せず）を形成する。
この様に、第１のエピタキシャル層４９を形成したのち
第１のエピタキシャル層４９表面にＰ＋埋め込み層を形
成することにより、不純物濃度のピークが第１のエピタ
キシャル層４９表面近傍に位置するＰ＋型の第１と第２
の埋め込み層３８、３２を形成することができる。その
際第１と第２の埋め込み層を３８、３９を同時形成する
ことにより工程の簡素化を図ることができる。さらにＮ
−ＭＯＳ３３のウェル領域４６と縦型ＰＮＰトランジス
タ３５のコレクタ領域５１とを動じ形成することでさら
なる簡素化を図ることができる。
【００２４】図６に本発明の第２の実施例を示す。縦型
ＰＮＰトランジスタ３５の構成を変更したもので、図面
ではＮＰＮトランジスタ３４を割愛してある。図１に示
したも縦型ＰＮＰトランジスタ３５が、Ｐ型コレクタ領
域５１を具備し勝つＮ−ＭＯＳ３３のウェル領域４６お
よび分離領域４０ｂと同時形成しているが、本実施例で
はＰ型コレクタ領域５１を備えず、且つ分離領域４０ｂ
はウェル領域４６のの地の工程で形成した高濃度拡散領
域で形成したものである。そして、Ｎ型のベース領域５
２を分離領域４０ｂと同時形成するコレクタ導出領域６
３で囲み、ベースを島領域３１から分離したものであ
る。分離領域４０ｂとしてウェル領域４６の不純物濃度
では不足しがちな場合、縦型ＰＮＰトランジスタ３５の
耐圧を比較的高くしたい場合に有効な構成である。
ＰＮＰトランジスタ３５の構成を変更したもので、図面
ではＮＰＮトランジスタ３４を割愛してある。図１に示
したも縦型ＰＮＰトランジスタ３５が、Ｐ型コレクタ領
域５１を具備し勝つＮ−ＭＯＳ３３のウェル領域４６お
よび分離領域４０ｂと同時形成しているが、本実施例で
はＰ型コレクタ領域５１を備えず、且つ分離領域４０ｂ
はウェル領域４６のの地の工程で形成した高濃度拡散領
域で形成したものである。そして、Ｎ型のベース領域５
２を分離領域４０ｂと同時形成するコレクタ導出領域６
３で囲み、ベースを島領域３１から分離したものであ
る。分離領域４０ｂとしてウェル領域４６の不純物濃度
では不足しがちな場合、縦型ＰＮＰトランジスタ３５の
耐圧を比較的高くしたい場合に有効な構成である。
【００２５】
【発明の効果】以上に説明したとおり、本発明によれば
Ｐ＋型の第１の埋め込み層２７の不純物濃度のピークを
第１のエピタキシャル層４９表面近傍に位置させ、Ｎ＋
埋め込み層３７によって消滅させられる部分を少なくし
たので、Ｐ＋型第１の埋め込み層３８の幅Ｗを大きくで
きる。その結果Ｐ＋型第１の埋め込み層３８の比抵抗を
減じてＮ−ＭＯＳ３３のバックゲート電圧を減じること
ができるので、Ｎ−ＭＯＳ３３相互間のノイズの混入を
防止し、Ｎ−ＭＯＳ３３のＶｔ変動を抑えて回路動作の
安定化を図ることができる。更に、Ｐ−ＭＯＳ３２との
組み合わせで生じるラッチアップに対しても強くなる利
点を有する。
Ｐ＋型の第１の埋め込み層２７の不純物濃度のピークを
第１のエピタキシャル層４９表面近傍に位置させ、Ｎ＋
埋め込み層３７によって消滅させられる部分を少なくし
たので、Ｐ＋型第１の埋め込み層３８の幅Ｗを大きくで
きる。その結果Ｐ＋型第１の埋め込み層３８の比抵抗を
減じてＮ−ＭＯＳ３３のバックゲート電圧を減じること
ができるので、Ｎ−ＭＯＳ３３相互間のノイズの混入を
防止し、Ｎ−ＭＯＳ３３のＶｔ変動を抑えて回路動作の
安定化を図ることができる。更に、Ｐ−ＭＯＳ３２との
組み合わせで生じるラッチアップに対しても強くなる利
点を有する。
【００２６】そして、Ｐ＋型の第１と第２の埋め込み層
３８、３９を同時形成することにより、同様の理由によ
り第２の埋め込み層３９の比抵抗をも減じることができ
るので、縦型ＰＮＰトランジスタ３５のコレクタ直列抵
抗を減じて飽和電圧ＶＣＥ（ｓａｔ）を小さくすること
ができる利点を有する。
３８、３９を同時形成することにより、同様の理由によ
り第２の埋め込み層３９の比抵抗をも減じることができ
るので、縦型ＰＮＰトランジスタ３５のコレクタ直列抵
抗を減じて飽和電圧ＶＣＥ（ｓａｔ）を小さくすること
ができる利点を有する。
【図１】本発明を説明する為の断面図である。
【図２】本発明の製造方法を説明する断面図である。
【図３】本発明の製造方法を説明する断面図である。
【図４】本発明の製造方法を説明する断面図である。
【図５】本発明の製造方法を説明する断面図である。
【図６】本発明の第２の実施例を示す断面図である。
【図７】従来例を説明する断面図である。
【図８】従来例を説明する断面図である。
【図９】従来例の不純物濃度プロファイルを示す図であ
る。
る。
【図１０】本発明の不純物濃度プロファイルを示す図で
ある。
ある。
Claims (5)
- 【請求項１】 一導電型の半導体基板と、 前記半導体基板の表面に埋め込み形成した複数の逆導電
型の埋め込み層と、 前記基板の上に形成した逆導電型の第１のエピタキシャ
ル層、及び前記第１のエピタキシャル層の上に形成した
逆導電型の第２のエピタキシャル層と、 前記第１と第２のエピタキシャル層を多数の島領域に分
離する分離手段と、 第１の島領域に形成した、一導電型のベース領域と、 前記一導電型ベース領域の表面に形成した逆導電型のエ
ミッタ領域と、 第２の島領域の、前記第１と第２のエピタキシャル層の
境界から上下方向に形成され、前記逆導電型の埋め込み
層に到達する、一導電型の第１の埋め込み層と、 前記第２の島領域の表面から前記一導電型の第１の埋め
込み層に到達する、一導電型のウェル領域と、 前記ウェル領域の上に、ゲート絶縁膜を挟んで位置する
第１のゲート電極と、 前記ゲート電極近傍の前記ウェル領域の表面に形成し
た、逆導電型のソース・ドレイン領域と、 前記第２の島領域の上に、ゲート絶縁膜を挟んで位置す
る第２のゲート電極と、 前記第２のゲート電極近傍の前記第２の島領域の表面に
形成した、一導電型のソース・ドレイン領域と、 第３の島領域の、前記第１と第２のエピタキシャル層の
境界から上下方向に形成され、前記逆導電型の埋め込み
層に到達する、一導電型の第２の埋め込み層と、 前記第３の島領域の表面に形成した、逆導電型のベース
領域と、 前記逆導電型のベース領域の表面に形成した、一導電型
のベース領域と、を具備することを特徴とする半導体集
積回路。 - 【請求項２】一導電型の半導体基板を準備する工程と、 前記基板の表面に逆導電型の埋め込み層を形成する工程
と、 前記基板の上に逆導電型の第１のエピタキシャル層を形
成する工程と、 前記第１のエピタキシャル層の表面に一導電型の第１と
第２の埋め込み層を形成する工程と、 前記第１のエピタキシャル層の表面に逆導電型の第２の
エピタキシャル層を形成する工程と、 前記第１と第２のエピタキシャル層を分離して複数の島
領域を形成する工程と、 前記島領域の一つに、前記一導電型の第１の埋め込み層
と連結する一導電型のウェル領域を形成する工程と、 前記島領域の一つに、一導電型のベース領域と逆導電型
のエミッタ領域を形成して、前記島領域をコレクタとす
るトランジスタを形成する工程と、 前記島領域の他の一つに、ゲート絶縁膜を挟んでゲート
電極を形成する工程と、 前記ゲート電極近傍の前記ウェル領域の表面に、逆導電
型のソース・ドレイン領域を形成する工程と、 前記ゲート電極近傍の前記島領域の他の一つの表面に、
一導電型のソース・ドレイン領域を形成する工程と、 前記島領域の更に他の一つに、逆導電型のベース領域と
一導電型のエミッタ領域を形成して、前記第２の一導電
型の埋め込み層をコレクタとするトランジスタを形成す
る工程と、を具備することを特徴とする半導体集積回路
の製造方法。 - 【請求項３】 前記一導電型の第１と第２の埋め込み層
の形成と同時に、前記分離手段の一つを構成する分離領
域を形成することを特徴とする、請求項２に記載の半導
体集積回路の製造方法。 - 【請求項４】 前記一導電型のウェル領域の形成と同時
に、前記分離手段の一つを構成する分離領域を形成する
ことを特徴とする、請求項２に記載の半導体集積回路の
製造方法。 - 【請求項５】 前記一導電型のウェル領域の形成と同時
に、前記一導電型の第２の埋め込み層に連結するコレク
タ領域を形成することを特徴とする、請求項２記載の半
導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253882A JPH0997853A (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253882A JPH0997853A (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997853A true JPH0997853A (ja) | 1997-04-08 |
Family
ID=17257443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253882A Pending JPH0997853A (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997853A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7808078B2 (en) | 2008-08-26 | 2010-10-05 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN103681513A (zh) * | 2013-12-20 | 2014-03-26 | 上海岭芯微电子有限公司 | 集成电路充电驱动器及其制造方法 |
| US8729662B2 (en) | 2008-09-12 | 2014-05-20 | Semiconductor Components Industries, Llc | Semiconductor device and manufacturing method thereof |
-
1995
- 1995-09-29 JP JP7253882A patent/JPH0997853A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7808078B2 (en) | 2008-08-26 | 2010-10-05 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8729662B2 (en) | 2008-09-12 | 2014-05-20 | Semiconductor Components Industries, Llc | Semiconductor device and manufacturing method thereof |
| CN103681513A (zh) * | 2013-12-20 | 2014-03-26 | 上海岭芯微电子有限公司 | 集成电路充电驱动器及其制造方法 |
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