JPH0963290A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0963290A JPH0963290A JP21870495A JP21870495A JPH0963290A JP H0963290 A JPH0963290 A JP H0963290A JP 21870495 A JP21870495 A JP 21870495A JP 21870495 A JP21870495 A JP 21870495A JP H0963290 A JPH0963290 A JP H0963290A
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- 238000009792 diffusion process Methods 0.000 claims description 14
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- 230000004044 response Effects 0.000 claims 1
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- 238000010586 diagram Methods 0.000 description 2
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- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 ＮＡＮＤ型マスクＲＯＭのメモリセルとバイ
ポーラトランジスタを組合せることにより、メモリセル
電流を実質的に増大させ、ノイズに安定な読出しを可能
にする。 【構成】 複数個のメモリセル（Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ
4 ）からなるメモリセル列と、メモリセル列を選択する
選択トランジスタ（Ｓ1 ，Ｓ2 ）からなり、選択トラン
ジスタＳ1 の一端はｐｎｐバイポーラトランジスタのベ
ースに接続され、またエミッタはビット線ＢＬ1 に接続
されている。メモリセル列の他端は、仮想接地線ＢＧ1
に接続され、仮想接地線はバイアス回路Ｂ1 に接続され
ている。選択されたメモリセル列に接続される仮想接地
線の電位は、ビット線の電位より低く、また、その他の
仮想接地線の電位はビット線の電位と同電位であるよう
に、バイアス回路で制御される。
ポーラトランジスタを組合せることにより、メモリセル
電流を実質的に増大させ、ノイズに安定な読出しを可能
にする。 【構成】 複数個のメモリセル（Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ
4 ）からなるメモリセル列と、メモリセル列を選択する
選択トランジスタ（Ｓ1 ，Ｓ2 ）からなり、選択トラン
ジスタＳ1 の一端はｐｎｐバイポーラトランジスタのベ
ースに接続され、またエミッタはビット線ＢＬ1 に接続
されている。メモリセル列の他端は、仮想接地線ＢＧ1
に接続され、仮想接地線はバイアス回路Ｂ1 に接続され
ている。選択されたメモリセル列に接続される仮想接地
線の電位は、ビット線の電位より低く、また、その他の
仮想接地線の電位はビット線の電位と同電位であるよう
に、バイアス回路で制御される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、ＮＡＮＤ型マスクＲＯＭのようにメモリセル
が直列接続された構成をもつ半導体記憶装置に関する。
し、特に、ＮＡＮＤ型マスクＲＯＭのようにメモリセル
が直列接続された構成をもつ半導体記憶装置に関する。
【０００２】
【従来の技術】読み出し専用メモリではＮＡＮＤ型構造
をもつものがＮＯＲ型等の他の方式に比較して高集積化
の面で優れていることから、広く採用されている。一般
にＮＡＮＤ型のマスクＲＯＭでは、メモリセルトランジ
スタが複数個直列に接続されたメモリアレイ構造をと
る。その上高密度集積化の要請に応えるためにセルサイ
ズが微細化されてきているため、メモリセル列に流れる
電流は非常に小さく、現状では１０〜２０μＡ程度とな
っている。このため微弱なメモリセル電流を検出できる
ように極めて感度の高い検出回路が用いられている。と
ころが高感度の検出回路を用いると雑音による誤動作を
生じやすい。この問題に対し、メモリセル電流を多くす
るためにメモリセルトランジスタのチャネル幅を広げる
方法が考えられるが集積度を損なうため採用することが
できない。また、メモリセルトランジスタのゲート長を
小さくする方法も考えられるが微細加工精度の問題や短
チャネルトランジスタの信頼性確保の面から実施化には
問題が多い。
をもつものがＮＯＲ型等の他の方式に比較して高集積化
の面で優れていることから、広く採用されている。一般
にＮＡＮＤ型のマスクＲＯＭでは、メモリセルトランジ
スタが複数個直列に接続されたメモリアレイ構造をと
る。その上高密度集積化の要請に応えるためにセルサイ
ズが微細化されてきているため、メモリセル列に流れる
電流は非常に小さく、現状では１０〜２０μＡ程度とな
っている。このため微弱なメモリセル電流を検出できる
ように極めて感度の高い検出回路が用いられている。と
ころが高感度の検出回路を用いると雑音による誤動作を
生じやすい。この問題に対し、メモリセル電流を多くす
るためにメモリセルトランジスタのチャネル幅を広げる
方法が考えられるが集積度を損なうため採用することが
できない。また、メモリセルトランジスタのゲート長を
小さくする方法も考えられるが微細加工精度の問題や短
チャネルトランジスタの信頼性確保の面から実施化には
問題が多い。
【０００３】このような背景から、最近、メモリセル列
にバイポーラトランジスタを付加してメモリセル電流を
増幅する方法が提案されている。図２にこの従来例を示
す。これによれば、２本のＮＡＮＤ型メモリセル列（例
えばＬ10とＬ11）の節点Ｎとビット線ＢＬとの間にバイ
ポーラトランジスタをそれぞれ具備したもので、メモリ
セル電流にバイポーラトランジスタの電流増幅率に相当
する電流をビット線上に得ることができる。メモリセル
電流が増大したことにより、検出回路の感度を低下させ
てノイズによる誤動作を防止することが可能になり、ま
た高速読出しも可能になった。
にバイポーラトランジスタを付加してメモリセル電流を
増幅する方法が提案されている。図２にこの従来例を示
す。これによれば、２本のＮＡＮＤ型メモリセル列（例
えばＬ10とＬ11）の節点Ｎとビット線ＢＬとの間にバイ
ポーラトランジスタをそれぞれ具備したもので、メモリ
セル電流にバイポーラトランジスタの電流増幅率に相当
する電流をビット線上に得ることができる。メモリセル
電流が増大したことにより、検出回路の感度を低下させ
てノイズによる誤動作を防止することが可能になり、ま
た高速読出しも可能になった。
【０００４】
【発明が解決しようとする課題】しかし、一方で各２本
のメモリセル列の節点（ビット線コンタクト部）にバイ
ポーラトランジスタを付加する従来方法は、ビット線コ
ンタクトの数だけバイポーラトランジスタが必要で、使
用するバイポーラトランジスタの個数が多く、電流増幅
率の揺らぎが製品性能に重大な影響を与えていた。近年
のマスクＲＯＭは１６メガビット級の記憶容量の製品が
主流であり、この場合、必要とされるバイポーラトラン
ジスタは２５６キロ個にもなる。バイポーラトランジス
タの電流増幅率は概ね１０倍で十分であるが、バイポー
ラトランジスタの個数が増加すると電流増幅率が１００
倍程度のものから２〜３倍程度のものまで出現する。
のメモリセル列の節点（ビット線コンタクト部）にバイ
ポーラトランジスタを付加する従来方法は、ビット線コ
ンタクトの数だけバイポーラトランジスタが必要で、使
用するバイポーラトランジスタの個数が多く、電流増幅
率の揺らぎが製品性能に重大な影響を与えていた。近年
のマスクＲＯＭは１６メガビット級の記憶容量の製品が
主流であり、この場合、必要とされるバイポーラトラン
ジスタは２５６キロ個にもなる。バイポーラトランジス
タの電流増幅率は概ね１０倍で十分であるが、バイポー
ラトランジスタの個数が増加すると電流増幅率が１００
倍程度のものから２〜３倍程度のものまで出現する。
【０００５】回路設計上、バイポーラトランジスタの電
流増幅率は、揺らいでもせいぜい５〜２０倍程度に抑制
されることが望しく、そのためには、使用するバイポー
ラトランジスタの個数を減すことが必要である。
流増幅率は、揺らいでもせいぜい５〜２０倍程度に抑制
されることが望しく、そのためには、使用するバイポー
ラトランジスタの個数を減すことが必要である。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板に一方向に延在して区画された複数本の
拡散層領域及び前記拡散層領域と交差する複数本のゲー
ト電極を有し、前記ゲート電極下の前記拡散層領域をチ
ャネル領域とし、かつ前記ゲート電極の両側の前記半導
体基板の表面領域に形成された第２導電型の第１の拡散
層をソース・ドレインとする複数個のメモリセルトラン
ジスタを直列接続してなるメモリセル列と、前記メモリ
セルトランジスタと同じく第２導電型の第１の拡散層を
ソース・ドレインとし前記メモリセル列と直列接続され
た選択トランジスタと、前記選択トランジスタの他端と
電気的に接続された第２導電型の第２の拡散層をベース
領域とし、前記ベース領域の表面領域内に形成された第
１導電型の第３の拡散層をエミッタ領域とし、かつ、前
記第１導電型半導体基板をコレクタ領域とするバイポー
ラトランジスタと、前記バイポーラトランジスタの前記
エミッタ領域と電気的に接続されたビット線と、前記メ
モリセル列の他端と電気的に接続された仮想接地線とを
備え、所定の前記メモリセル列に接続される前記仮想接
地線の電位を前記ビット線の電位より低くし、その他の
前記仮想接地線の電位を前記ビット線の電位と同電位と
する選択手段を有する。
は、半導体基板に一方向に延在して区画された複数本の
拡散層領域及び前記拡散層領域と交差する複数本のゲー
ト電極を有し、前記ゲート電極下の前記拡散層領域をチ
ャネル領域とし、かつ前記ゲート電極の両側の前記半導
体基板の表面領域に形成された第２導電型の第１の拡散
層をソース・ドレインとする複数個のメモリセルトラン
ジスタを直列接続してなるメモリセル列と、前記メモリ
セルトランジスタと同じく第２導電型の第１の拡散層を
ソース・ドレインとし前記メモリセル列と直列接続され
た選択トランジスタと、前記選択トランジスタの他端と
電気的に接続された第２導電型の第２の拡散層をベース
領域とし、前記ベース領域の表面領域内に形成された第
１導電型の第３の拡散層をエミッタ領域とし、かつ、前
記第１導電型半導体基板をコレクタ領域とするバイポー
ラトランジスタと、前記バイポーラトランジスタの前記
エミッタ領域と電気的に接続されたビット線と、前記メ
モリセル列の他端と電気的に接続された仮想接地線とを
備え、所定の前記メモリセル列に接続される前記仮想接
地線の電位を前記ビット線の電位より低くし、その他の
前記仮想接地線の電位を前記ビット線の電位と同電位と
する選択手段を有する。
【０００７】
【実施例】図１をもって本発明の説明をする。メモリセ
ルトランジスタＣ1 ，Ｃ2 ，Ｃ3，Ｃ4 （一般には１６
個直列接続されることが多い）及びメモリセル列選択ト
ランジスタＳ1 ，Ｓ2 からなるメモリセル列が規則的に
配列されている。メモリセルトランジスタは、その格納
されているデータに応じて、デプレッション型又はエン
ハンスメント型のいずれかになっている。
ルトランジスタＣ1 ，Ｃ2 ，Ｃ3，Ｃ4 （一般には１６
個直列接続されることが多い）及びメモリセル列選択ト
ランジスタＳ1 ，Ｓ2 からなるメモリセル列が規則的に
配列されている。メモリセルトランジスタは、その格納
されているデータに応じて、デプレッション型又はエン
ハンスメント型のいずれかになっている。
【０００８】メモリセル列選択トランジスタＳ1 の一端
は、ｐｎｐバイポーラトランジスタを介してビット線Ｂ
Ｌ1 に接続され、ビット線ＢＬ1 は電流検出回路（Ｓ．
Ａ．）に接続されている。
は、ｐｎｐバイポーラトランジスタを介してビット線Ｂ
Ｌ1 に接続され、ビット線ＢＬ1 は電流検出回路（Ｓ．
Ａ．）に接続されている。
【０００９】また２本のメモリセル列Ｌ10，Ｌ11の節点
であるビット線コンタクト部（メモリセルトランジスタ
Ｃ4 の一端）は、仮想接地線ＢＧ1 に接続されている。
仮想接地線ＢＧ1 〜ＢＧ3 は、それぞれバイアス回路Ｂ
1 〜Ｂ3 に接続されている。
であるビット線コンタクト部（メモリセルトランジスタ
Ｃ4 の一端）は、仮想接地線ＢＧ1 に接続されている。
仮想接地線ＢＧ1 〜ＢＧ3 は、それぞれバイアス回路Ｂ
1 〜Ｂ3 に接続されている。
【００１０】メモリセルトランジスタＣ1 を読出す場
合、メモリセル列選択トランジスタＳ1 のゲート電極に
接続したＢＳ1 を高電位、Ｓ2 のゲート電極に接続した
ＢＳ2を低電位とし、また、ワード線Ｗ1 を低電位、ワ
ード線Ｗ2 ，Ｗ3 およびＷ4 を高電位に設定する。
合、メモリセル列選択トランジスタＳ1 のゲート電極に
接続したＢＳ1 を高電位、Ｓ2 のゲート電極に接続した
ＢＳ2を低電位とし、また、ワード線Ｗ1 を低電位、ワ
ード線Ｗ2 ，Ｗ3 およびＷ4 を高電位に設定する。
【００１１】さらに、仮想接地線ＢＧ1 の電位を低電位
にするようにバイアス回路Ｂ1 を制御する。このときそ
の他の仮想接地線ＢＧ2 ，ＢＧ3 の電位は電流検出回路
（Ｓ．Ａ．）と同電位に制御しておくことが必要であ
る。
にするようにバイアス回路Ｂ1 を制御する。このときそ
の他の仮想接地線ＢＧ2 ，ＢＧ3 の電位は電流検出回路
（Ｓ．Ａ．）と同電位に制御しておくことが必要であ
る。
【００１２】これらワード線，ＢＳ1 ，ＢＳ2 およびバ
イアス回路の活性、非活性の制御はすべて、入力アドレ
スをデコーダ回路（図示せず）によりデコードした結果
に応じて行なわれる。
イアス回路の活性、非活性の制御はすべて、入力アドレ
スをデコーダ回路（図示せず）によりデコードした結果
に応じて行なわれる。
【００１３】本実施例では、メモリセルトランジスタＣ
1 はデプレション型なので、メモリセル列にセル電流
（ＩC ＝５〜１０μＡ）が流れることになる。このセル
電流はビット線ＢＬ1 に接続されたｐｎｐバイポーラト
ランジスタにより増幅（電流増幅率〜１０倍）されるた
め、ビット線ＢＬ1 には、５０〜１００μＡのビット線
電流（ＩBL）が流れることになる。
1 はデプレション型なので、メモリセル列にセル電流
（ＩC ＝５〜１０μＡ）が流れることになる。このセル
電流はビット線ＢＬ1 に接続されたｐｎｐバイポーラト
ランジスタにより増幅（電流増幅率〜１０倍）されるた
め、ビット線ＢＬ1 には、５０〜１００μＡのビット線
電流（ＩBL）が流れることになる。
【００１４】本実施例によれば、従来ビット線コンタク
ト部毎に必要であったバイポーラトランジスタの数が、
バイアス回路を設け、アドレスに応じたメモリセル列の
み電流経路が存在するようにしたため大幅に減少するこ
とが可能となる。
ト部毎に必要であったバイポーラトランジスタの数が、
バイアス回路を設け、アドレスに応じたメモリセル列の
み電流経路が存在するようにしたため大幅に減少するこ
とが可能となる。
【００１５】
【発明の効果】本発明により、実質的に大きなセル電流
を得ることができるため電流検出回路の感度を低下させ
ることができるためノイズによる誤動作を防止すること
ができる。
を得ることができるため電流検出回路の感度を低下させ
ることができるためノイズによる誤動作を防止すること
ができる。
【００１６】さらに、ｐｎｐバイポーラトランジスタの
個数を大幅に減少させることができるため、バイポーラ
トランジスタの電流増幅率の揺らぎがほとんど無視でき
るようになる。
個数を大幅に減少させることができるため、バイポーラ
トランジスタの電流増幅率の揺らぎがほとんど無視でき
るようになる。
【図１】本発明の実施例の回路図及び半導体装置の断面
図
図
【図２】従来例の回路図及び半導体装置の断面図
Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 ，Ｃ10，Ｃ20，Ｃ30，Ｃ40
メモリセルトランジスタ Ｓ1 ，Ｓ2 ，Ｓ10，Ｓ20 メモリセル列選択トランジ
スタ ＢＬ1 ，ＢＬ2 ，ＢＬ10，ＢＬ20，ＢＬ30 ビット線 ＢＧ1 ，ＢＧ2 ，ＢＧ3 仮想接地線 Ｂ1 ，Ｂ2 ，Ｂ3 バイアス回路
メモリセルトランジスタ Ｓ1 ，Ｓ2 ，Ｓ10，Ｓ20 メモリセル列選択トランジ
スタ ＢＬ1 ，ＢＬ2 ，ＢＬ10，ＢＬ20，ＢＬ30 ビット線 ＢＧ1 ，ＢＧ2 ，ＢＧ3 仮想接地線 Ｂ1 ，Ｂ2 ，Ｂ3 バイアス回路
Claims (4)
- 【請求項１】 半導体基板に一方向に延在して区画され
た複数本の拡散層領域及び前記拡散層領域と交差する複
数本のゲート電極を有し、前記ゲート電極下の前記拡散
層領域をチャネル領域とし、かつ前記ゲート電極の両側
の前記半導体基板の表面領域に形成された拡散層をソー
ス・ドレインとする複数個のメモリセルトランジスタを
直列接続してなるメモリセル列と、前記メモリセル列と
直列接続された選択トランジスタと、 前記選択トランジスタの他端と電気的に接続された拡散
層をベース領域とし前記ベース領域の表面領域内に形成
された拡散層をエミッタ領域とし、かつ、前記半導体基
板をコレクタ領域とするバイポーラトランジスタと、 前記バイポーラトランジスタの前記エミッタ領域と電気
的に接続されたビット線と、前記メモリセル列の他端と
電気的に接続された仮想接地線とを備えた半導体記憶装
置。 - 【請求項２】 選択された前記メモリセル列に接続され
る前記仮想接地線の電位は、前記ビット線の電位より低
く、また、その他の前記仮想接地線の電位は前記ビット
線の電位と同電位であることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 複数のメモリトランジスタが直列に接続
された複数のメモリセル列と、前記複数のメモリセル列
のそれぞれの一端に接続した複数の電源線と、前記複数
の電源線にそれぞれ接続し制御信号に応答して前記電源
線を第１又は第２の電源端子に接続する複数のバイアス
回路と、ベースが前記複数のメモリセルの他端に共通に
接続しエミッタが出力線に接続しコレクタが前記第１の
電源端子に接続されたバイポーラトランジスタとを有す
ることを特徴とする半導体記憶装置。 - 【請求項４】 前記複数のバイアス回路のうち入力アド
レスに応じて１つのバイアス回路が対応する電源線を前
記第１の電源端子に接続し、他のバイアス回路に対応す
る電源線は第２の電源端子と接続することを特徴とする
請求項３記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21870495A JPH0963290A (ja) | 1995-08-28 | 1995-08-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21870495A JPH0963290A (ja) | 1995-08-28 | 1995-08-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0963290A true JPH0963290A (ja) | 1997-03-07 |
Family
ID=16724119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21870495A Pending JPH0963290A (ja) | 1995-08-28 | 1995-08-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0963290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299989B1 (ko) * | 1997-09-05 | 2001-09-06 | 다니구찌 이찌로오, 기타오카 다카시 | 불휘발성반도체기억장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974666A (ja) * | 1982-10-20 | 1984-04-27 | Ricoh Co Ltd | 記憶素子 |
| JPH0449596A (ja) * | 1990-06-19 | 1992-02-18 | Nec Corp | メモリ回路 |
| JPH07302499A (ja) * | 1994-05-07 | 1995-11-14 | Samsung Electron Co Ltd | 電気的消去可能でプログラム可能なリードオンリメモリ |
| JPH0878540A (ja) * | 1994-08-17 | 1996-03-22 | Samsung Electron Co Ltd | 電流増幅型マスクｒｏｍ |
-
1995
- 1995-08-28 JP JP21870495A patent/JPH0963290A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974666A (ja) * | 1982-10-20 | 1984-04-27 | Ricoh Co Ltd | 記憶素子 |
| JPH0449596A (ja) * | 1990-06-19 | 1992-02-18 | Nec Corp | メモリ回路 |
| JPH07302499A (ja) * | 1994-05-07 | 1995-11-14 | Samsung Electron Co Ltd | 電気的消去可能でプログラム可能なリードオンリメモリ |
| JPH0878540A (ja) * | 1994-08-17 | 1996-03-22 | Samsung Electron Co Ltd | 電流増幅型マスクｒｏｍ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299989B1 (ko) * | 1997-09-05 | 2001-09-06 | 다니구찌 이찌로오, 기타오카 다카시 | 불휘발성반도체기억장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |