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JPH0945954A - 半導体素子，及び半導体素子の製造方法 - Google Patents

半導体素子，及び半導体素子の製造方法

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Publication number
JPH0945954A
JPH0945954A JP7195291A JP19529195A JPH0945954A JP H0945954 A JPH0945954 A JP H0945954A JP 7195291 A JP7195291 A JP 7195291A JP 19529195 A JP19529195 A JP 19529195A JP H0945954 A JPH0945954 A JP H0945954A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
region
conductivity type
semi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7195291A
Other languages
English (en)
Inventor
Shinji Senba
真司 船場
Eitaro Ishimura
栄太郎 石村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7195291A priority Critical patent/JPH0945954A/ja
Priority to FR9604017A priority patent/FR2737609A1/fr
Priority to US08/626,565 priority patent/US5880489A/en
Priority to DE19627168A priority patent/DE19627168A1/de
Priority to KR1019960031860A priority patent/KR980012624A/ko
Publication of JPH0945954A publication Critical patent/JPH0945954A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 素子容量を低減させた半導体素子及びその製
造方法，暗電流を増加させることなくエッジブレークダ
ウンを防ぐことができる半導体素子及びその製造方法，
並びに容易な製造工程により得ることができる半導体素
子及びその製造方法を提供することを課題とする。 【解決手段】 ｎ型のＩｎＰ半導体基板１上に順次配置
されたｎ−ＩｎＰバッファ層２，ｎ- −ＩｎＧａＡｓ光
吸収層３、及びＦｅドープＩｎＰ窓層１７と、ＩｎＰ窓
層１７に固相拡散法を用いてＺｎを拡散して形成された
ｐ型領域５と、基板１の裏面に設けられたｎ側電極１０
と、ｐ型領域５上にｐ型ＩｎＧａＡｓコンタクト層６を
介して配置された，ボンディングパッド領域Ｂを備えた
ｐ側電極８とを備えた構成とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体素子，及び
半導体素子の製造方法に関し、特に１０Ｇｂｐｓ高速光
通信に用いられるＩｎＰ系材料からなる半導体素子，及
び半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】図２０は、従来のＩｎＧａＡｓ光吸収層
を備えたｐｉｎホトダイオード（以下、ｐｉｎＰＤと称
す）の構造を示す断面図であり、図において、１は硫黄
（Ｓ），シリコン（Ｓｉ）等のｎ型不純物を１×１０18
ｃｍ-3含む厚さ約２００μｍの高濃度ｎ型（以下，ｎ+
−と称す）ＩｎＰ基板、２はｎ型不純物の濃度が１×１
０17ｃｍ-3である厚さ約１μｍのｎ型（以下，ｎ−と称
す）ＩｎＰバッファ層、３はｎ型不純物濃度が１×１０
15ｃｍ-3である厚さ約３μｍの低濃度ｎ型（以下，ｎ-
−と称す）ＩｎＧａＡｓ光吸収層、４はｎ型不純物濃度
が１×１０14〜１×１０15ｃｍ-3である厚さ約２μｍで
あるｎ- −ＩｎＰ窓層、５はＺｎ拡散により形成された
平面形状が円形で、その直径が約６０μｍであるｐ型領
域で、不純物濃度は１×１０17ｃｍ-3〜１×１０20ｃｍ
-3となっている。６はｐ型不純物濃度が約１×１０19ｃ
ｍ-3で厚さが約０．２μｍであるｐ型（以下，ｐ−と称
す）ＩｎＧａＡｓコンタクト層で、その平面形状は、内
周の直径が約５０μｍで、幅が約５μｍのリング形状と
なっており、そのリングの中心が上記円形のｐ型領域５
の中心上に位置している。７は上記コンタクト層６が形
成されている領域以外のｎ- −ＩｎＰ窓層４上に配置さ
れているＳｉＮ等からなる厚さ約１５００オングストロ
ームである反射防止膜（パッシベーション膜）、８は上
記コンタクト層６上に配置されたｐ側電極で、その一部
が上記コンタクト層６上の領域以外の領域上に引き出さ
れて、ワイヤボンディングを行うときに用いられるボン
ディングパッド領域Ｂが設けられている。９は厚さ約４
０００オングストロームであるＳｉＯ2 等の絶縁膜で、
ｐ側電極８のボンディングパッド領域Ｂと反射防止膜７
との間に設けられている。１０は基板１の裏面側に設け
られたｎ側電極である。また、Ｌは窓層４の表面におけ
るＩｎＧａＡｓコンタクト層６の外周とＺｎ拡散領域５
の外周との間の距離である。また、５ａは受光領域を示
している。
【０００３】次に従来のｐｉｎＰＤの動作について説明
する。まず、ｐ側電極８が負、ｎ側電極１０が正となる
ように逆バイアス電流を流すと、ｐ型領域５とｎ- −Ｉ
ｎＧａＡｓ光吸収層３とのｐｎ接合面からｎ+ −ＩｎＰ
基板１方向に向かって空乏層が形成される。この時、こ
の空乏層内のｎ- −ＩｎＧａＡｓ光吸収層３にｎ- −Ｉ
ｎＰ窓層４の表面側の受光領域から光が入射されると、
この空乏層内のｎ- −ＩｎＧａＡｓ光吸収層３でキャリ
アが励起され、光の入射量に対応した光電流が流れる。
【０００４】しかしながら、従来のＩｎＧａＡｓ−ｐｉ
ｎＰＤは窓層４がｎ- −ＩｎＰであったため、以下に示
すような２つの問題があった。まず、電極８のボンディ
ングパッド領域Ｂと逆バイアスをかけた状態において窓
層４の上部に発生する空乏層の下面との間にボンディン
グパッド容量が発生するが、この容量は窓層４の表面に
形成されるＳｉＮ反射防止膜７等の絶縁膜の容量と上記
空乏層の容量との和により決定されていた。このため、
通常、フォトダイオードにおいては素子の容量を減らす
ことが、素子の高速応答性等の性質を向上させることか
ら、窓層４と電極８のボンディングパッド領域Ｂとの間
にできるだけ厚さの厚いＳｉＯ2 膜等の絶縁膜９を設け
てボンディングパッド容量を小さくしていた。しかしな
がら、このような絶縁膜９を設けることにも厚さに限界
があり、そのため、容易にボンディングパッド容量を減
らすことができないという問題があった。
【０００５】また、ｐｉｎフォトダイオードの容量を小
さくするために、ｎ型の半導体層との間でｐｎ接合容量
を形成するｐ型領域５の拡散径を受光領域５ａの受光径
に近づけて、ｐｎ接合面積を小さくしているが、距離Ｌ
が短くなると、ｐ側電極８からコンタクト層６を経て反
射防止膜７と窓層４の界面を流れるリーク電流が増加す
ることにより、暗電流が増加してしまう。このため、ｐ
型領域５の拡散径を小さくすることができず、ｐｎ接合
容量を小さくすることができなかった。このような上記
の２つの問題のために、従来のｐｉｎ−ＰＤにおいて
は、素子容量を低減することには限界があり、その結
果、素子の高速化を図ることが困難であった。
【０００６】図２１に従来のＩｎＧａＡｓ光吸収層を備
えたアバランシェホトダイオード（以下、ＡＰＤと称
す）の構造を示す断面図であり、図において、図２０と
同一符号は同一または相当する部分を示しており、２５
は光吸収層３で発生したホールがｐ型領域５に向かって
移動しやすくするために設けられた、厚さが約０．２μ
ｍで、ｎ型不純物濃度が１×１０15ｃｍ-3であるｎ−Ｉ
ｎＧａＡｓＰからなるホールパイルアップ阻止層、１１
はｎ型不純物濃度が２×１０16ｃｍ-3で厚さが約１μｍ
であるｎ−ＩｎＰ増倍層、１４はｎ型不純物濃度が１×
１０15ｃｍ-3で厚さが約１μｍであるｎ- −ＩｎＰ窓
層、２４はＢｅのイオン注入により形成されたガードリ
ング領域である。
【０００７】次に、従来のＡＰＤの動作について説明す
る。まず、ｐ側電極８が負、ｎ側電極１０が正となるよ
うに逆バイアス電流を流すと、ｐ型領域５とｎ−ＩｎＰ
増倍層１１とのｐｎ接合面からｎ+ −ＩｎＰ基板１方向
に向かってｎ- −ＩｎＧａＡｓ光吸収層３に達する深さ
の空乏層が形成される。この時、この空乏層内のｎ-−
ＩｎＧａＡｓ光吸収層３にｎ- −ＩｎＰ窓層４の表面側
から光が入射されると、この空乏層内のｎ- −ＩｎＧａ
Ａｓ光吸収層３でキャリアが励起されるとともに、キャ
リアがアバランシェ現象によって増倍されて、光の入射
量に対応した光電流が流れる。
【０００８】従来のＡＰＤは窓層がｎ- −ＩｎＰにより
構成されており、Ｚｎを拡散させて形成したｐ型領域５
は、通常、階段型ｐｎ接合を形成することから、ｎ−Ｉ
ｎＰ増倍層１１，及びｎ- −ＩｎＰ窓層１４とｐ型領域
５との界面にはｐｎ接合が形成されている。そして、ｐ
型領域５のエッジ部，即ち側壁部においては、ｐｎ接合
界面が曲面となっているために特に電界が集中しやす
く、エッジブレークダウンが発生しやすい。このため、
通常のＡＰＤにおいては、エッジブレークダウンを防止
する目的でこのエッジ部近傍にＢｅイオン注入とアニー
ルとを組み合わせて形成した傾斜型ｐｎ接合を有するガ
ードリング領域２４を設けている。これによりエッジ部
にブレークダウンの起こしやすい階段状ｐｎ接合の代わ
りにブレークダウンの起こりにくい傾斜状ｐｎ接合を設
けることでエッジブレークダウンを防いでいる。
【０００９】しかしながら、このガードリング領域２４
を形成する際のアニール温度が６００〜８００°Ｃと過
酷なため、素子の結晶が分解してしまったり、結晶に欠
陥が入ることにより暗電流が増加して、半導体素子の特
性が劣化してしまうという問題があった。このため、結
晶分解を防止するための工夫や、暗電流増加防止の工夫
が必要であった。
【００１０】また、従来のＡＰＤにおいては上記ｐｉｎ
−ＰＤと同様に、ボンディングパッド容量を低減するこ
とができず、この結果、素子の高速化を図ることができ
ないという問題があった。
【００１１】図２２は、従来のレーザダイオード（以
下、ＬＤと称す）の構造を示す断面図である。図におい
て、５１はｎ型不純物としてＳ，Ｓｉ等を５×１０18ｃ
ｍ-3含むｎ+ −ＩｎＰ基板、５２はｎ型不純物を１×１
０18ｃｍ-3含むｎ−ＩｎＰ下クラッド層、５６はアンド
ープＩｎＧａＡｓＰ活性層、５３はｐ型不純物濃度を１
×１０18ｃｍ-3としたｐ−ＩｎＰブロック層、５４はｎ
型不純物濃度を１×１０17ｃｍ-3としたｎ−ＩｎＰブロ
ック層、５５ａはｐ型不純物を１×１０18ｃｍ-3含む第
１のｐ−ＩｎＰ上クラッド層、５５ｂはｐ型不純物を１
×１０18ｃｍ-3含む第２のｐ−ＩｎＰ上クラッド層、５
７はＳｉＮ等の絶縁膜，５８はｐ側電極，５０はｎ側電
極である。
【００１２】続いて、従来のＬＤの製造方法について説
明する。まず、ＭＯＣＶＤ法等を用いて、基板５１上に
順次、下クラッド層５２、活性層５６、第１の上クラッ
ド層５５ｂを第１のエピタキシャル成長させる。
【００１３】次に、第１の上クラッド層５５ｂ上にスト
ライプ状の絶縁膜（図示せず）これをマスクとして、上
記第１の上クラッド層５５ｂの表面から下クラッド層５
２に達する深さまで選択的にエッチングを行いメサスト
ライプ形状部を形成する。
【００１４】さらに上記ストライプ形状の絶縁膜をマス
クとして、上記メサストライプ形状部を埋め込むように
ＭＯＣＶＤ法等を用いて、順次、ｐ−ＩｎＰ電流ブロッ
ク層５３、ｎ−ＩｎＰブロック電流層５４を第２のエピ
タキシャル結晶成長させ、さらに上記絶縁膜を除去した
後、第３のエピタキシャル結晶成長により第２の上クラ
ッド層５５ｂを上記メサストライプ形状部上、及びｎ−
ＩｎＰブロック層５４上に形成し、さらに上記メサスト
ライプ形状部の上方に開口部を有する絶縁膜５７を形成
し、該開口部内の第２の上クラッド層５５ｂ上、及びそ
の近傍の上記絶縁膜５７上にｐ側電極５８を形成し、基
板５１の裏面にｎ側電極５０を形成して図２２に示すよ
うなレーザダイオードを得る。
【００１５】次に、従来のＬＤの動作について説明す
る。ｐ側電極５８に正，ｎ側電極５０に負となるように
電流を流すと、それぞれの電極から注入されたキャリア
がメサストライプ構造内の活性層５６に達し、ここで、
キャリアの発光再結合が起こり、光が活性層５６に沿っ
て導波され、この光がレーザ光として出射される。ここ
で、ｎ側電極５８，ｐ側電極５０から注入されたキャリ
アはメサストライプ構造以外の領域においては、ｎ型下
クラッド層５２、ｐ型電流ブロック層５３、ｎ型電流ブ
ロック層５４、第２のｐ型上クラッド層５５ｂが順次積
層され、サイリスタ構造（ｐｎｐｎ構造）が形成されて
いるのでキャリアは流れない。
【００１６】以上のように、従来のＬＤにおいては、電
流を狭搾するための構造として、メサストライプ形状部
を形成するとともに、このメサストライプをｐ−ＩｎＰ
電流ブロック層５３，ｎ−ＩｎＰ電流ブロック層５４に
より埋め込み、さらにメサストライプ上、及びｎ−Ｉｎ
Ｐ電流ブロック層５４上に第２のｐ−ＩｎＰ上クラッド
層５５ｂを配置する構造を設けていた。しかしながら、
このような構造を備えたＬＤを製造するためには、メサ
ストライプ形状部を形成する工程，メサストライプ形状
部を埋め込む工程，及び第２のｐ−ＩｎＰ上クラッド層
５５ｂを形成する工程の３工程において、エピタキシャ
ル結晶成長工程が必要であり、製造工程が非常に複雑化
してしまい、生産性が非常に悪いという問題点があっ
た。
【００１７】
【発明が解決しようとする課題】以上のように従来のｐ
ｉｎフォトダイオード等の半導体素子においては、窓層
４がｎ- −ＩｎＰにより構成されていたため、容易にボ
ンディングパッド容量を減らすことができず、また、ｐ
ｎ接合容量を形成するｐ型領域５の受光領域５ａの拡散
径を受光径に近づけることには限界があり、ｐｎ接合容
量を小さくすることができず、この結果、素子容量の低
減による素子の高速化を図ることが困難であるという問
題があった。
【００１８】また、従来のアバランシェフォトダイオー
ド等の半導体素子においては、ガードリング領域２４を
形成する際のアニール温度が６００〜８００°Ｃと過酷
なため、素子の結晶が分解してしまったり、結晶に欠陥
が入ることにより暗電流が増加して、半導体素子の特性
が劣化してしまうという問題があった。また、上記ｐｉ
ｎ−ＰＤと同様に、ボンディングパッド容量を低減する
ことができず、素子の高速化を図ることができないとい
う問題があった。
【００１９】また、従来のレーザダイオード等の半導体
素子においては、メサストライプ形状部を形成する工
程，メサストライプ形状部を埋め込む工程，及び第２の
ｐ−ＩｎＰ上クラッド層を形成する工程の３工程におい
て、エピタキシャル結晶成長工程を含んでいたため、製
造工程が非常に複雑化してしまい、レーザダイオードを
容易に得ることができないという問題があった。
【００２０】本発明は上記のような問題点を解消するた
めになされたものであり、素子容量を低減させた半導体
素子を提供することを目的としている。
【００２１】また、この発明は上記のような問題点を解
消するためになされたものであり、素子容量を低減させ
た半導体素子を得ることができる半導体素子の製造方法
を提供することを目的とする。
【００２２】また、この発明は上記のような問題点を解
消するためになされたものであり、暗電流を増加させる
ことなくエッジブレークダウンを防ぐことができる半導
体素子を提供することを目的としている。
【００２３】また、この発明は上記のような問題点を解
消するためになされたものであり、暗電流を増加させる
ことなくエッジブレークダウンを防ぐことができる半導
体素子を得ることができる半導体素子の製造方法を提供
することを目的としている。
【００２４】また、この発明は上記のような問題点を解
消するためになされたものであり、容易な製造工程によ
り得ることができる半導体素子を提供することを目的と
している。
【００２５】また、この発明は上記のような問題点を解
消するためになされたものであり、半導体素子を容易に
得ることができる半導体素子の製造方法を提供すること
を目的としている。
【００２６】
【課題を解決するための手段】この発明に係る半導体素
子は、第１導電型半導体基板上に配置された、１層以上
の半導体層からなる半導体積層構造と、該半導体積層構
造上に配置された半絶縁性半導体層と、該半絶縁性半導
体層の表面の所定の領域に設けられた，所定の深さを有
する第２導電型半導体領域と、上記基板の裏面に該基板
とオーミック性のコンタクトを有するよう設けられた第
１電極と、上記半絶縁性半導体層上に上記第２導電型半
導体領域とオーミック性のコンタクトを有するよう設け
られた第２電極とを備えるようにしたものである。
【００２７】また、上記半導体素子において、上記半導
体積層構造は、上記基板に対してバンドギャップエネル
ギーが小さい第１導電型の光吸収層からなり、上記半絶
縁性半導体層は、上記光吸収層に対してバンドギャップ
エネルギーが大きい半導体材料からなり、上記第２導電
型半導体領域は、上記光吸収層に達する深さを有してい
るようにしたものである。
【００２８】また、上記半導体素子において、上記半導
体積層構造は、上記基板に対してバンドギャップエネル
ギーが小さい第１導電型の光吸収層と、該光吸収層上に
配置された該光吸収層に対してバンドギャップエネルギ
ーの大きい第１導電型の増倍層とからなり、上記半絶縁
性半導体層は、上記光吸収層に対してバンドギャップエ
ネルギーが大きい半導体材料からなり、上記第２導電型
半導体領域は、上記光吸収層に達しない深さを有し、第
１導電型半導体層との界面において階段型ｐｎ接合を形
成するようにしたものである。
【００２９】また、上記半導体素子において、上記第２
電極は、上記第２導電型半導体領域の外周に沿って配置
されているとともに、その一部が上記外周上に位置する
よう配置されているようにしたものである。
【００３０】また、上記半導体素子において、上記第２
電極は、上記半絶縁性半導体層の上記第２導電型半導体
領域以外の領域上にボンディングパッド領域を有してい
るようにしたものである。
【００３１】また、上記半導体素子において、上記第２
導電型半導体領域は、上記半絶縁性半導体層の表面から
第２導電型不純物を導入して形成されたものとしたもの
である。
【００３２】また、上記半導体素子において、上記光吸
収層と基板との間に、該半導体素子に入射される光の波
長の１／４の厚さの屈折率の異なる２種類の第１導電型
半導体層を交互に複数層となるよう積層させて形成され
た、上記光吸収層よりもバンドギャップエネルギーの大
きいブラッグ（Bragg)反射膜を備えているようにしたも
のである。
【００３３】また、上記半導体素子において、上記第２
導電型半導体領域は、上記増倍層に達しない深さを有し
ているようにしたものである。
【００３４】また、上記半導体素子において、上記第２
導電型半導体領域は、上記増倍層に達する深さを有して
おり、上記半絶縁性半導体層の表面の上記第２導電型半
導体領域の外周上に沿った領域には、上記第２導電型半
導体領域のエッジ部を覆うように設けられた、第１導電
型の半導体層との界面においては傾斜型ｐｎ接合を形成
する第２導電型ガードリング領域を備えているようにし
たものである。
【００３５】また、上記半導体素子において、上記第１
導電型増倍層は、その平面の大きさが、上記第２導電型
半導体領域の平面の大きさよりも小さくなるようにし、
上記半絶縁性半導体層は、上記増倍層と上記光吸収層と
を覆うように該増倍層と光吸収層との上部に配置されて
おり、上記第２導電型半導体領域は、上記増倍層の配置
されている領域上に、その底面が上記増倍層と接してい
るとともに、そのエッジ部が上記増倍層と接しないよう
配置されているようにしたものである。
【００３６】また、上記半導体素子において、上記半導
体基板は、ｎ型のＩｎＰからなり、上記光吸収層はｎ型
のＩｎＧａＡｓからなり、上記半絶縁性半導体層はＦｅ
をドープしてなるＩｎＰからなり、上記第２導電型半導
体領域は上記半絶縁性半導体層の表面からｐ型不純物を
導入して形成されたｐ型領域であるようにしたものであ
る。
【００３７】また、上記半導体素子において、上記半導
体基板は、ｎ型のＩｎＰからなり、上記光吸収層はｎ型
のＩｎＧａＡｓからなり、上記増倍層はｎ型のＩｎＰか
らなり、上記半絶縁性半導体層はＦｅをドープしてなる
ＩｎＰからなり、上記第２導電型半導体領域は上記半絶
縁性半導体層の表面からｐ型不純物を導入して形成され
た、ｎ型の半導体層との界面において階段型ｐｎ接合を
形成するｐ型領域であるようにしたものである。
【００３８】また、上記半導体素子において、上記階段
型ｐｎ接合を形成するｐ型領域を、Ｚｎを上記半絶縁性
半導体層の表面から固相拡散させて導入してなるものと
したものである。
【００３９】また、上記半導体素子において、上記ｐ型
領域はＺｎが不純物元素濃度が１×１０17ないし１×１
０20ｃｍ-3となるように導入されて形成されたものであ
り、上記Ｆｅの不純物元素濃度は１×１０15ないし１×
１０18ｃｍ-3であるようにしたものである。
【００４０】また、上記半導体素子において、上記傾斜
型ｐｎ接合を形成するガードリング領域を、Ｂｅを、上
記半絶縁性半導体層の表面からイオン注入した後、アニ
ールして導入してなるものとしたものである。
【００４１】また、この発明に係る半導体素子は、半絶
縁性半導体基板上の所定の領域上に形成された、該基板
に対してバンドギャップエネルギーが小さい第１導電型
材料からなる光吸収層と、該光吸収層上及び上記半導体
基板上に配置された、上記光吸収層よりもバンドギャッ
プエネルギーの大きい半絶縁性半導体層と、上記光吸収
層が配置されている領域上の上記半絶縁性半導体層上の
所定の領域に設けられた，上記光吸収層に達する深さの
第２導電型半導体領域と、上記光吸収層が配置されてい
る領域上の上記半絶縁性半導体層上における上記第２導
電型半導体領域が形成された領域以外の所定の領域に設
けられた，上記光吸収層に達する深さの第１導電型半導
体領域と、上記半絶縁性半導体層の表面に上記第１導電
型半導体領域とオーミック性のコンタクトを有するよう
設けられた第１電極と、上記半絶縁性半導体層の表面に
上記第２導電型半導体領域とオーミック性のコンタクト
を有するよう設けられた、上記光吸収層が配置されてい
ない領域上にボンディングパッド領域を有する第２電極
とを備えたものである。
【００４２】上記半導体素子において、上記半絶縁性半
導体基板は、ＦｅをドープしてなるＩｎＰからなり、上
記光吸収層はＩｎＧａＡｓからなり、上記半絶縁性半導
体層はＦｅをドープしてなるＩｎＰからなり、上記第２
導電型半導体領域は上記半絶縁性半導体層の表面からｐ
型不純物を導入して形成されたｐ型領域であり、上記第
１導電型半導体領域は上記半絶縁性半導体層の表面から
ｎ型不純物を導入して形成されたｎ型領域であるように
したものである。
【００４３】また、この発明に係る半導体素子は、第１
導電型半導体基板上に配置された、入射される光の波長
の１／４の厚さを有する屈折率の異なる２種類の第１導
電型半導体層を交互に複数層となるよう積層させて形成
されたブラッグ（Bragg)反射膜と、該反射膜上に配置さ
れた、該反射膜，及び上記基板に対してバンドギャップ
エネルギーの小さい第１導電型の半導体材料からなる光
吸収層と、該光吸収層上に配置された、上記光吸収層に
対してバンドギャップエネルギーが大きい第１導電型ま
たは半絶縁性の半導体層と、該第１導電型または半絶縁
性の半導体層の表面の所定の領域に設けられた，所定の
深さを有する第２導電型半導体領域と、上記基板の裏面
に該基板とオーミック性のコンタクトを有するよう設け
られた第１電極と、上記第１導電型または半絶縁性半導
体層上に第２導電型半導体領域とオーミック性のコンタ
クトを有するよう設けられた第２電極とを備えるように
したものである。
【００４４】また、この発明に係る半導体素子は、第１
導電型半導体基板上に順次配置された、第１導電型の半
導体材料からなる下クラッド層と、活性層と、第２導電
型の半導体材料からなる上クラッド層とにより構成さ
れ、その上記上クラッド層の表面から所定の深さ位置ま
での幅が、上記基板の幅よりも狭くなっているメサ形状
部を有しているダブルヘテロ構造と、上記ダブルヘテロ
構造上に、上記メサ形状部を埋め込むように配置された
半絶縁性半導体層と、該半絶縁性半導体層の上記メサ形
状部の上部の領域に、上記上クラッド層に達する深さと
なるよう設けられた第２導電型半導体領域と、上記基板
の裏面に該基板とオーミック性のコンタクトを有するよ
う設けられた第１電極と、上記半絶縁性半導体層上に上
記第２導電型半導体領域とオーミック性のコンタクトを
有するよう設けられた第２電極とを備えたものである。
【００４５】また、この発明に係る半導体素子の製造方
法は、第１導電型半導体基板上に、１層以上の半導体層
からなる半導体積層構造と、半絶縁性半導体層とを連続
してエピタキシャル結晶成長させる工程と、該半絶縁性
半導体層の表面の所定領域から第２導電型不純物を導入
させて第２導電型半導体領域を形成する工程と、上記基
板の裏面に該基板とオーミック性のコンタクトをとるよ
うに第１電極を形成する工程と、上記半絶縁性半導体層
の表面に、上記第２導電型半導体領域とオーミック性の
コンタクトをとるように第２電極を形成する工程とを備
えるようにしたものである。
【００４６】また、上記半導体素子の製造方法におい
て、上記第２電極を、上記第２導電型半導体領域以外の
領域にボンディングパッド領域を有するよう形成するよ
うにしたものである。
【００４７】また、上記半導体素子の製造方法におい
て、上記第２導電型不純物の濃度が、上記半絶縁性半導
体層の不純物の濃度の１桁以上大きくなるように不純物
が導入されるようにしたものである。
【００４８】また、上記半導体素子の製造方法におい
て、上記第２導電型不純物を導入する工程は、該不純物
を含む化合物からなる拡散源を上記半絶縁性半導体層の
表面に接触させ、熱処理を行うことにより上記不純物を
上記拡散源から拡散させる固相拡散法により行われるよ
うにしたものである。
【００４９】また、上記半導体素子の製造方法におい
て、上記半絶縁性半導体層の不純物と、上記第２導電型
不純物とが相互拡散し易い組み合わせであるようにした
ものである。
【００５０】また、上記半導体素子の製造方法におい
て、上記基板はｎ型ＩｎＰからなり、上記半導体積層構
造はｎ型ＩｎＧａＡｓからなる光吸収層からなり、上記
半絶縁性半導体層は、ＦｅをドープしてなるＩｎＰから
なり、上記第２導電型半導体領域は、上記半絶縁性半導
体層の表面に、Ｚｎを含む化合物からなる固相拡散源を
接触させ、熱処理を行うことにより、Ｚｎを拡散させて
形成するようにしたものである。
【００５１】また、上記半導体素子の製造方法におい
て、上記基板は ｎ型ＩｎＰからなり、上記半導体積層
構造は、ｎ型ＩｎＧａＡｓからなる光吸収層と、該光吸
収層上に配置されたｎ型ＩｎＰからなる増倍層とにより
構成され、上記半絶縁性半導体層は、Ｆｅをドープして
なるＩｎＰからなり、上記第２導電型不純物を導入する
工程は、上記半絶縁性半導体層の表面に、Ｚｎを含む化
合物からなる固相拡散源を接触させ、熱処理を行うこと
により、Ｚｎを固相拡散させて行われるようにしたもの
である。
【００５２】また、上記半導体素子の製造方法におい
て、上記第２導電型半導体領域を形成する工程の前工程
として、上記半絶縁性半導体層の表面のリング形状の領
域にＢｅをイオン注入と、アニールとを組み合わせて導
入して、上記光吸収層に達しない深さのガードリング領
域を形成する工程を含み、上記第２導電型領域は、該ガ
ードリング領域内に、そのエッジ部が位置するように形
成されるようにしたものである。
【００５３】また、この発明に係る半導体素子の製造方
法は、第１導電型半導体基板上に、該基板に対してバン
ドギャップエネルギーが小さい第１導電型の半導体材料
からなる光吸収層と、該光吸収層に対してバンドギャッ
プエネルギーが大きい第１導電型の半導体材料からなる
増倍層とを連続してエピタキシャル結晶成長させる工程
と、上記増倍層を、その所定幅の領域を残してエッチン
グにより除去する工程と、上記光吸収層と増倍層との上
に半絶縁性半導体層をエピタキシャル結晶成長させる工
程と、該半絶縁性半導体層の表面の、上記所定幅の増倍
層の上部の領域を含む、その平面における大きさが該増
倍層の平面における大きさよりも大きい領域に、第２導
電型不純物を上記増倍層に達する深さまで導入して、エ
ッジ部が上記増倍層に接しない第２導電型半導体領域を
形成する工程と、上記半導体基板の裏面に該基板とオー
ミック性のコンタクトをとるように第１電極を形成する
工程と、上記半絶縁性半導体層の表面に、上記第２導電
型半導体領域とオーミック性のコンタクトをとるように
第２電極を形成する工程とを備えるようにしたものであ
る。
【００５４】また、この発明に係る半導体素子の製造方
法は、半絶縁性半導体基板上に、該基板よりもバンドギ
ャップエネルギーが小さい第１導電型の半導体材料から
なる光吸収層をエピタキシャル成長させる工程と、上記
光吸収層を、その所定幅の領域を残してエッチングによ
り除去する工程と、該光吸収層上，及び上記基板上に半
絶縁性半導体層をエピタキシャル成長させる工程と、該
半絶縁性半導体層の表面の上記光吸収層上の所定の領域
に、第２導電型不純物を導入して、上記光吸収層に達す
る深さの第２導電型半導体領域を形成する工程と、上記
半絶縁性半導体層の表面の上記光吸収層上の上記第２導
電型領域以外の領域に、第１導電型不純物を導入して、
上記光吸収層に達する深さの第１導電型半導体領域を形
成する工程と、上記半絶縁性半導体層の表面に、上記第
１導電型半導体領域とオーミック性のコンタクトをとる
ように第１電極を形成する工程と、上記半絶縁性半導体
層の表面に、上記第２導電型半導体領域とオーミック性
のコンタクトをとるように、上記光吸収層が形成されて
いない領域上にボンディングパッド領域を備えた第２電
極を形成する工程とを備えるようにしたものである。
【００５５】また、上記半導体素子の製造方法におい
て、上記半絶縁性半導体基板はＦｅをドープしてなるＩ
ｎＰからなり、上記光吸収層は、ｎ型ＩｎＧａＡｓから
なり、上記半絶縁性半導体層は、Ｆｅをドープしてなる
ＩｎＰからなり、上記第２導電型不純物を導入する工程
は、上記半絶縁性半導体層の表面に、Ｚｎを含む化合物
からなる固相拡散源を接触させ、熱処理を行うことによ
り、Ｚｎを固相拡散させて行われるものであり、上記第
１導電型不純物を導入する工程は、上記半絶縁性半導体
層の表面からｎ型不純物を導入することにより行われる
ようにしたものである。
【００５６】また、この発明に係る半導体素子の製造方
法は、第１導電型半導体基板上に、該基板に対してバン
ドギャップエネルギーの小さい第１導電型の半導体材料
からなる光吸収層と、該光吸収層に対してバンドギャッ
プエネルギーの大きい第１導電型の半導体材料からなる
増倍層と、上記光吸収層に対してバンドギャップエネル
ギーの大きい第２導電型の半導体層とを順次エピタキシ
ャル成長させる工程と、上記第２導電型半導体層上の所
定の領域を除いた領域上に、上記第２導電型半導体層を
半絶縁性にする不純物を含む化合物からなる拡散源を設
け、これを熱処理して、上記不純物を上記上記第２導電
型半導体層の第２導電型不純物と相互に拡散させて、上
記第２導電型半導体層の上記所定の領域を除いた領域を
半絶縁化する工程と、上記拡散源を除去する工程と、上
記半導体基板の裏面に、該基板とオーミック性のコンタ
クトをとるよう第１電極を形成する工程と、上記第２導
電型半導体層の表面に、該第２導電型半導体層の上記半
絶縁化された領域以外の領域とオーミック性のコンタク
トをとるように第２電極を形成する工程とを備えるよう
にしたものである。
【００５７】また、上記半導体素子の製造方法におい
て、上記増倍層と第２導電型半導体層との間に、該第２
導電型半導体層に含まれている第２導電型不純物が相互
拡散しにくい半絶縁性半導体層をエピタキシャル成長さ
せる工程を含むようにしたものである。
【００５８】また、上記半導体素子の製造方法におい
て、上記基板は ｎ型ＩｎＰからなり、上記光吸収層は
ｎ型ＩｎＧａＡｓからなり、上記増倍層はｎ型ＩｎＰか
らなり、上記半絶縁性半導体層はアンドープＡｌＩｎＡ
ｓからなり、上記第２導電型半導体層はＺｎを不純物と
して含むＩｎＰからなり、上記拡散源は、不純物として
Ｆｅを含み、上記第２導電型半導体層を半絶縁化する工
程は、熱処理により上記拡散源のＦｅと第２導電型半導
体層のＺｎとを相互拡散させて行われるようにしたもの
である。
【００５９】また、この発明に係る半導体素子の製造方
法において、第１導電型半導体基板上に第１導電型下ク
ラッド層と、活性層と、第２導電型上クラッド層とを順
次エピタキシャル成長させてダブルヘテロ構造を形成す
る工程と、上記上クラッド層の表面から所定の深さ位置
までの所定幅を有する絶縁膜マスクを設け、これをマス
クとして用いて上記ダブルヘテロ構造をエッチングして
メサ形状部を形成する工程と、上記絶縁膜マスクを除去
した後、上記メサ形状部を覆うように半絶縁性半導体層
を上記ダブルヘテロ構造上に形成する工程と、上記半絶
縁性半導体層の上記メサ形状部上の領域に、上記メサ形
状部の上記上クラッド層に達する深さまで不純物を導入
して、第２導電型半導体領域を形成する工程と、上記基
板の裏面に該基板とオーミック性のコンタクトを有する
よう第１電極を形成する工程と、上記半絶縁性半導体層
上に上記第２導電型半導体領域とオーミック性のコンタ
クトを有するよう第２電極を形成する工程とを備えるよ
うにしたものである。
【００６０】
【発明の実施の形態】
実施の形態１．この発明の実施の形態１に係る半導体素
子（図１，図１１）は、第１導電型半導体基板（図１及
び図１１の１）上に配置された、１層以上の半導体層
（図１の２，３、図１１の２，３，２５，１１）からな
る半導体積層構造と、該半導体積層構造上に配置された
半絶縁性半導体層（図１及び図１１の１７）と、該半絶
縁性半導体層（図１及び図１１の１７）の表面の所定の
領域に設けられた，所定の深さを有する第２導電型半導
体領域（図１及び図１１の５）と、上記基板（図１及び
図１１の１）の裏面に該基板（図１及び図１１の１）と
オーミック性のコンタクトを有するよう設けられた第１
電極（図１及び図１１の１０）と、上記半絶縁性半導体
層上に上記第２導電型半導体領域とオーミック性のコン
タクトを有するよう設けられた第２電極（図１及び図１
１の８）とを備える構成としたものであり、これによ
り、この半導体素子（図１）においては、半絶縁性半導
体層（図１の１７）の表面近傍においては、半絶縁性半
導体層（図１の１７）と第２導電型半導体領域（図１の
５）との接合面がｐｎ接合を形成せず、第２導電型半導
体領域（図１の５）が半絶縁性の材料により囲まれるよ
うにして、第２電極（図１の８）から半絶縁性半導体層
（図１の１７）の表面近傍を通って流れるリーク電流を
抑えることができるため、暗電流を増加させることなく
第２導電型半導体領域（図１の５）の大きさを受光領域
の大きさに近づけ、第２導電型半導体領域（図１の５）
のｐｎ接合面積を減らしてｐｎ接合容量を減らすことが
でき、素子容量を低減させた高速な半導体素子を得るこ
とができる作用効果がある。また、この半導体素子（図
１１）においては、半絶縁性半導体層（図１１の１７）
と第２導電型半導体領域（図１１の５）との接合面がｐ
ｎ接合を形成せず、第２導電型半導体領域（図１１の
５）が半絶縁性の材料により囲まれるようにして、第２
導電型半導体領域（図１１の５）から半絶縁性半導体層
（図１１の１７）に向かってリーク電流を流れないよう
にすることができるため、暗電流を増加させることなく
エッジブレークダウンの発生を抑えた高性能な半導体素
子を得ることができる作用効果がある。
【００６１】実施の形態２．また、この発明の実施の形
態２に係る半導体素子（図１）は、上記実施の形態１の
半導体素子において、上記半導体積層構造は、上記基板
に対してバンドギャップエネルギーが小さい第１導電型
の光吸収層（３）からなり、上記半絶縁性半導体層（１
７）は、上記光吸収層に対してバンドギャップエネルギ
ーが大きい半導体材料からなり、上記第２導電型半導体
領域（５）は、上記光吸収層に達する深さを有している
ようにした構成としたものであり、これにより、暗電流
を増加させることなく第２導電型半導体領域（５）の大
きさを受光領域の大きさに近づけ、第２導電型半導体領
域（５）と光吸収層（３）とのｐｎ接合面積を減らして
ｐｎ接合容量を減らすことができ、素子容量を低減させ
た高速な半導体素子を得ることができる作用効果があ
る。
【００６２】実施の形態３．また、この発明の実施の形
態３に係る半導体素子（図１１）は、上記実施の形態１
の半導体素子において、上記半導体積層構造は、上記基
板に対してバンドギャップエネルギーが小さい第１導電
型の光吸収層（３）と、該光吸収層上に配置された該光
吸収層（３）に対してバンドギャップエネルギーの大き
い第１導電型の増倍層（１１）とからなり、上記半絶縁
性半導体層（１７）は、上記光吸収層（３）に対してバ
ンドギャップエネルギーが大きい半導体材料からなり、
上記第２導電型半導体領域（５）は、上記光吸収層に達
しない深さを有し、第１導電型半導体層との界面におい
て階段型ｐｎ接合を形成するようにしたから、第２導電
型半導体領域（５）から半絶縁性半導体層（１７）に向
かってリーク電流を流れないようにすることができるた
め、暗電流を増加させることなくエッジブレークダウン
の発生を抑えた高性能な半導体素子を得ることができる
作用効果がある。
【００６３】実施の形態４．また、この発明の実施の形
態４に係る半導体素子（図５）は、上記実施の形態２，
３の半導体素子において、上記第２電極（図５の８）
は、上記第２導電型半導体領域（５）の外周に沿って配
置されているとともに、その一部が上記外周上に位置す
るよう配置されている構成としたものであり、これによ
り、第２電極（８）を第２導電型半導体領域（５）が設
けられている領域以外の半絶縁性半導体層（１７）上に
ショートさせることなく配置することができ、暗電流を
増加させることなく第２導電型半導体領域（５）の大き
さを受光領域の大きさに近づけ、第２導電型半導体領域
（５）と光吸収層（３）とのｐｎ接合面積を減らしてｐ
ｎ接合容量を減らすことができ、素子容量を低減させた
高速な半導体素子を得ることができる作用効果がある。
【００６４】実施の形態５．また、この発明の実施の形
態５に係る半導体素子（図１，図１１）は、上記実施の
形態２，３の半導体素子において、上記第２電極（図１
及び図１１の８）は、上記半絶縁性半導体層（図１及び
図１１の１７）の上記第２導電型半導体領域（図１及び
図１１の５）以外の領域上にボンディングパッド領域
（図１及び図１１のＢ）を有している構成としたもので
あり、これによりボンディングパッド容量を、従来のボ
ンディングパッド容量に半絶縁性半導体層（図１及び図
１１の１７）の容量を合わせた容量とすることで、ボン
ディングパッド容量を低減させることができ、これによ
り、素子容量を低減させた高速な半導体素子を得ること
ができる作用効果がある。
【００６５】実施の形態６．また、この発明の実施の形
態６に係る半導体素子（図１３）は、上記実施の形態３
の半導体素子において、上記第２導電型半導体領域
（５）が、上記増倍層（１１）に達しない深さを有して
いる構成としたものであり、これにより、上記第２導電
型半導体領域（５）のエッジ部及び底面を全て半絶縁性
半導体層（１７）内に形成して、第２導電型半導体領域
（５）の上記底面との境界部を含むエッジ部全体から、
隣接する半絶縁性半導体層（１７）に向かって電流が流
れないようにして、暗電流を増加させることなくエッジ
ブレークダウンの発生を抑えた高性能な半導体素子が得
られる作用効果がある。
【００６６】実施の形態７．また、この発明の実施の形
態７に係る半導体素子（図１０）は、上記実施の形態３
の半導体素子において、上記第２導電型半導体領域
（５）は、上記増倍層（１１）に達する深さを有してお
り、上記半絶縁性半導体層（１７）の表面の上記第２導
電型半導体領域（５）の外周上に沿った領域には、上記
第２導電型半導体領域（５）のエッジ部を覆うように設
けられた、第１導電型の半導体層との界面においては傾
斜型ｐｎ接合を形成する第２導電型ガードリング領域
（２４）を備えている構成としたものであり、これによ
り、第２導電型半導体領域（５）から半絶縁性半導体層
（１７）に向かってはガードリング領域（２４）形成の
際の熱処理によって、素子の結晶が一部分解してしまっ
たりした場合においてもリーク電流を流れないようにす
ることができるとともに、第２導電型半導体領域（５）
が増倍層（１１）と接する領域においては、ガードリン
グ領域（２４）により、エッジブレークダウンの発生を
抑えることができるため、第２導電型半導体領域（５）
が増倍層（１１）に達する深さとなるように形成された
半導体素子において暗電流を増加させることなくエッジ
ブレークダウンの発生を抑えた高性能な半導体素子を得
ることができる作用効果がある。
【００６７】実施の形態８．また、この発明の実施の形
態８に係る半導体素子（図１６）は、上記実施の形態３
の半導体素子において、上記第１導電型増倍層（１１）
は、その平面の大きさが、上記第２導電型半導体領域
（５）の平面の大きさよりも小さくなるようにし、上記
半絶縁性半導体層（１７）は、上記増倍層（１１）と上
記光吸収層（３）とを覆うように該増倍層（１１）と光
吸収層（３）との上部に配置されており、上記第２導電
型半導体領域（５）は、上記増倍層（１１）の配置され
ている領域上に、その底面が上記増倍層（１１）と接し
ているとともに、そのエッジ部が上記増倍層（１１）と
接しないよう配置されている構成としたものであり、こ
れにより、第２導電型半導体領域（５）のエッジ部が、
その底面との境界部も含めて完全に上記半絶縁性半導体
層（１７）内に配置されるため、エッジ部全体から、隣
接する半絶縁性半導体層（１７）に向かって電流が流れ
ないようにして、暗電流を増加させることなくエッジブ
レークダウンの発生を抑えた高性能な半導体素子が得ら
れる作用効果がある。
【００６８】実施の形態９．また、この発明の実施の形
態９に係る半導体素子（図８）は、半絶縁性半導体基板
（１）上の所定の領域上に形成された、該基板（１）に
対してバンドギャップエネルギーが小さい第１導電型材
料からなる光吸収層（３）と、該光吸収層（３）上及び
上記半導体基板（１）上に配置された、上記光吸収層
（３）よりもバンドギャップエネルギーの大きい半絶縁
性半導体層（１７）と、上記光吸収層（３）が配置され
ている領域上の上記半絶縁性半導体層（１７）上の所定
の領域に設けられた，上記光吸収層（３）に達する深さ
の第２導電型半導体領域（５）と、上記光吸収層（３）
が配置されている領域上の上記半絶縁性半導体層（１
７）上における上記第２導電型半導体領域（５）が形成
された領域以外の所定の領域に設けられた，上記光吸収
層（３）に達する深さの第１導電型半導体領域（２０）
と、上記半絶縁性半導体層（１７）の表面に上記第１導
電型半導体領域（２０）とオーミック性のコンタクトを
有するよう設けられた第１電極（１０ａ）と、上記半絶
縁性半導体層（１７）の表面に上記第２導電型半導体領
域（５）とオーミック性のコンタクトを有するよう設け
られた、上記光吸収層（３）が配置されていない領域上
にボンディングパッド領域（Ｂ）を有する第２電極とを
備えた構成としたものであり、これにより、ボンディン
グパッド領域Ｂの下部に第１導電型を有する半導体領域
が配置されず、ボンディングパッド容量を、０にするこ
とができ、これにより、素子容量を低減させた高速な半
導体素子を得ることができる作用効果がある。
【００６９】実施の形態１０．また、この発明の実施の
形態１０に係る半導体素子（図２）は、第１導電型半導
体基板（１）上に配置された、入射される光の波長の１
／４の厚さを有する屈折率の異なる２種類の第１導電型
半導体層を交互に複数層となるよう積層させて形成され
たブラッグ（Bragg)反射膜（１８）と、該反射膜（１
８）上に配置された、該反射膜（１８），及び上記基板
（１）に対してバンドギャップエネルギーの小さい第１
導電型の半導体材料からなる光吸収層（３）と、該光吸
収層上に配置された、上記光吸収層に対してバンドギャ
ップエネルギーが大きい第１導電型または半絶縁性の半
導体層（１７）と、該第１導電型または半絶縁性の半導
体層（１７）の表面の所定の領域に設けられた，所定の
深さを有する第２導電型半導体領域（５）と、上記基板
（１）の裏面に該基板（１）とオーミック性のコンタク
トを有するよう設けられた第１電極（１０）と、上記第
１導電型または半絶縁性の半導体層（１７）上に第２導
電型半導体領域（５）とオーミック性のコンタクトを有
するよう設けられた第２電極（８）とを備える構成とし
たから、光吸収層（３）に入射された光のうち、該光吸
収層（３）で吸収されなかった光を、上記ブラッグ反射
膜（１８）で反射させ、再度光吸収層（３）に入射させ
て吸収させることにより、フォトダイオード感度を向上
させることができ、光吸収層８３）を薄膜化しても感度
を低下させることがなくなり、光吸収層の薄い、高速動
作が可能な半導体素子を得ることができる作用効果があ
る。
【００７０】実施の形態１１．また、この発明の実施の
形態１１に係る半導体素子（図１７）は、第１導電型半
導体基板（５０）上に順次配置された、第１導電型の半
導体材料からなる下クラッド層（５２）と、活性層（５
６）と、第２導電型の半導体材料からなる上クラッド層
（５５）とにより構成され、その上記上クラッド層（５
５）の表面から所定の深さ位置までの幅が、上記基板
（１）の幅よりも狭くなっているメサ形状部を有してい
るダブルヘテロ構造と、上記ダブルヘテロ構造上に、上
記メサ形状部を埋め込むように配置された半絶縁性半導
体層（６７）と、該半絶縁性半導体層（６７）の上記メ
サ形状部の上部の領域に、上記上クラッド層（５５）に
達する深さとなるよう設けられた第２導電型半導体領域
（６５）と、上記基板（５１）の裏面に該基板（５１）
とオーミック性のコンタクトを有するよう設けられた第
１電極（５０）と、上記半絶縁性半導体層（６７）上に
上記第２導電型半導体領域（６５）とオーミック性のコ
ンタクトを有するよう設けられた第２電極とを備えた構
成としたものであり、これにより、素子を形成する時の
エピタキシャル成長の回数をメサ形状部を形成する際，
即ちダブルヘテロ構造を形成する際と、半絶縁性半導体
層（６７）を形成する際の２回として、従来の半導体素
子を形成する時に対してエピタキシャル成長の回数を減
らすことができ、容易に形成することができる半導体素
子が得られる作用効果がある。
【００７１】実施の形態１２．また、この発明の実施の
形態１２に係る半導体素子の製造方法（図３，図１４）
は、第１導電型半導体基板上（図３及び図１４の１）
に、１層以上の半導体層（図３の２，３、図１４の２，
３，２５，１１）からなる半導体積層構造と、半絶縁性
半導体層（図３及び図１４の１７）とを連続してエピタ
キシャル結晶成長させる工程と、該半絶縁性半導体層
（図３及び図１４の１７）の表面の所定領域から第２導
電型不純物を導入させて第２導電型半導体領域（図３及
び図１４の５）を形成する工程と、上記基板（図３及び
図１４の１）の裏面に該基板とオーミック性のコンタク
トをとるように第１電極（図３及び図１４の１０）を形
成する工程と、上記半絶縁性半導体層の表面に、上記第
２導電型半導体領域とオーミック性のコンタクトをとる
ように第２電極（図３及び図１４の８）を形成する工程
とを備える構成としたものであり、これにより、この半
導体素子の製造方法（図３）においては、半絶縁性半導
体層（図３の１７）の表面近傍においては、半絶縁性半
導体層（図３の１７）と第２導電型半導体領域（図３の
５）との接合面がｐｎ接合を形成せず、第２導電型半導
体領域（図３の５）が半絶縁性の材料により囲まれるよ
うにして、第２電極（図３の８）から半絶縁性半導体層
（図３の１７）の表面近傍を通って流れるリーク電流を
抑えることができるため、暗電流を増加させることなく
第２導電型半導体領域（図３の５）の大きさを受光領域
の大きさに近づけ、第２導電型半導体領域（図３の５）
のｐｎ接合面積を減らしてｐｎ接合容量を減らすことが
でき、素子容量を低減させた高速な半導体素子を得るこ
とができる作用効果がある。また、この半導体素子（図
１４）においては、半絶縁性半導体層（図１４の１７）
と第２導電型半導体領域（図１４の５）との接合面がｐ
ｎ接合を形成せず、第２導電型半導体領域（図１４の
５）が半絶縁性の材料により囲まれるようにして、第２
導電型半導体領域（図１４の５）から半絶縁性半導体層
（図１４の１７）に向かってリーク電流を流れないよう
にすることができるため、暗電流を増加させることなく
エッジブレークダウンの発生を抑えた高性能な半導体素
子を得ることができる作用効果がある。
【００７２】実施の形態１３．また、この発明の実施の
形態１３に係る半導体素子の製造方法（図３，図１４）
は、上記実施の形態１２の半導体素子の製造方法におい
て、上記第２電極（８）を、上記第２導電型半導体領域
（５）以外の領域にボンディングパッド領域（Ｂ）を有
するよう形成するようにしたから、これによりボンディ
ングパッド容量を、従来のボンディングパッド容量に半
絶縁性半導体層（図３及び図１１の１７）の容量を合わ
せた容量とすることで、ボンディングパッド容量を低減
させることができ、これにより、素子容量を低減させた
高速な半導体素子を得ることができる作用効果がある。
【００７３】実施の形態１４．また、この発明の実施の
形態１４に係る半導体素子の製造方法（図１８）は、第
１導電型半導体基板（１）上に、該基板（１）に対して
バンドギャップエネルギーが小さい第１導電型の半導体
材料からなる光吸収層（３）と、該光吸収層（３）に対
してバンドギャップエネルギーが大きい第１導電型の半
導体材料からなる増倍層（１１）とを連続してエピタキ
シャル結晶成長させる工程と、上記増倍層（１１）を、
その所定幅の領域を残してエッチングにより除去する工
程と、上記光吸収層（３）と増倍層（１１）との上に半
絶縁性半導体層（１７）をエピタキシャル結晶成長させ
る工程と、該半絶縁性半導体層（１７）の表面の、上記
所定幅の増倍層（１１）の上部の領域を含む、その平面
における大きさが該増倍層（１１）の平面における大き
さよりも大きい領域に、第２導電型不純物を上記増倍層
に達する深さまで導入して、エッジ部が上記増倍層（１
１）に接しない第２導電型半導体領域（５）を形成する
工程と、上記半導体基板（１）の裏面に該基板とオーミ
ック性のコンタクトをとるように第１電極（１０）を形
成する工程と、上記半絶縁性半導体層（１７）の表面
に、上記第２導電型半導体領域（５）とオーミック性の
コンタクトをとるように第２電極（８）を形成する工程
とを備える構成としたものであり、これにより、第２導
電型半導体領域（５）のエッジ部が、その底面との境界
部も含めて完全に上記半絶縁性半導体層（１７）内に配
置されるため、エッジ部全体から、隣接する半絶縁性半
導体層（１７）に向かって電流が流れないようにして、
暗電流を増加させることなくエッジブレークダウンの発
生を抑えた高性能な半導体素子が得られる作用効果があ
る。
【００７４】実施の形態１５．また、この発明の実施の
形態１５に係る半導体素子の製造方法（図９）は、半絶
縁性半導体基板（１９）上に、該基板（１９）よりもバ
ンドギャップエネルギーが小さい第１導電型の半導体材
料からなる光吸収層（３）をエピタキシャル成長させる
工程と、上記光吸収層（３）を、その所定幅の領域を残
してエッチングにより除去する工程と、該光吸収層
（３）上，及び上記基板（１９）上に半絶縁性半導体層
（１７）をエピタキシャル成長させる工程と、該半絶縁
性半導体層（１７）の表面の上記光吸収層（３）上の所
定の領域に、第２導電型不純物を導入して、上記光吸収
層（３）に達する深さの第２導電型半導体領域（５）を
形成する工程と、上記半絶縁性半導体層（１７）の表面
の上記光吸収層（３）上の上記第２導電型領域（５）以
外の領域に、第１導電型不純物を導入して、上記光吸収
層（３）に達する深さの第１導電型半導体領域（２０）
を形成する工程と、上記半絶縁性半導体層（１７）の表
面に、上記第１導電型半導体領域（２０）とオーミック
性のコンタクトをとるように第１電極（１０ａ）を形成
する工程と、上記半絶縁性半導体層（１７）の表面に、
上記第２導電型半導体領域（５）とオーミック性のコン
タクトをとるように、上記光吸収層（３）が形成されて
いない領域上にボンディングパッド領域（Ｂ）を備えた
第２電極（８）を形成する工程とを備える構成としたも
のであり、これにより、ボンディングパッド領域Ｂの下
部に第１導電型を有する半導体領域が配置されず、ボン
ディングパッド容量を、０にすることができ、これによ
り、素子容量を低減させた高速な半導体素子を得ること
ができる作用効果がある。
【００７５】実施の形態１６．また、この発明の実施の
形態１６に係る半導体素子の製造方法（図１５）は、第
１導電型半導体基板（１）上に、該基板８１）に対して
バンドギャップエネルギーの小さい第１導電型の半導体
材料からなる光吸収層（３）と、該光吸収層（３）に対
してバンドギャップエネルギーの大きい第１導電型の半
導体材料からなる増倍層（１１）と、上記光吸収層
（３）に対してバンドギャップエネルギーの大きい第２
導電型の半導体層（４８）とを順次エピタキシャル成長
させる工程と、上記第２導電型半導体層（４８）上の所
定の領域を除いた領域上に、上記第２導電型半導体層
（４８）を半絶縁性にする不純物を含む化合物からなる
拡散源（２９）を設け、これを熱処理して、上記不純物
を上記上記第２導電型半導体層（４８）の第２導電型不
純物と相互に拡散させて、上記第２導電型半導体層（４
８）の上記所定の領域を除いた領域（４８ａ）を半絶縁
化する工程と、上記拡散源（２９）を除去する工程と、
上記半導体基板（１）の裏面に、該基板（１）とオーミ
ック性のコンタクトをとるよう第１電極（１０）を形成
する工程と、上記第２導電型半導体層（４８）の表面
に、該第２導電型半導体層（４８）の上記半絶縁化され
た領域（４８ａ）以外の領域とオーミック性のコンタク
トをとるように第２電極（８）を形成する工程とを備え
る構成としたものであり、これにより、第２導電型半導
体層（４８）の絶縁化されていない領域と絶縁化された
領域（４８ａ）との接合面がｐｎ接合を形成せず、その
絶縁化されていない領域が半絶縁性の材料により囲まれ
るようにして、絶縁化されていない領域から絶縁化され
た領域（４８ａ）に向かってリーク電流を流れないよう
にすることができるため、暗電流を増加させることなく
エッジブレークダウンの発生を抑えた高性能な半導体素
子を得ることができる作用効果がある。
【００７６】実施の形態１７．また、この発明の実施の
形態１７に係る半導体素子の製造方法は、上記実施の形
態１６の半導体素子の製造方法において、上記増倍層
（１１）と第２導電型半導体層（４８）との間に、該第
２導電型半導体層（４８）に含まれている第２導電型不
純物が相互拡散しにくい半絶縁性半導体層（４７）をエ
ピタキシャル成長させる工程を含む構成としたから、第
２導電型半導体層（４８）に絶縁化された領域（４８
ａ）を形成する工程において、第２導電型半導体層（４
８）の絶縁化されない領域から不純物が基板（１）方向
に拡散することを防いで、実質的な増倍層幅となる上記
第２導電型半導体層（４８）の絶縁化されない領域と光
吸収層（３）との間の距離を高精度に制御でき、高性能
な半導体素子を得ることができる作用効果がある。
【００７７】実施の形態１８．また、この発明の実施の
形態１８に係る半導体素子の製造方法（図１９）は、第
１導電型半導体基板（５１）上に第１導電型下クラッド
層（５２）と、活性層（５６）と、第２導電型上クラッ
ド層（５５）とを順次エピタキシャル成長させてダブル
ヘテロ構造を形成する工程と、上記上クラッド層（５
５）の表面から所定の深さ位置までの所定幅を有する絶
縁膜マスク（６３）を設け、これをマスクとして用いて
上記ダブルヘテロ構造をエッチングしてメサ形状部を形
成する工程と、上記絶縁膜マスク（６３）を除去した
後、上記メサ形状部を覆うように半絶縁性半導体層（６
７）を上記ダブルヘテロ構造上に形成する工程と、上記
半絶縁性半導体層（６７）の上記メサ形状部上の領域
に、上記メサ形状部の上記上クラッド層（５５）に達す
る深さまで不純物を導入して、第２導電型半導体領域
（６５）を形成する工程と、上記基板（５１）の裏面に
該基板（５１）とオーミック性のコンタクトを有するよ
う第１電極（５０）を形成する工程と、上記半絶縁性半
導体層（６７）上に上記第２導電型半導体領域（６５）
とオーミック性のコンタクトを有するよう第２電極（５
８）を形成する工程とを備えた構成としたものであり、
これにより、素子を形成する時のエピタキシャル成長の
回数をメサ形状部を形成する際，即ちダブルヘテロ構造
を形成する際と、半絶縁性半導体層（６７）を形成する
際の２回として、従来の半導体素子を形成する時に対し
てエピタキシャル成長の回数を減らすことができ、半導
体素子を容易に形成することができる作用効果がある。
【００７８】
【実施例】
実施例１．図１は本発明の実施例１によるｐｉｎフォト
ダイオード（以下、ｐｉｎＰＤと称す）の構造を示す断
面図であり、図において、１はｎ型不純物を例えば１×
１０18ｃｍ-3含む厚さ約２００μｍの高濃度ｎ型（以
下，ｎ+ −と称す）ＩｎＰ基板、２はｎ型不純物の濃度
が１×１０17ｃｍ-3である厚さ約１μｍのｎ型（以下，
ｎ−と称す）ＩｎＰバッファ層、３はｎ型不純物濃度が
１×１０15ｃｍ-3である厚さ約３μｍの低濃度ｎ型（以
下，ｎ- −と称す）ＩｎＧａＡｓ光吸収層、１７は鉄
（Ｆｅ）を濃度が１×１０15〜１×１０18ｃｍ-3となる
ようにドープしてなるＦｅドープＩｎＰ窓層（以下Ｆｅ
−ＩｎＰ窓層と称す）で、ＦｅはＩｎＰ中においては深
いアクセプタ準位を形成し、これにより浅い準位のドナ
ーを補償して、フェルミレベルをバンドギャップエネル
ギーの中間付近に位置するようにして、ＩｎＰを半絶縁
化することができるものであり、従って、このＦｅ−Ｉ
ｎＰ窓層１７は半絶縁性となっている。５は亜鉛（Ｚ
ｎ）拡散により形成された平面形状が円形で、その直径
が約６０μｍである上記光吸収層３に達する深さの不純
物濃度が１×１０17〜１×１０20ｃｍ-3であるｐ型領域
で、その深さは該ｐｉｎ−ＰＤの設計に応じて、光吸収
層に達しない深さ、あるいは上記光吸収層３とＦｅドー
プＩｎＰ窓層１７との界面に達する深さとなるように調
整される。なお、このＺｎの代わりに例えばＣｄ，Ｍ
ｇ，またはＢｅ等のｐ型不純物を用いるようにしてもよ
い。ただし、この拡散源のｐ型不純物としてはＦｅドー
プＩｎＰ窓層１７のＦｅと相互に拡散しやすいｐ型不純
物を用いることが好ましい。６はｐ型不純物であるＺｎ
の濃度が１×１０19ｃｍ-3で厚さが約０．２μｍである
ｐ型（以下，ｐ−と称す）ＩｎＧａＡｓコンタクト層
で、その平面形状は、内周の直径が約５０μｍで、幅が
約５μｍのリング形状となっており、そのリングの中心
が上記円形のｐ型領域５の中心上に位置するようｐ型領
域５上に配置されている。７は上記コンタクト層６が形
成されている領域以外のＦｅドープＩｎＰ層１７上に配
置されているＳｉＮ等の絶縁膜からなる厚さ約１５００
オングストロームである反射防止膜（パッシベーション
膜）で、その他の材料としてはＳｉＯ2 ，Ａｌ2 Ｏ3 等
が挙げられる。８は上記コンタクト層６上に配置された
ｐ側電極で、その一部が上記コンタクト層６上の領域以
外の領域上に引き出されており、その引き出された部分
にワイヤボンディングを行うときに用いられるボンディ
ングパッド領域Ｂが設けられている。９は厚さ約４００
０オングストロームであるＳｉＯ2 等の絶縁膜で、ｐ側
電極８のボンディングパッド領域Ｂと反射防止膜７との
間に設けられている。１０は基板１の裏面側に設けられ
たｎ側電極である。また、ｌは窓層４の表面におけるＩ
ｎＧａＡｓコンタクト層６の外周とＺｎ拡散領域５の外
周との間の距離である。また、５ａは受光領域を示して
いる。
【００７９】また、図３は本発明の実施例１によるｐｉ
ｎフォトダイオードの製造方法を示す断面工程図であ
り、図において、図１と同一符号は同一または相当する
部分を示しており、６ａはｎ型不純物を１×１０15ｃｍ
-3含む厚さ約０．２μｍのｎ-−ＩｎＧａＡｓ層、６ｂ
はｐ型不純物を１×１０19ｃｍ-3程度含む厚さ約０．２
μｍのｐ−ＩｎＧａＡｓ領域、２１はＳｉＮ等の絶縁膜
からなる拡散マスク、２２はＺｎを含む化合物により構
成される固相拡散源で、実施例１においては、ＺｎＯと
ＳｉＯ2 との混合物からなるＺｎＯ／ＳｉＯ2 膜を用い
ている。なお、上記ｎ型の不純物としては、例えばＳ，
Ｓｎ，またはＳｉ等の一般的なｎ型不純物が用いられ
る。
【００８０】次に、製造方法について説明する。まず、
図３(a) に示すように、ｎ+ −ＩｎＰ基板１上にｎ−Ｉ
ｎＰバッファ層２，ｎ- −ＩｎＧａＡｓ光吸収層３，Ｆ
ｅドープＩｎＰ窓層１７，ｎ- −ＩｎＧａＡｓ層６ａを
連続して有機金属気相成長法（ＭＯＣＶＤ法）で成膜す
る。次に、ＳｉＯ2 膜あるいはＳｉＮ膜等の拡散マスク
２１をスパッタ法等により成膜し、Ｚｎを拡散させるた
めの開口部を写真製版技術を用いて設ける（図３(b))。
さらに同拡散マスク２１上、及び上記開口部内のｎ- −
ＩｎＧａＡｓ層６ａ上にＺｎＯ／ＳｉＯ2 膜からなる固
相拡散源２２をスパッタ法等を用いて成膜し、５００°
Ｃ程度のアニールを行い、固相拡散源２２からｐ型不純
物であるＺｎをｎ−ＩｎＧａＡｓ光吸収層３に到達する
まで拡散させる。これにより、ｐ型領域５が形成される
（図３(c))。このとき、ｎ- −ＩｎＧａＡｓ層６ａの拡
散マスク２１の開口部内に位置する領域近傍はＺｎがド
ープされて不純物濃度が１×１０19ｃｍ-3であるｐ−Ｉ
ｎＧａＡｓ領域６ｂとなっている。なお、このｐ型領域
５のｐ型不純物の濃度は上記ＦｅドープＩｎＰ窓層１７
のＦｅ濃度より１桁以上大きくすることが素子特性上好
ましい。
【００８１】続いて、固相拡散源２２と絶縁膜マスク２
１をフッ酸系のエッチング液を用いて除去し、さらに、
ｎ- −ＩｎＧａＡｓ層６ａをエッチングにより除去する
とともに、ｐ−ＩｎＧａＡｓ領域６ｂをパターニングし
て、上記ｐ型領域５の表面に平面形状がリング状のｐ−
ＩｎＧａＡｓコンタクト層６を形成する。
【００８２】さらに、ＳｉＮからなる反射防止膜７をス
パッタ法やＣＶＤ法によりＦｅドープＩｎＰ窓層１７の
上部全面に形成し、レジストパターン（図示せず）等を
用いたエッチングにより、コンタクト層６上の反射防止
膜７を除去し、さらにレジストパターン（図示せず）等
を用いてボンディングパッド容量を減らすためのＳｉＯ
2 等の絶縁膜９を反射防止膜７上のボンディングパッド
領域Ｂを形成する領域上にスパッタ法等により設け、そ
の後、コンタクト層６上、及び絶縁膜９上にボンディン
グパッド領域Ｂを備えたｐ側電極８を形成し、基板１の
裏面側にｎ側電極１０を形成する（図３(d))。
【００８３】次に動作について説明する。まず、ｐ側電
極８が負、ｎ側電極１０が正となるように逆バイアス電
流を流すと、ｐ型領域５の下面からｎ+ −ＩｎＰ基板１
方向に向かって空乏層が形成される。この時、この空乏
層内のｎ- −ＩｎＧａＡｓ光吸収層３にｎ- −ＩｎＰ窓
層４の表面側から光が入射されると、この空乏層内のｎ
- −ＩｎＧａＡｓ光吸収層３でキャリアが励起され、光
の入射量に対応した光電流が流れる。
【００８４】ここで、この実施例１においては、上述し
た従来のｐｉｎＰＤのｎ- −ＩｎＰ窓層４の代わりにＦ
ｅドープＩｎＰ窓層１７を用いるようにすることによ
り、ｐ側電極８のボンディングパッド領域Ｂの容量は、
絶縁膜９とＳｉＮからなる反射防止膜７とＦｅドープＩ
ｎＰ窓層１７とｎ- −光吸収層３の上部に形成される空
乏層の容量を合わせたものとなるため、この容量をボン
ディングパッド領域の面積が同面積である従来のボンデ
ィングパッド領域の容量に対して、半分近くまで下げる
ことができる。例えば、直径４０μｍのボンディングパ
ッド領域でＳｉＯ2 からなる絶縁膜９の厚さを８０００
オングストローム，ＳｉＮからなる反射防止膜７の厚さ
を１５００オングストロームとした場合、従来のｐｉｎ
ＰＤでは、ｎ- −ＩｎＰ窓層４であるので、ボンディン
グパッド領域の容量Ｃｂｐは主にＳｉＯ2 からなる絶縁
膜９とＳｉＮからなる反射防止膜７との絶縁膜容量で決
まりＣｂｐ＝５０ｆＦ程度であるが、この実施例１にお
いては、厚さ３μｍのＦｅドープＩｎＰ窓層１７を有し
ているため、ボンディングパッド領域の容量ＣｂｐはＳ
ｉＯ2 からなる絶縁膜９とＳｉＮからなる反射防止膜７
とＦｅドープＩｎＰ窓層１７との容量で決まり、Ｃｂｐ
＝２５ｆＦとなり、従来の約半分の容量となる。
【００８５】このように、実施例１によれば、ｎ+ −Ｉ
ｎＰ基板１上にｎ−ＩｎＰバッファ層２，ｎ- −ＩｎＧ
ａＡｓ光吸収層３，ＦｅドープＩｎＰ窓層１７を設け、
該窓層１７内にＺｎを拡散させてｐ型領域５を形成し、
さらに該ｐ型領域５とオーミック性のコンタクトをとる
ようにコンタクト層６を介してボンディングパッド領域
Ｂを備えたｐ側電極８を設けるようにしたから、ボンデ
ィングパッド領域Ｂの下部において生じるボンディング
パッド容量を、絶縁膜９，反射防止膜７，ＦｅドープＩ
ｎＰ窓層１７，及び光吸収層３の上部に形成される空乏
層の容量を合わせたものの和とすることができ、ボンデ
ィングパッド容量を低減させることができ、高速なｐｉ
ｎフォトダイオードを提供できる効果がある。
【００８６】なお、実施例１においてはＳｉＯ2 等の絶
縁膜９を設けるようにしたが、本発明はこのＳｉＯ2 等
の絶縁膜９を設けない場合においても適用できるもので
あり、このような場合においては、従来のように素子容
量低減のために絶縁膜９を設けなくてもＦｅドープＩｎ
Ｐ層により素子容量を低減できるため、ＳｉＯ2 膜を形
成する工程を省略でき、容易に素子容量を低減したｐｉ
ｎＰＤを得られる効果がある。
【００８７】実施例２．図２は本発明の実施例２による
ｐｉｎＰＤの構造を示す図であり、図において、図１と
同一符号は同一又は相当する部分を示しており、１８は
光吸収層３よりもバンドギャップエネルギーが小さいｎ
型のブラッグ（Bragg)反射膜を構成するヘテロ多層反射
膜である。多層反射膜１８は、例えば面発光レーザの共
振器を形成する鏡として用いられており、被反射光のλ
／４の厚みをもつヘテロエピタキシャル層を数層から数
十層積層成長させ、ＭＯＣＶＤなどにより作製される。
実施例２においては、特に、ｎ型のＩｎＰ層とＩｎＧａ
ＡｓＰ層とからなる１５ないし２５層程度の多層反射膜
を用いている。
【００８８】現在、ｐｉｎフォトダイオードにおいては
素子の高速性を高めるために、フォトダイオードの容量
成分を低減させるとともに、ｎ- −ＩｎＧａＡｓ光吸収
層３中のキャリアの走行時間を低減させるために光吸収
層３を薄膜化すること、例えば１．５μｍ程度まで薄膜
化することが行われている。しかしながら、光吸収層３
を薄くすることにより光を吸収する領域が狭くなり、量
子効率ηで表すことができるフォトダイオード感度が低
下してしまうという問題が生じていた。
【００８９】この実施例２はこのような光吸収層３を薄
膜化する際に発生する問題点を解消するためになされた
もので、上記実施例１において示したｐｉｎＰＤにおい
てｎ型バッファ層２と光吸収層３との間にｎ型の多層反
射膜１８を設けるようにしたもので、上記実施例１のｐ
ｉｎＰＤと同様の製造方法により形成され、多重反射膜
１８は上記実施例１のエピタキシャル成長工程におい
て、ｎ型バッファ層２を形成後、光吸収層３を形成する
前に、これらの層の結晶成長工程と連続して形成され
る。
【００９０】この実施例２のｐｉｎＰＤにおいては、多
層反射膜１８が設けられているので、受光領域５ａのパ
ッシベーション膜７の表面から入射され、光吸収層３に
達した入射光のうち、光吸収層３により吸収されず、光
吸収層３を透過してしまった入射光を、多層反射膜１８
により反射させ、光吸収層３に入射されるようにしたも
のであり、これにより、一度吸収できなかった光を再度
光吸収層３に戻して、吸収されるようにして、感度を向
上させることが可能となる。実際、η＝６０％程度であ
ったものをη＝９０％までに高めることができるという
結果が、計算値，実測値ともに得られている。
【００９１】このように、実施例２によれば、窓層とし
てＦｅドープＩｎＰ窓層１７を用いるようにしたことに
より、上記実施例１と同様の効果を奏するとともに、光
吸収層３の光が入射される方向に対して反対側に、光吸
収層３に対して平行に多層反射膜１８を設けるようにし
たから、光吸収層３において吸収できなかった入射光を
多層反射膜１８により反射させて再度光吸収層３に入射
させて吸収させることにより、ｐｉｎフォトダイオード
の感度を向上させることができ、これにより、感度を低
下させることなく光吸収層３を薄膜化でき、高速なｐｉ
ｎフォトダイオードを得ることができる効果がある。
【００９２】実施例３．図４はこの発明の実施例３によ
るｐｉｎフォトダイオードの構造を示す断面図であり、
図において、図１と同一符号は同一又は相当する部分を
示しており、Ｌはリング状のｐ−ＩｎＧａＡｓコンタク
ト層６の外周とｐ型領域５のＦｅ−ＩｎＰ窓層１７表面
における外周との距離、ｗはコンタクト層６の幅を示し
ている。
【００９３】また、図５及び図６は本発明の実施例３に
よるｐｉｎフォトダイオードの構造を説明するために描
いた基板１と垂直な方向における断面図であり、図にお
いて、図４と同一符号は同一又は相当する部分を示して
おり、点ａ，ｂはｐ型領域５の窓層１７の表面の外周上
の点を示している。
【００９４】実施例３のｐｉｎＰＤは上記実施例１にお
いて図１に示したｐｉｎＰＤのコンタクト層６を、ｐ型
領域５の外周上に配置するか、もしくはその外周がｐ型
領域５の外周に接するように配置するとともに、ｐ型領
域５と電気的に接続され、ｐ側電極８がｐ側領域と十分
にオーミック性のコンタクトをとれるよう配置するよう
にしたものであり、上記実施例１と同様の製造方法によ
り形成される。
【００９５】図２０に示すような従来のｐｉｎフォトダ
イオードにおいては、上述したように、暗電流を減らす
という観点からＬ＞０μｍ（ｌ〜数μｍ）となるように
素子が設計される。これは通常はＺｎ等のｐ型不純物を
拡散して形成したｐ型領域５の周辺はｎ−ＩｎＰ窓層４
であるため、Ｌ＝０μｍあるいはｌ＜０μｍ、即ち、コ
ンタクト層６とｐ型領域５以外の窓層１７とが接続され
るようにすると、ｐ−ＩｎＧａＡｓコンタクト層６ある
いはｐ側電極８がｐｎ接合を短絡せしめ、暗電流を増加
させるからである。これに対し、実施例３ではｐ型領域
５周辺がＦｅドープＩｎＰ窓層１７，すなわち半絶縁性
半導体層であるがゆえに、Ｌ＞０μｍの場合においては
ｐ型領域５からＦｅドープＩｎＰ窓層１７の表面を暗電
流となるリーク電流が流れることはなく、また、Ｌ≦０
μｍでもコンタクト層６あるいはｐ側電極８がｐｎ接合
をショートさせることがない。したがって、図５に示す
ように、幅Ｗのｐ−ＩｎＧａＡｓコンタクト層６の下部
領域にｐ型領域５のＦｅ−ＩｎＰ窓層１７の表面におけ
る外周点ａがあっても良く、また、図６に示すように、
コンタクト層６の下部領域以外の領域にｐ型領域５のＦ
ｅ−ＩｎＰ窓層１７の表面における外周点ｂが位置する
ようにしても、暗電流が増加しない。
【００９６】ここで、図７にＬ＝０μｍで設計した場合
のｎ−ＩｎＰ窓層４とＦｅ−ＩｎＰ層１７とをそれぞれ
用いたｐｉｎＰＤの暗電流Ｉｄの比較を示す。図におい
て、横軸は受光径Ｄ，即ち受光領域の半径を示してお
り、縦軸は暗電流を示している。また、白丸はｎ−Ｉｎ
Ｐ窓層４を備えたｐｉｎＰＤの値を示しており、黒丸は
Ｆｅ−ＩｎＰ層１７を備えたｐｉｎＰＤの値を示してい
る。この図から、Ｆｅ−ＩｎＰ層１７を備えた場合にお
いては、暗電流は受光径が大きくなるにしたがい大きく
はなるものの、ｎ−ＩｎＰ窓層４を備えた場合の暗電流
に対し、常に低い値であるあることがわかる。
【００９７】したがって、従来のｐｉｎＰＤにおいて暗
電流等を防ぐために必要であったＬの長さをαとする
と、従来のｐｉｎフォトダイオードにおいてはｐｎ接合
容量を決定する拡散径，即ちｐ型領域５の平面における
直径を２×Ｗ＋２×α（μｍ）にする必要があったが、
実施例３においては少なくとも２×α（μｍ）の分だ
け、従来のものより拡散径を小さくすることができる。
【００９８】さらに実際には、製造工程において写真製
版技術の精度等によりコンタクト層６に位置ずれが発生
するために、従来の構造においては、αの値にさらにこ
の位置ずれを考慮した値を加えておき、位置ずれが発生
しても暗電流が増加しないように設計しておく必要があ
ったが、実施例３においては、コンタクト層６の位置が
ｐ型領域５に対して位置ずれしたとしてもリーク電流が
ほとんど増えることがないので、このような位置ずれを
考慮する必要がなくなり、さらにｐ型領域５の大きさを
小さくして、ｐｎ接合面積を小さくすることができる。
【００９９】例えば、従来のｐｉｎＰＤにおいて写真製
版等の精度や設計マージンを入れたαの値がα＝５μｍ
であったとすると、少なくとも２×α＝１０μｍは拡散
径が小さくなる。この結果、フォトダイオードのｐｎ接
合容量を低減させることができる。例えば、高速性を要
求されるＰＤにおいては、通常、受光径の最低寸法は２
０μｍ程度であるため、受光径が２０μｍの場合におい
て考えてみると、２×α＝１０μｍの低減効果はｐｎ接
合容量を半分近く低減させるものである。ただし、実施
例３においては、ｐ−ＩｎＧａＡｓコンタクト層６とｐ
拡散領域５とが十分に電気的接触を得るとともに、低い
接触抵抗を得るために、コンタクト層６とｐ型領域５と
は必ず最低限の面積で接触している必要がある。
【０１００】このように実施例３によれば、窓層として
ＦｅドープＩｎＰ窓層１７を用い、該窓層１７のＺｎを
拡散させて形成したｐ型領域５の窓層１７の表面の外周
に沿って、その一部が上記外周上に位置するか、もしく
は接するように平面形状がリング状のコンタクト層６を
形成し、このコンタクト層上にｐ型電極８を形成するよ
うにしたから、暗電流を増加させることなく不要なｐｎ
接合面積を低減させて、素子のｐｎ接合容量を低減させ
ることができ、高速動作が可能なｐｉｎフォトダイオー
ドを提供できる効果がある。
【０１０１】実施例４．図８は本発明の実施例４による
ｐｉｎフォトダイオードの構造を示す断面図であり、図
において、図１と同一符号は同一又は相当する部分を示
しており、１９はＦｅを濃度が１×１０15〜１×１０18
ｃｍ-3となるようにドープしてなる半絶縁性のＦｅドー
プＩｎＰ基板、２０はＳｎ，Ｓｉ，又はＳ等のｎ型ドー
パントを約１×１０18ｃｍ-3含んでいるｎ型領域、１６
はｎ型ドーパントの濃度が約１×１０16ｃｍ-3であるｎ
型ＩｎＧａＡｓコンタクト層、１０ａはｎ側電極であ
る。
【０１０２】また、図９は実施例４のｐｉｎフォトダイ
オードの製造方法を説明するための断面工程図であり、
図において、図８，及び図３と同一符号は同一又は相当
する部分を示しており、２０ｃはイオン注入、２１ａは
レジスト、６ｃはｎ型ＩｎＧａＡｓ領域である。
【０１０３】実施例４のｐｉｎＰＤは、上記実施例１の
ｐｉｎＰＤにおいて、基板を半絶縁性のＦｅドープＩｎ
Ｐ基板１９とし、ＦｅドープＩｎＰ窓層１７の表面のｐ
型領域５が形成されている領域以外の領域に、ｎ型光吸
収層３に達する深さのｎ型領域２０を形成し、このｎ型
拡散領域２０にオーミック性のコンタクトをとるように
ｎ側電極１０ａを形成するとともに、さらに、ｐ側電極
８のボンディングパッド領域Ｂの下部の領域にｎ型光吸
収層２を設けないようにして、この領域においてはＦｅ
ドープＩｎＰ基板１９上に直接にＦｅドープＩｎＰ窓層
１７を設けるようにしたものである。
【０１０４】次に、製造方法について説明する。まずＦ
ｅ−ＩｎＰ基板１９を用意し、このＦｅ−ＩｎＰ基板１
９上にｎ−ＩｎＧａＡｓ光吸収層３をＭＯＣＶＤ法によ
り結晶成長させる（図９(a))。
【０１０５】次に、ｎ−ＩｎＧａＡｓ光吸収層３のｐ型
領域とｎ型拡散領域とが形成される領域の下部を除いた
領域をレジスト等を用いて、選択的にＢｒ−ＣＨ3 ＯＨ
等のＢｒ系のエッチャントにてエッチングする。この
時、エッチング深さは時間によりコントロールを行う
（図９(b))。
【０１０６】続いて、Ｆｅ−ＩｎＰ窓層１７、及びｎ−
ＩｎＧａＡｓコンタクト層６ａをＭＯＣＶＤ法等を持ち
いてエピタキシャル結晶成長させ（図９(c))、ｎ−Ｉｎ
ＧａＡｓ光吸収層３の存在する領域上の所定の領域に、
上記実施例２と同様に、拡散マスク２１とＺｎを含む固
相拡散源２２を用いてＺｎ拡散を行い、ｐ型領域５とｐ
−ＩｎＧａＡｓ領域６ｂとを形成する（図９(d))。さら
にｎ−ＩｎＧａＡｓ光吸収層３の存在する領域上のｐ型
領域５が形成されている領域以外の領域に、開口部を有
するレジスト２１ａとを形成し、ｎ型の不純物として、
例えばＳ，Ｓｉ，またはＳｎ等をイオン注入２０ａし
て、ｎ−ＩｎＧａＡｓ光吸収層３に達する深さのｎ型領
域２０と、ｎ−ＩｎＧａＡｓ領域６ｃを形成し（図９
(e))、上記レジスト２１ａを除去した後、ｎ型ＩｎＧａ
Ａｓ領域６ｃとｐ−ＩｎＧａＡｓ領域６ｂをパターニン
グしてｎ型コンタクト層１６，ｐ型コンタクト層６を形
成し、さらに、上記実施例１と同様の工程により、反射
防止膜７，絶縁膜９，ｎ側電極１０ａ，及びｐ側電極８
を形成して、図９(f) に示すようなｐｉｎフォトダイオ
ードを得る。なお、上記ｎ型領域２０を形成する際にイ
オン注入２０ａを行うようにしたが、このｎ型領域２０
はｐ型領域５と同様に、固相拡散法により形成するよう
にしてもよい。
【０１０７】この実施例４のｐｉｎフォトダイオードに
おいては、ｐ型領域５の光吸収層３と接している部分以
外の領域がＦｅ−ＩｎＰ窓層１７により覆われているた
め、ｐ型コンタクト層６をｐ型領域５の外周上に配置す
るか、もしくはその外周がｐ型領域５の外周に接するよ
うに配置した場合においては、上記実施例３と同様に、
暗電流を増加させることなくｐｎ接合容量を小さくする
ことが可能であり、さらに、ボンディングパッド領域Ｂ
の下部に、ｎ型の半導体層、あるいはｎ側の電極が存在
しないため、ボンディングパッド容量Ｃｂｐを０にする
ことができ、素子の容量を非常に小さくすることができ
る。
【０１０８】このように実施例４においては、半絶縁性
のＦｅドープＩｎＰ基板１９上の所定の領域にｎ型光吸
収層３を形成するとともに、ＦｅドープＩｎＰ基板１９
上とｎ型光吸収層３上とにＦｅドープＩｎＰ窓層１７を
形成し、このＦｅドープＩｎＰ窓層１７の所定の領域
に、ｎ型光吸収層３に達する深さとなるようにｐ型領域
５，ｎ型領域２０をそれぞれ形成し、ｐ型領域５上とｎ
型領域２０上とにｐ側電極５とｎ側電極１０ａとを設け
るとともに、ｐ側電極５のボンディングパッド領域Ｂを
上記光吸収層３が設けられていない領域上に配置するよ
うにしたから、ｐ側電極５のボンディングパッド領域Ｂ
の下部には半絶縁性の半導体層と絶縁膜しか配置されな
い構造とすることができ、ボンディングパッド容量を０
にして高速なｐｉｎフォトダイオードが得られるという
効果がある。
【０１０９】なお、上記実施例１ないし５においては、
ｐ型領域５とｐ側電極８との間にコンタクト層６を設け
るようにしたが、本発明においては、ｐ型領域５とｐ側
電極８とが十分にオーミック性のコンタクトをとること
ができれば、コンタクト層を設けない構造としてもよ
く、このような場合においても上記実施例１ないし５と
同様の効果を奏する。
【０１１０】実施例５．図１０は本発明の実施例５によ
るアバランシェフォトダイオード（以下ＡＰＤと称す）
の構造を示す断面図であり、図において、図１と同一符
号は同一または相当する部分を示しており、２５は光吸
収層３で発生したホールがｐ型領域５に向かって移動し
やすくするために設けられた、厚さが約０．２μｍで、
ｎ型不純物濃度が１×１０15ｃｍ-3であるｎ−ＩｎＧａ
ＡｓＰからなるホールパイルアップ阻止層、１１はｎ型
不純物濃度が２×１０16ｃｍ-3で厚さが約１μｍである
ｎ−ＩｎＰ増倍層、２４はＢｅのイオン注入により形成
されたＢｅの濃度が約１×１０17ｃｍ-3であるガードリ
ング領域である。
【０１１１】また、図１４は実施例５のアバランシェフ
ォトダイオードの製造方法を示す断面工程図であり、図
において図１０と同一符号は同一又は相当する部分を示
しており、６ａはｎ- −ＩｎＧａＡｓ層、６ｂはｐ−Ｉ
ｎＧａＡｓ領域、２８はガードリング形成用のレジス
ト、２１は拡散マスク、２２はＺｎＯ／ＳｉＯ2 膜であ
る。なお、上記ｎ型の不純物としては、例えばＳ，Ｓ
ｎ，またはＳｉ等の一般的なｎ型不純物が用いられる。
【０１１２】次に製造方法について説明する。まず、ｎ
+ −ＩｎＰ基板１上にｎ−ＩｎＰバッファ層２，ｎ- −
ＩｎＧａＡｓ光吸収層３，ホールパイルアップ阻止用ｎ
- −ＩｎＧａＡｓＰ層２５，ｎ−ＩｎＰ増倍層１１，Ｆ
ｅドープＩｎＰ窓層７，ｎ-−ＩｎＧａＡｓ層６ａを連
続してＭＯＣＶＤ法等によりエピタキシャル結晶成長さ
せる（図１４(a))。
【０１１３】続いて、平面形状がリング状の開口部を有
するガードリング形成用レジスト２８を上記ＩｎＧａＡ
ｓ層６上に形成し、該レジスト２８をマスクとしてＢｅ
をイオン注入する。ついで、レジスト２８を除去した
後、約７００℃の温度でアニールを行う（図１４(b))。
通常、この工程のように、イオン注入とアニールとを組
み合わせて不純物の導入を行うことによりこのｐ型拡散
領域とｎ型の半導体層の接する部分においては、階段型
のｐｎ接合に対してブレークダウンの起こりにくい傾斜
ｐｎ接合が形成される。このため、Ｂｅをイオン注入す
るとともに、アニールを行うことにより、ｐｎ接合が形
成される部分においてブレークダウンの起こりにくい傾
斜ｐｎ接合を有するガードリング領域２４が形成され
る。なお、ガードリング領域２４の深さは上記ホールパ
イルアップ阻止層２５に達しない深さ，あるいはこの層
を設けない構造においては光吸収層３に達しない深さと
なるようにする。
【０１１４】次に、上記レジスト２８を除去した後、上
記ガードリング領域２４上にその外周が位置するような
円形の開口部を設けたＳｉＯ2 等の絶縁膜からなる拡散
マスク２１を形成し、ついで固相拡散源２２としてＺｎ
Ｏ／ＳｉＯ2 膜をＦｅ−ＩｎＰ窓層１７上の全面に形成
した後、約５００℃の温度でアニールし、Ｆｅ−ＩｎＰ
窓層１７と増倍層１７の界面に達する深さのｐ型領域５
を形成する（図１４(c))。このｐ型領域５はその基板に
対して垂直な断面におけるエッジ部、即ち側壁部が完全
に上記ガードリング領域２４内に位置するように形成す
る。また、この拡散の際に、ｎ−ＩｎＧａＡｓ層６の上
記拡散マスク２１の開口部内の領域にはｐ−ＩｎＧａＡ
ｓ領域６ｂが形成される。
【０１１５】最後に固相拡散源２，及び拡散マスク２１
をフッ酸系のエッチング液を用いたエッチングにより除
去し、上記実施例１のｐｉｎＰＤと同様の工程によりｐ
−ＩｎＧａＡｓ領域６ｂをパターニングして平面形状が
リング状であるｐ型コンタクト層６を形成し、反射防止
膜７、絶縁膜９、ボンディングパッド領域Ｂを備えたｎ
型電極８、ｐ型電極１０を形成する（図１４(d))。
【０１１６】次に、実施例５のＡＰＤの動作について説
明する。まず、ｐ側電極８が負、ｎ側電極１０が正とな
るように逆バイアス電流を流すと、ｐ型領域５からｎ+
−ＩｎＰ基板１方向に向かってｎ- −ＩｎＧａＡｓ光吸
収層３に達する深さの空乏層が形成される。この時、こ
の空乏層内のｎ- −ＩｎＧａＡｓ光吸収層３にｎ- −Ｉ
ｎＰ窓層４の表面側から光が入射されると、この空乏層
内のｎ- −ＩｎＧａＡｓ光吸収層３でキャリアが励起さ
れるとともに、キャリアがアバランシェ効果によって増
倍されて、光の入射量に対応した光電流が流れる。
【０１１７】ここで、この実施例５においては、窓層と
してＦｅドープＩｎＰ窓層１７を用いるようにすること
により、ｐ側電極８のボンディングパッド領域Ｂの容量
は、ＳｉＯ2 からなる絶縁膜９と，ＳｉＮからなる反射
防止膜７と，ＦｅドープＩｎＰ窓層１７と，光吸収層３
の上部に形成される空乏層とを合わせた，ｐ側電極８と
光吸収層３との間の容量となるため、このボンディング
パッド容量をボンディングパッド領域の面積が同面積で
ある従来のアバランシェフォトダイオードのボンディン
グパッド領域の容量に対して下げることができる。
【０１１８】また、実施例５においては、窓層として半
絶縁化しているＦｅドープＩｎＰ窓層１７を用いたこと
により、Ｐ型領域５のブレークダウンを起こしやすいエ
ッジ部、即ち、側壁部のほとんどの領域がＦｅドープＩ
ｎＰ窓層１７と接し、ｐｎ接合を形成していないため、
ｐ型領域５から窓層１７へ向かってのエッジブレークダ
ウンを起こしにくくすることができる。これにより、従
来のアバランシェフォトダイオードにおいてはｐ型領域
５のエッジ部分に傾斜ｐｎ接合を有するガードリング領
域を設けて、ｐ型領域５の側壁方向のガードリング効
果，即ちエッジブレークダウン防止効果を高めていた
が、実施例５においてはこのガードリング効果をさらに
高めることができる。
【０１１９】このように、実施例５によれば、ｎ+ −Ｉ
ｎＰ基板１上にｎ−ＩｎＰバッファ層２，ｎ- −ＩｎＧ
ａＡｓ光吸収層３，ｎ- −ＩｎＧａＡｓＰからなるホー
ルパイルアップ阻止層２５，ｎ−ＩｎＰ増倍層１１，Ｆ
ｅドープＩｎＰ窓層１７を順次配置するとともに、この
ＦｅドープＩｎＰ窓層１７の所定の領域に、窓層１７と
増倍層１１との界面に達する深さにｐ型不純物としてＺ
ｎを拡散させてｎ型の半導体層と接する領域においては
階段型ｐｎ接合形成するｐ型領域５を設けるとともに、
このｐ型領域５のエッジ部を覆うように傾斜型ｐｎ接合
を形成するガードリング領域を設けるようにしたから、
ｐ型領域５のエッジ部の窓層１７と接する領域において
はｐｎ接合を形成しないとともに、増倍層１１と接した
位置、もしくは増倍層１１内においてはｐ型領域５のエ
ッジ部を傾斜ｐｎ接合を有するガードリング領域により
覆うようにして、エッジブレークダウンを確実に阻止す
ることができる効果がある。
【０１２０】また、窓層として半絶縁性のＦｅドープＩ
ｎＰ窓層１７を用いるようにしたから、上記実施例１の
ｐｉｎフォトダイオードと同様に、ｐ型電極８のボンデ
ィングパッド領域におけるボンディングパッド容量を低
減させることができる効果がある。
【０１２１】実施例６．図１１は本発明の実施例６によ
るアバランシェフォトダイオードの構造を示す断面図で
あり、図において、図１０と同一符号は同一又は相当す
る部分を示している。実施例６のアバランシェフォトダ
イオードは上記実施例５のアバランシェフォトダイオー
ドにおいて、ガードリング領域２４を設けない構造とし
たものであり、この構造は上記実施例５のアバランシェ
フォトダイオードの製造方法においてガードリング領域
２４を形成する工程を省略することにより形成される。
【０１２２】従来の技術において説明したように、従来
のアバランシェフォトダイオードにおいては、エッジブ
レークダウンを防止するために、傾斜ｐｎ接合を利用し
たガードリング領域２４をＢｅ等のイオン注入とアニー
ルとにより形成する必要があったが、このガードリング
領域２４を形成する工程の、特にアニールは６００〜８
００℃とＩｎＰ系化合物半導体に対して分解を発生させ
る温度で行われる等の過酷な条件で行われる工程である
ため、結晶分解を起こさないための工夫や、結晶分解の
発生に伴う暗電流増加を抑えるための工夫が必要であっ
た。
【０１２３】しかしながら、この実施例６においてはｐ
型領域５のエッジ部分のほとんどの領域が半絶縁性のＦ
ｅドープＩｎＰ窓層１７中に形成されているため、ガー
ドリング領域２４を形成しなくともエッジブレークダウ
ン防止効果があり、かつガードリング領域２４を形成す
る工程を省略することができるため、結晶分解等が発生
せず、この結晶分解等にともなう暗電流の増加が起こる
こともなく、また、製造方法が容易になる。さらに、従
来のＡＰＤにおいては、ガードリング領域はｐ型領域の
エッジ部を覆うように形成されていたため、このガード
リング領域と光増倍層とが接するｐｎ接合面積はｐ型領
域が光増倍層と接するｐｎ接合面積よりも大きかった
が、このガードリング領域をなくすことにより、ガード
リング領域と光増倍層とが接する位置に形成されるｐｎ
接合容量を除去でき、ｐｎ接合容量を小さくすることが
できる。
【０１２４】このように実施例６によれば、ｎ+ −Ｉｎ
Ｐ基板１上にｎ−ＩｎＰバッファ層２，ｎ- −ＩｎＧａ
Ａｓ光吸収層３，ｎ- −ＩｎＧａＡｓＰからなるホール
パイルアップ阻止層２５，ｎ−ＩｎＰ増倍層１１，Ｆｅ
ドープＩｎＰ窓層１７を順次配置するとともに、このＦ
ｅドープＩｎＰ窓層１７の所定の領域に、窓層１７と増
倍層１１との界面に達する深さにｐ型不純物としてＺｎ
を拡散させてｎ型の半導体層と接する領域においては階
段型ｐｎ接合形成するｐ型領域５を設けるようにしたか
ら、ｐ型領域５のエッジ部の窓層１７と接する領域にお
いてｐｎ接合を形成しないようにして、暗電流の増加に
つながる結晶分解を発生させる高温による熱処理工程が
必要なガードリング領域を形成することなく、容易にエ
ッジブレークダウンを確実に阻止することができ、暗電
流を増加させることなく、エッジブレークダウンを防止
することが可能な高品質なアバランシェフォトダイオー
ドを提供できる効果がある。
【０１２５】実施例７．図１２は本発明の実施例７によ
るアバランシェフォトダイオードの構造を示す断面図で
あり、図において、図１０と同一符号は同一又は相当す
る部分を示しており、１８はＩｎＰ層とＩｎＧａＡｓＰ
層からなる多層反射膜で、上記実施例２において説明し
た多層反射膜と同様の構造を備えたものである。
【０１２６】このアバランシェフォトダイオードは、ｎ
−バッファ層２とｎ- −光吸収層３との間にｎ型の多層
反射膜１８を設けるようにしたもので、上記実施例６の
アバランシェフォトダイオードと同様の製造方法により
形成され、多重反射膜１８はＭＯＣＶＤ工程において、
ｎ−バッファ層２を形成後、ｎ- −光吸収層３を形成す
る前に、これらの層の結晶成長工程と連続して形成され
る。
【０１２７】この実施例７のアバランシェフォトダイオ
ードにおいては、窓層としてＦｅ−ＩｎＰ窓層１７を用
いていることにより、上記実施例６と同様の効果を奏す
るとともに、光吸収層３の、該素子の光が入射される側
と反対側の位置に、上記光吸収層３と平行に多層反射膜
１８を設けたことにより、窓層１７の表面から入射さ
れ、光吸収層３に入射した入射光のうち、光吸収層３に
より吸収されず、光吸収層を透過してしまった入射光
を、該多層反射膜１８により反射させ、光吸収層３に入
射されるようにしたものであり、これにより、一度吸収
できなかった光を再度光吸収層３に戻して、吸収される
ようにして、このアバランシェフォトダイオード感度を
向上させることが可能となる。この結果、光吸収層３中
のキャリアの走行時間を低減させるために光吸収層３を
薄膜化させても、アバランシェフォトダイオードの感度
を低下させずに維持することができ、高速な感度に優れ
たアバランシェフォトダイオードを得ることができる。
【０１２８】このように実施例７によれば、窓層として
ＦｅドープＩｎＰ窓層１７を用いるようにしたことによ
り、上記実施例６と同様の効果を奏するとともに、光吸
収層３の光が入射される方向に対して反対側に、光吸収
層３に対して平行に多層反射膜１８を設けるようにした
から、光吸収層３において吸収できなかった入射光を多
層反射膜１８により反射させて再度光吸収層３に入射さ
せて吸収させることにより、アバランシェフォトダイオ
ードの感度を向上させることができ、これにより、感度
を低下させることなく光吸収層３を薄膜化でき、高速な
アバランシェフォトダイオードを得ることができる効果
がある。
【０１２９】実施例８．図１３は本発明の実施例８によ
るアバランシェフォトダイオードの構造を示す断面図で
あり、図において、図１０と同一符号は同一又は相当す
る部分を示しており、Ｓはｐ型領域５と増倍層１１との
距離を示している。
【０１３０】実施例８のアバランシェフォトダイオード
は、上記実施例６において示したアバランシェフォトダ
イオードにおいて、ｐ型領域５の深さを増倍層１１に達
しない深さとして、このｐ型領域５と増倍層１１との間
にＦｅドープＩｎＰ層１７を挟むようにしたものであ
り、この構造は、上記実施例６と同様の製造工程におい
て、ｐ型ドーパントであるＺｎの拡散時間を調整するこ
とにより形成される。
【０１３１】この実施例８のアバランシェフォトダイオ
ードにおいては、ｐ型領域５のエッジ部が底面との境界
部分も含めて全て、半絶縁性のＦｅドープＩｎＰ層１７
により覆われているため、上記実施例６のアバランシェ
フォトダイオードよりもｐ型領域５のエッジ部における
エッジブレークダウン防止効果を高めることができる。
【０１３２】このように実施例８によれば、上記実施例
６と同様の効果を奏するとともに、ｐ型領域５の深さを
増倍層１１に達しない深さとしたことにより、ｐ型領域
５のエッジ部が底面との境界部分も含めて全て、半絶縁
性のＦｅドープＩｎＰ層１７により覆うことができ、上
記実施例６のアバランシェフォトダイオードよりもエッ
ジブレークダウン防止効果の高いアバランシェフォトダ
イオードを得ることができる効果がある。
【０１３３】実施例９．図１５は本発明の実施例９によ
るアバランシェフォトダイオードの製造方法を示す断面
工程図であり、図において、図１３と同一符号は同一又
は相当する部分を示しており、４７は半絶縁性であるア
ンドープＡｌＩｎＡｓ層、４８はｐ型不純物を有するｐ
−ＩｎＰ層で、実施例９においてはＺｎを不純物として
用いており、不純物濃度は１×１０17ｃｍ-3〜１×１０
20ｃｍ-3となっている。また、４８ａはこのｐ−ＩｎＰ
層４８に形成された半絶縁性ＩｎＰ領域、２７は不純物
濃度が１×１０19ｃｍ-3であるｐ−ＩｎＧａＡｓ層、２
９は上記ｐ−ＩｎＰ層４８のｐ型不純物に対して相互拡
散し易い材料からなる固相拡散源で、実施例９において
は、上記ｐ−ＩｎＰ層４８の不純物であるＺｎに対して
相互拡散しやすいＦｅを含むＦｅＯ等が用いられる。
【０１３４】次に製造方法について説明する。まず、ｎ
+ −ＩｎＰ基板１上にｎ−ＩｎＰバッファ層２、ｎ−Ｉ
ｎＧａＡｓ光吸収層３、ｎ−ＩｎＧａＡｓＰからなるホ
ールパイルアップ阻止層２５、ｎ−ＩｎＰ増倍層１１、
半絶縁性であるアンドープＡｌＩｎＡｓ層４７、Ｚｎド
ープによるｐ−ＩｎＰ層４８、ｐ−ＩｎＧａＡｓ層２７
をＭＯＣＶＤ法により連続的にエピタキシャル成長させ
る（図１５(a))。
【０１３５】次にｐ−ＩｎＧａＡｓ層２７上の所定の領
域上にＳｉＯ2 等の拡散マスク２１を形成し、ｐ−Ｉｎ
ＧａＡｓ層２７上，及び拡散マスク２１上の全面にＺｎ
ドープによるｐ−ＩｎＰ層４８のＺｎと相互拡散し易
く、ＩｎＰに対して拡散された場合に半絶縁性を形成す
る，例えばＦｅ等の不純物を含むＦｅＯ等の固相拡散源
２９を形成した後、アニールを行う（図１５(b))。この
アニールにより固相拡散源２９のＦｅとｐ−ＩｎＰ層４
８のＺｎとが相互拡散される。この相互拡散により、ｐ
−ＩｎＰ層４８の上記拡散マスク２１の下部の領域を除
いた領域にＦｅが導入され、Ｆｅをドープされてなる半
絶縁性ＩｎＰ領域４８ａがｐ−ＩｎＰ層２６中に形成さ
れる。なお、このとき、アンドープＡｌＩｎＡｓ層４７
は、不純物を含んでいないため、ｐ−ＩｎＰ層４８から
のＺｎの相互拡散はほとんど起こらない。続いて、拡散
マスク２１及び固相拡散源２９をフッ酸等を用いたエッ
チングにより除去した後、拡散マスク２１の下部領域の
ｐ−ＩｎＧａＡｓ層２７を平面形状がリング形状となる
ようにパターニングしてｐ−ＩｎＧａＡｓコンタクト層
６を設け、上記実施例６と同様に、ＳｉＮ反射防止膜
７，絶縁膜９，ｎ側電極８，ｐ側電極１０を形成して、
図１５(c) に示すようなアバランシェフォトダイオード
を得る。
【０１３６】次に動作について説明する。実施例９のア
バランシェフォトダイオードに、ｎ側電極８，ｐ側電極
１０とに逆バイアスをかけると、ｐ−ＩｎＰ層２６の半
絶縁性ＩｎＰ領域４８ａ以外の領域から、光吸収層３に
むかって空乏層が形成され、この空乏層内の光吸収層３
に光が入射されると、光吸収層３でキャリアが励起され
るとともに、キャリアがアバランシェ効果によって増倍
されて、光の入射量に対応した光電流が流れる。
【０１３７】実施例９のアバランシェフォトダイオード
においては、受光領域となるｐ型領域、即ちｐ−ＩｎＰ
層４８の半絶縁性ＩｎＰ領域４８ａ以外の領域が半絶縁
性のＩｎＰ領域４８ａとアンドープＡｌＩｎＡｓ層４７
とにより囲まれた構造となっているため、上記実施例８
のアバランシェフォトダイオードと同様の効果が得られ
るとともに、実施例９においては、膜厚制御性のよいＭ
ＯＣＶＤ法等のエピタキシャル成長によりアンドープＡ
ｌＩｎＡｓ層４７の厚さを制御することによって、図１
３に示すＡＰＤのｐ型領域５と光増倍層１１との距離Ｓ
に対応するｐ−ＩｎＰ層４８と光増倍層１１との距離を
高精度に制御でき、実質的に増倍層として機能する幅Ｗ
Z 、即ちｐ型領域であるｐ−ＩｎＰ層４８と光吸収層
３，あるいはホールパイルアップ阻止用ｎ−ＩｎＧａＡ
ｓＰ層２５との間の距離を精度良く制御できる。
【０１３８】このように実施例９によれば、ｎ+ −Ｉｎ
Ｐ基板１上にｎ−ＩｎＰバッファ層２、ｎ−ＩｎＧａＡ
ｓ光吸収層３、ｎ−ＩｎＧａＡｓＰからなるホールパイ
ルアップ阻止層２５、ｎ−ＩｎＰ増倍層１１、半絶縁性
であるアンドープＡｌＩｎＡｓ層４７、Ｚｎドープによ
るｐ−ＩｎＰ層４８、ｐ−ＩｎＧａＡｓ層２７を連続的
にエピタキシャル成長させ、ｐ−ＩｎＧａＡｓ層２７上
の所定の領域を除いた領域にＦｅを相互拡散させて、半
絶縁性ＩｎＰ領域４８ａを形成したから、ｐ型領域とな
るｐ−ＩｎＰ層４８の半絶縁性ＩｎＰ領域４８ａ以外の
領域を半絶縁性ＩｎＰ領域４８ａと半絶縁性であるアン
ドープＡｌＩｎＡｓ層４７とにより覆ったアバランシェ
フォトダイオードを得ることができ、上記実施例８と同
様の効果を奏するとともに、アンドープＡｌＩｎＡｓ層
４７を膜厚制御性のよいＭＯＣＶＤ法等のエピタキシャ
ル成長により形成でき、実質的に増倍層として機能する
幅を精度良くコントロールした高品質なアバランシェフ
ォトダイオードが得られる効果がある。
【０１３９】なお、上記実施例９においては、ｐ−Ｉｎ
Ｐ層４８の下に配置される層として、アンドープＡｌＩ
ｎＡｓ層４７を用いて、固相拡散源２８のＦｅとｐ−Ｉ
ｎＰ層４８のＺｎとを相互拡散させる際に、拡散マスク
２１の下部領域のｐ−ＩｎＰ層４８からその下に配置さ
れた層に向かってＺｎが相互拡散しないようにした場合
について説明したが、本発明においては、アンドープＡ
ｌＩｎＡｓ層４７のかわりに、ｐ−ＩｎＰ層４８の不純
物と相互拡散しにくい不純物を含んでなる半絶縁性のＩ
ｎＰ層、もしくはｐ−ＩｎＰ層４８の不純物と相互拡散
しにくい不純物を含んでなるＩｎＰと格子整合する層を
用いるようにしてもよく、このような場合においても、
上記実施例９と同様の効果を奏する。
【０１４０】また、上記実施例９においては、固相拡散
源２８のＦｅとｐ−ＩｎＰ層４８のＺｎとを相互拡散さ
せて半絶縁性ＩｎＰ領域を形成するようにしたが、さら
に、固相拡散源２８のＦｅを光増倍層１１に達する深さ
まで拡散させるようにしてもよく、このような場合にお
いても上記実施例９と同様の効果を奏するとともに、増
倍層１１のＦｅがドープされた領域が半絶縁性となるた
め、エッジブレークダウン防止効果をより高め、かつボ
ンディングパッド容量をさらに低減できる効果がある。
【０１４１】また、上記実施例９においては、光増倍層
１１とｐ−ＩｎＰ層４８との間にアンドープＡｌＩｎＡ
ｓ層４７を設けるようにしたが、本発明はこのアンドー
プＡｌＩｎＡｓ層４７を設けない場合においても適用で
きるものであり、このような場合においては、拡散マス
ク２１の下部領域のｐ−ＩｎＰ層４８からＺｎが光増倍
層１１に相互拡散するため、上記実施例６と同様の構造
のアバランシェフォトダイオードを形成することができ
る。
【０１４２】実施例１０．図１６は本発明の第１０の実
施例によるアバランシェフォトダイオードの構造を示す
断面図であり、図において、図１０と同一符号は同一又
は相当する部分を示している。
【０１４３】また、図１８は本発明の実施例９によるア
バランシェフォトダイオードの製造方法を示す断面工程
図であり、図において、図１０と同一符号は同一又は相
当する部分を示しており、２１はＳｉＮ膜等の絶縁膜か
らなる拡散マスク、３１はＳｉＮ膜等の絶縁膜からなる
エッチングマスク、２２は固相拡散源、６ａはｎ- −Ｉ
ｎＧａＡｓ層、６ｂはｐ−ＩｎＧａＡｓ領域である。
【０１４４】実施例１０のアバランシェフォトダイオー
ドは上記実施例６に示したアバランシェフォトダイオー
ドにおいて、増倍層１１をメサ形状に成形し、ｐ型領域
５の直下のみに形成するとともに、ｐ型領域５のエッジ
部分を完全に半絶縁性であるＦｅ−ＩｎＰ領域１７中に
位置するようにしたものである。
【０１４５】次に製造方法について説明する。まず、ｎ
+ −ＩｎＰ基板１上にｎ−ＩｎＰバッファ層２、ｎ−Ｉ
ｎＧａＡｓ光吸収層３、ホールパイルアップ阻止層２
５、ｎ−ＩｎＰ増倍層１１を順次形成する（図１８
(a))。
【０１４６】続いて、エッチングマスク３１を受光領域
が形成される領域上に形成し、これをマスクとして増倍
層１１のみを選択的にメサ形状となるようにＢｒ系のエ
ッチング液を用いてエッチングする（図１８(b))。この
時、エッチング深さは時間により制御する。
【０１４７】次に絶縁膜マスク２１を除去した後、半絶
縁性であるＦｅ−ＩｎＰ層１７をホールパイルアップ阻
止用ｎ−ＩｎＧａＡｓＰ層２５上，及び増倍層１１上
に、ＭＯＣＶＤ法等を用いて上記メサ形状の増倍層１１
の全体を完全に埋め込むように埋込み成長させた後、さ
らにｎ−ＩｎＧａＡｓ層６を成長させ、該ｎ−ＩｎＧａ
Ａｓ層６上に、上記メサ形状の増倍層１１の上部の領域
に、該メサ形状の平面形状よりも大きさが大きい開口部
を備えた拡散マスク２１を形成し、さらに該マスク２１
上，及び上記開口部上にＺｎＯ／ＳｉＯ2 膜等の拡散源
２２を形成した後にアニールを行い、Ｚｎ拡散を行って
ｐ型領域５を形成する。このｐ型領域５は増倍層１１の
上部に達する深さとなるようにする。ここで、上記拡散
マスク２１の開口部の開口径は、Ｚｎ拡散により形成さ
れるｐ型領域５のエッジ部がＦｅ−ＩｎＰ層１７のみに
接して、増倍層１１と接することの無いよう調整してお
くようにする。その後、上記実施例６と同様に、ｐ型コ
ンタクト層６，反射防止膜７，絶縁膜９，ｎ側電極，及
びｐ側電極を形成する（図１８(d))。
【０１４８】通常アバランシェフォトダイオードにおい
ては、ｐ型領域の深さは、その素子に要求される素子の
特性に応じて変更されるが、上記実施例６ないし９にお
いては、増倍層１１が均一な厚さであるため、ｐ型領域
５が光増倍層１１に達する構造を得ようとする場合、エ
ッジ部分の一部が必ず光増倍層１１内に配置されるの
で、光増倍層１１内のエッジ部においてエッジブレーク
ダウンが起こりやすいという問題があった。
【０１４９】しかしながら、実施例１０のアバランシェ
フォトダイオードにおいては、増倍層１１をｐ型領域５
が形成される領域の直下のみに形成し、ｐ型領域５をそ
の底部が増倍層１１の上部に達するように形成するとと
もに、ｐ型領域５のエッジ部分を、底面との境界部を含
めて完全に半絶縁ＩｎＰ領域１７中に配置している構造
としているため、ｐ型領域５の底部が増倍層１１の上部
に達している構造においても、エッジブレークダウンを
防止することができる。
【０１５０】このように、実施例１０においては、上記
実施例６に示したアバランシェフォトダイオードにおい
て、増倍層１１をメサ形状に成形してｐ型領域５の直下
のみに配置するとともに、ｐ型領域５を上記増倍層１１
に達するように形成するとともに、そのエッジ部分を完
全に半絶縁性であるＦｅ−ＩｎＰ領域１７中に位置する
ようにしたから、上記実施例６と同様の効果を奏すると
ともに、エッジ部が完全にＦｅ−ＩｎＰ領域１７中に配
置して、エッジ部におけるｐｎ接合をなくして、エッジ
ブレークダウンをより確実に防止することができる。
【０１５１】なお、上記実施例６ないし１０において
は、ｐ型領域５とｐ側電極８との間にコンタクト層６を
設けるようにしたが、本発明においては、ｐ型領域５と
ｐ側電極８とが十分にオーミック性のコンタクトをとる
ことができれば、コンタクト層を設けない構造としても
よく、このような場合においても上記実施例１ないし５
と同様の効果を奏する。
【０１５２】また、上記実施例１ないし８，及び１０に
おいては、窓層としてＦｅ−ＩｎＰ窓層を用いるように
したが、本発明においてはＦｅの代わりに、その他の不
純物をドープしてなる半絶縁性のＩｎＰ窓層を用いるよ
うにしてもよく、このような場合においても上記各実施
例と同様の効果を奏する。
【０１５３】また、上記実施例１ないし８，及び１０に
おいては、窓層としてＦｅ−ＩｎＰ窓層を用いるように
したが、本発明においてはＦｅ−ＩｎＰ窓層の代わり
に、ＩｎＰ系材料と格子整合するその他の半絶縁性半導
体からなる窓層を用いるようにしても良く、このような
場合においても上記各実施例と同様の効果を奏する。
【０１５４】実施例１１．図１７は本発明の実施例１１
による半導体レーザの構造を示す断面図であり、図にお
いて、５１はｎ型不純物としてＳ，Ｓｉ等を５×１０18
ｃｍ-3含むｎ+ −ＩｎＰ基板、５２はｎ型不純物を１×
１０18ｃｍ-3含むｎ−ＩｎＰ下クラッド層、５６はアン
ドープＩｎＧａＡｓＰ活性層、５５はｐ型不純物を１×
１０18ｃｍ-3含む第１のｐ−ＩｎＰ上クラッド層、６７
はＦｅを濃度が１×１０15〜１×１０18ｃｍ-3となるよ
うにドープしてなる半絶縁性のＦｅドープＩｎＰ層、６
５はＺｎ拡散により形成された上記上クラッド層５５に
達する深さの不純物濃度が１×１０17〜１×１０20ｃｍ
-3であるｐ型領域、５７はＳｉＮ等の絶縁膜，５８はｐ
側電極，５０はｎ側電極である。また、６６はｐ型領域
６５内においてはＺｎ拡散によりｐ型となっているｎ−
ＩｎＧａＡｓコンタクト層である。
【０１５５】また、図１９は実施例１１の半導体レーザ
の製造方法を示す図であり、図において、図１７と同一
符号は同一又は相当する部分を示しており、６１はＳｉ
Ｏ2等の絶縁膜からなる拡散マスク、６２はＺｎ等のｐ
型不純物を含む化合物からなる固相拡散源、６３はスト
ライプ形状のエッチングマスクである。
【０１５６】次に製造方法について説明する。まず、ｎ
−ＩｎＰ基板５１上にｎ−ＩｎＰ下クラッド層５２、Ｉ
ｎＧａＡｓＰ活性層５６、ｐ−ＩｎＰ上クラッド層５５
を順次ＭＯＣＶＤ法等を用いたエピタキシャル結晶成長
により形成する（図１９(a))。
【０１５７】続いて、ストライプ形状のＳｉＯ2 等の絶
縁膜からなるエッチングマスク６３を形成し、これをマ
スクとして下クラッド層５２に達する深さまで、上記エ
ピタキシャル結晶成長により得られた半導体層をエッチ
ングしてメサストライプ形状部を形成する（図１９
(b))。このエッチングのエッチャントとしてはＢｒ系の
エッチング液等を用いる。
【０１５８】次に上記エッチングマスク６３を除去した
後、上記メサストライプ形状部全体を完全に埋め込むよ
うに、ＦｅドープＩｎＰ層６７をＭＯＣＶＤ法等を用い
て結晶成長させ、さらに、ＦｅドープＩｎＰ層６７上に
連続してコンタクト層６６を形成する。その後、コンタ
クト層６６上にメサストライプ形状部の上部に開口部を
有するＳｉＯ2 膜等の拡散マスク６１と、ＺｎＯ／Ｓｉ
Ｏ2 膜等の固相拡散源６２を形成し、アニールを行っ
て、Ｚｎを上記メサストライプ形状部の上クラッド層５
５に達する深さまで拡散させてｐ型領域６５を形成し
（図１９(c))、上記固相拡散源６２と拡散マスク６１と
をフッ酸系のエッチング液等を用いたエッチングにより
除去した後、メサストライプ形状部の上部に開口部を有
するＳｉＮ等の絶縁膜５７をコンタクト層６６上に形成
し、さらに絶縁膜５７の開口部内，及びその近傍にｐ側
電極５８を形成し、基板５１の裏面側にｎ側電極１０を
形成する（図１９(d))。
【０１５９】つぎに動作について説明する。ｐ側電極５
８に正，ｎ側電極５０に負となるように電流を流すと、
それぞれの電極から注入されたキャリアがメサストライ
プ形状部内の活性層５６に達し、ここで、キャリアの発
光再結合が起こり、光が活性層５６に沿って導波され、
この光がレーザ光として出射される。ここで、ｎ側電極
５８，ｐ側電極５０から注入されたキャリアはメサスト
ライプ形状部以外の領域においては、半絶縁性のＦｅド
ープＩｎＰ層６７が形成されているためキャリアは流れ
ない。
【０１６０】従来の半導体レーザにおいては、電流を狭
搾するための構造として、メサストライプ構造を形成す
るとともに、このメサストライプ形状部をｐ−ＩｎＰ電
流ブロック層５３，ｎ−ＩｎＰ電流ブロック層５４によ
り埋め込み、さらにメサストライプ形状部上、及びｎ−
ＩｎＰ電流ブロック層５４上に第２のｐ−ＩｎＰ上クラ
ッド層５５ｂを配置する構造としていたため、メサスト
ライプ形状部を形成する工程，メサストライプ形状部を
埋め込む工程，及び第２のｐ−ＩｎＰ上クラッド層５５
ｂを形成する工程の３工程において、エピタキシャル結
晶成長工程が必要であり、製造工程が非常に複雑化して
いたという問題があったが、実施例１１の半導体レーザ
においては、エピタキシャル結晶成長工程を、メサスト
ライプ形状部を形成する工程とメサストライプ形状部を
埋め込む工程との２工程のみとすることができるため、
半導体レーザの製造工程を容易にすることができる。
【０１６１】このように実施例１１においては、メサス
トライプ形状部を形成するとともに、このメサストライ
プを完全に覆うように半絶縁性のＦｅドープＩｎＰ層６
７を形成し、上記メサストライプの上部のみにＺｎ拡散
によりメサストライプの上クラッド層５５に達する深さ
のｐ型領域６５を設け、該ｐ型領域の上部にｐ側電極５
８を設け、メサストライプ構造にはこのｐ型領域６５を
介して電流を流せるようにしたから、エピタキシャル結
晶成長工程をメサストライプを形成する工程とメサスト
ライプを埋め込む工程との２工程のみとして、半導体レ
ーザの製造工程を容易にすることができる効果がある。
【０１６２】なお、実施例１１においては、メサストラ
イプ形状部を備えた半導体レーザについて適用した場合
について説明したが、本発明は、例えば、埋込みリッジ
構造の半導体レーザのような、所定の深さのメサ形状を
有したダブルヘテロ構造をを電流ブロック層で埋め込ん
でなる電流狭搾構造を備えた半導体レーザについても適
用できるものであり、このような場合においても上記実
施例１１と同様の効果を奏する。
【０１６３】また、実施例１１においては、メサストラ
イプ形状部を埋め込む層としてＦｅ−ＩｎＰ層を用いる
ようにしたが、本発明においてはＦｅの代わりに、その
他の不純物をドープしてなる半絶縁性のＩｎＰ層を用い
るようにしてもよく、このような場合においても上記各
実施例と同様の効果を奏する。
【０１６４】また、実施例１１においては、メサストラ
イプ形状部を埋め込む層としてＦｅ−ＩｎＰ層を用いる
ようにしたが、本発明においてはＦｅ−ＩｎＰ層の代わ
りに、ＩｎＰ系材料と格子整合するその他の半絶縁性半
導体からなる層を用いるようにしても良く、このような
場合においても上記各実施例と同様の効果を奏する。
【０１６５】また、実施例１〜１１においては、基板と
して、ｎ型のＩｎＰ基板を用いたｐｉｎＰＤ，ＡＰＤ，
ＬＤ等の半導体素子について説明したが、本発明は基板
としてｐ型のＩｎＰ基板を用いた場合においても適用で
きるものであり、このような場合においても、上記各実
施例と同様の効果を奏する。
【０１６６】また、実施例１〜１１においては、ＩｎＰ
系の材料を用いたｐｉｎＰＤ，ＡＰＤ，ＬＤ等の半導体
素子について説明したが、本発明はＩｎＰ系以外の材料
を用いた場合においても適用できるものであり、このよ
うな場合においても上記各実施例と同様の効果を奏す
る。
【０１６７】また、実施例１〜１１においては、半導体
素子としてｐｉｎＰＤ，ＡＰＤ，及びＬＤを用いて説明
したが、本発明は、その他の電界効果型トランジスタ等
の半導体素子においても適用できるものであり、このよ
うな場合においても上記実施例１〜１１と同様の効果を
奏する。
【図面の簡単な説明】
【図１】 この発明の実施例１によるｐｉｎＰＤの構造
を示す断面図である。
【図２】 この発明の実施例２によるｐｉｎＰＤの構造
を示す断面図である。
【図３】 この発明の実施例１によるｐｉｎＰＤの製造
方法を示す断面工程図である。
【図４】 この発明の実施例３によるｐｉｎＰＤの構造
を示す断面図である。
【図５】 この発明の実施例３によるｐｉｎＰＤの主要
部の構造を示す断面図である。
【図６】 この発明の実施例３によるｐｉｎＰＤの主要
部の構造を示す断面図である。
【図７】 この発明の実施例３によるｐｉｎＰＤの暗電
流と受光径との関係を示す図である。
【図８】 この発明の実施例４によるｐｉｎＰＤの構造
を示す断面図である。
【図９】 この発明の実施例４によるｐｉｎＰＤの製造
方法を示す断面工程図である。
【図１０】 この発明の実施例５によるＡＰＤの構造を
示す断面図である。
【図１１】 この発明の実施例６によるＡＰＤの構造を
示す断面図である。
【図１２】 この発明の実施例７によるＡＰＤの構造を
示す断面図である。
【図１３】 この発明の実施例８によるＡＰＤの構造を
示す断面図である。
【図１４】 この発明の実施例５によるＡＰＤの製造方
法を示す断面工程図である。
【図１５】 この発明の実施例９によるＡＰＤの製造方
法を示す断面工程図である。
【図１６】 この発明の実施例１０によるＡＰＤの構造
を示す断面図である。
【図１７】 この発明の実施例１１によるＬＤの構造を
示す断面図である。
【図１８】 この発明の実施例１０によるＡＰＤの製造
方法を示す断面工程図である。
【図１９】 この発明の実施例１１によるＬＤの製造方
法を示す断面工程図である。
【図２０】 従来のｐｉｎＰＤの構造を示す断面図であ
る。
【図２１】 従来のＡＰＤの構造を示す断面図である。
【図２２】 従来のＬＤの構造を示す断面図である。
【符号の説明】
１，５１ ｎ+ −ＩｎＰ基板、２ ｎ−ＩｎＰバッファ
層、３ ｎ- −ＩｎＧａＡｓ光吸収層、４ ｎ- −Ｉｎ
Ｐ窓層、５，６５ ｐ型領域、６ ｐ−ＩｎＧａＡｓコ
ンタクト層、６ａ ｎ- −ＩｎＧａＡｓ層 ６ｂ ｐ−
ＩｎＧａＡｓ領域 ６ｃ ｎ−ＩｎＧａＡｓ領域、７
反射防止膜、８，５８ ｐ側電極、９ 絶縁膜、１０，
１０ａ，５０ ｎ側電極、１１ ｎ−ＩｎＰ増倍層、１
４ｎ- −ＩｎＰ窓層、１６ ｎ−ＩｎＧａＡｓコンタク
ト層、１７ ＦｅドープＩｎＰ窓層、１８ 多層反射
膜、１９ ＦｅドープＩｎＰ基板、２０ ｎ型領域、２
０ａ イオン注入、２１ 拡散マスク、２１ａ レジス
ト、２２ 固相拡散源、２４ ガードリング領域、２４
ａ Ｂｅイオン注入、２５ ホールパイルアップ阻止
層、２７ ｐ−ＩｎＧａＡｓ層、２８ レジスト、２９
固相拡散源、３１，６３ エッチングマスク、４７
アンドープＡｌＩｎＡｓ層、４８ ｐ−ＩｎＰ層、５２
ｎ−ＩｎＰ下クラッド層、５３ ｐ−ＩｎＰブロック
層、５４ｎ−ＩｎＰブロック層、５５ ｐ−ＩｎＰ上ク
ラッド層、５５ａ 第１のｐ−ＩｎＰ上クラッド層、５
５ｂ 第２のｐ−ＩｎＰ上クラッド層、５６ アンドー
プＩｎＧａＡｓＰ活性層、５７ 絶縁膜、６６ ｎ−Ｉ
ｎＧａＡｓコンタクト層。

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体基板上に配置された、
    １層以上の半導体層からなる半導体積層構造と、 該半導体積層構造上に配置された半絶縁性半導体層と、 該半絶縁性半導体層の表面の所定の領域に設けられた，
    所定の深さを有する第２導電型半導体領域と、 上記基板の裏面に該基板とオーミック性のコンタクトを
    有するよう設けられた第１電極と、 上記半絶縁性半導体層上に上記第２導電型半導体領域と
    オーミック性のコンタクトを有するよう設けられた第２
    電極とを備えたことを特徴とする半導体素子。
  2. 【請求項２】 請求項１に記載の半導体素子において、 上記半導体積層構造は、上記基板に対してバンドギャッ
    プエネルギーが小さい第１導電型の光吸収層からなり、 上記半絶縁性半導体層は、上記光吸収層に対してバンド
    ギャップエネルギーが大きい半導体材料からなり、 上記第２導電型半導体領域は、上記光吸収層に達する深
    さを有していることを特徴とする半導体素子。
  3. 【請求項３】 請求項１に記載の半導体素子において、 上記半導体積層構造は、上記基板に対してバンドギャッ
    プエネルギーが小さい第１導電型の光吸収層と、該光吸
    収層上に配置された該光吸収層に対してバンドギャップ
    エネルギーの大きい第１導電型の増倍層とからなり、 上記半絶縁性半導体層は、上記光吸収層に対してバンド
    ギャップエネルギーが大きい半導体材料からなり、 上記第２導電型半導体領域は、上記光吸収層に達しない
    深さを有し、第１導電型半導体層との界面において階段
    型ｐｎ接合を形成するものであることを特徴とする半導
    体素子。
  4. 【請求項４】 請求項１に記載の半導体素子において、 上記第２電極は、上記第２導電型半導体領域の外周に沿
    って配置されているとともに、その一部が上記外周上に
    位置するよう配置されていることを特徴とする半導体素
    子。
  5. 【請求項５】 請求項１に記載の半導体素子において、 上記第２電極は、上記半絶縁性半導体層の上記第２導電
    型半導体領域以外の領域上にボンディングパッド領域を
    有していることを特徴とする半導体素子。
  6. 【請求項６】 請求項１に記載の半導体素子において、 上記第２導電型半導体領域は、上記半絶縁性半導体層の
    表面から第２導電型不純物を導入して形成されたもので
    あることを特徴とする半導体素子。
  7. 【請求項７】 請求項２または３に記載の半導体素子に
    おいて、 上記光吸収層と基板との間に、該半導体素子に入射され
    る光の波長の１／４の厚さの屈折率の異なる２種類の第
    １導電型半導体層を交互に複数層となるよう積層させて
    形成された、上記光吸収層よりもバンドギャップエネル
    ギーの大きいブラッグ（Bragg)反射膜を備えていること
    を特徴とする半導体素子。
  8. 【請求項８】 請求項３に記載の半導体素子において、 上記第２導電型半導体領域は、上記増倍層に達しない深
    さを有していることを特徴とする半導体素子。
  9. 【請求項９】 請求項３に記載の半導体素子において、 上記第２導電型半導体領域は、上記増倍層に達する深さ
    を有しており、 上記半絶縁性半導体層の表面の上記第２導電型半導体領
    域の外周上に沿った領域には、上記第２導電型半導体領
    域のエッジ部を覆うように設けられた、第１導電型の半
    導体層との界面においては傾斜型ｐｎ接合を形成する第
    ２導電型ガードリング領域を備えたことを特徴とする半
    導体素子。
  10. 【請求項１０】 請求項３に記載の半導体素子におい
    て、 上記第１導電型増倍層は、その平面の大きさが、上記第
    ２導電型半導体領域の平面の大きさよりも小さいもので
    あり、 上記半絶縁性半導体層は、上記増倍層と上記光吸収層と
    を覆うように該増倍層と光吸収層との上部に配置されて
    おり、 上記第２導電型半導体領域は、上記増倍層の配置されて
    いる領域上に、その底面が上記増倍層と接しているとと
    もに、そのエッジ部が上記増倍層と接しないよう配置さ
    れていることを特徴とする半導体素子。
  11. 【請求項１１】 請求項２に記載の半導体素子におい
    て、 上記半導体基板は、ｎ型のＩｎＰからなり、 上記光吸収層はｎ型のＩｎＧａＡｓからなり、 上記半絶縁性半導体層はＦｅをドープしてなるＩｎＰか
    らなり、 上記第２導電型半導体領域は上記半絶縁性半導体層の表
    面からｐ型不純物を導入して形成されたｐ型領域である
    ことを特徴とする半導体素子。
  12. 【請求項１２】 請求項３に記載の半導体素子におい
    て、 上記半導体基板は、ｎ型のＩｎＰからなり、 上記光吸収層はｎ型のＩｎＧａＡｓからなり、 上記増倍層はｎ型のＩｎＰからなり、 上記半絶縁性半導体層はＦｅをドープしてなるＩｎＰか
    らなり、 上記第２導電型半導体領域は上記半絶縁性半導体層の表
    面からｐ型不純物を導入して形成された、ｎ型の半導体
    層との界面において階段型ｐｎ接合を形成するｐ型領域
    であることを特徴とする半導体素子。
  13. 【請求項１３】 請求項１２に記載の半導体素子におい
    て、 上記階段型ｐｎ接合を形成するｐ型領域は、Ｚｎを上記
    半絶縁性半導体層の表面から固相拡散させて導入してな
    るものであることを特徴とする半導体素子。
  14. 【請求項１４】 請求項１１または１３に記載の半導体
    素子において、 上記ｐ型領域はＺｎが不純物元素濃度が１×１０17ない
    し１×１０20ｃｍ-3となるように導入されて形成された
    ものであり、 上記Ｆｅの不純物元素濃度は１×１０15ないし１×１０
    18ｃｍ-3であることを特徴とする半導体素子。
  15. 【請求項１５】 請求項１３に記載の半導体素子におい
    て、 上記傾斜型ｐｎ接合を形成するガードリング領域は、Ｂ
    ｅを、上記半絶縁性半導体層の表面からイオン注入した
    後、アニールして導入してなるものであることを特徴と
    する半導体素子。
  16. 【請求項１６】 半絶縁性半導体基板上の所定の領域上
    に形成された、該基板に対してバンドギャップエネルギ
    ーが小さい第１導電型材料からなる光吸収層と、 該光吸収層上及び該半導体基板上に配置された、上記光
    吸収層よりもバンドギャップエネルギーの大きい半絶縁
    性半導体層と、 上記光吸収層が配置されている領域上の上記半絶縁性半
    導体層上の所定の領域に設けられた，上記光吸収層に達
    する深さの第２導電型半導体領域と、 上記光吸収層が配置されている領域上の上記半絶縁性半
    導体層上における上記第２導電型半導体領域が形成され
    た領域以外の所定の領域に設けられた，上記光吸収層に
    達する深さの第１導電型半導体領域と、 上記半絶縁性半導体層の表面に上記第１導電型半導体領
    域とオーミック性のコンタクトを有するよう設けられた
    第１電極と、 上記半絶縁性半導体層の表面に上記第２導電型半導体領
    域とオーミック性のコンタクトを有するよう設けられ
    た、上記光吸収層が配置されていない領域上にボンディ
    ングパッド領域を有する第２電極とを備えたことを特徴
    とする半導体素子。
  17. 【請求項１７】 請求項１６に記載の半導体素子におい
    て、 上記半絶縁性半導体基板は、ＦｅをドープしてなるＩｎ
    Ｐからなり、 上記光吸収層はＩｎＧａＡｓからなり、 上記半絶縁性半導体層はＦｅをドープしてなるＩｎＰか
    らなり、 上記第２導電型半導体領域は上記半絶縁性半導体層の表
    面からｐ型不純物を導入して形成されたｐ型領域であ
    り、 上記第１導電型半導体領域は上記半絶縁性半導体層の表
    面からｎ型不純物を導入して形成されたｎ型領域である
    ことを特徴とする半導体素子。
  18. 【請求項１８】 第１導電型半導体基板上に配置され
    た、入射される光の波長の１／４の厚さを有する屈折率
    の異なる２種類の第１導電型半導体層を交互に複数層と
    なるよう積層させて形成されたブラッグ（Bragg)反射膜
    と、 該反射膜上に配置された、該反射膜，及び上記基板に対
    してバンドギャップエネルギーの小さい第１導電型の半
    導体材料からなる光吸収層と、 該光吸収層上に配置された、上記光吸収層に対してバン
    ドギャップエネルギーが大きい第１導電型または半絶縁
    性の半導体層と、 該第１導電型または半絶縁性の半導体層の表面の所定の
    領域に設けられた，所定の深さを有する第２導電型半導
    体領域と、 上記基板の裏面に該基板とオーミック性のコンタクトを
    有するよう設けられた第１電極と、 上記第１導電型または半絶縁性半導体層上に第２導電型
    半導体領域とオーミック性のコンタクトを有するよう設
    けられた第２電極とを備えたことを特徴とする半導体素
    子。
  19. 【請求項１９】 第１導電型半導体基板上に順次配置さ
    れた、第１導電型の半導体材料からなる下クラッド層
    と、活性層と、第２導電型の半導体材料からなる上クラ
    ッド層とにより構成され、その上記上クラッド層の表面
    から所定の深さ位置までの幅が、上記基板の幅よりも狭
    くなっているメサ形状部を有しているダブルヘテロ構造
    と、 上記ダブルヘテロ構造上に、上記メサ形状部を埋め込む
    ように配置された半絶縁性半導体層と、 該半絶縁性半導体層の上記メサ形状部の上部の領域に、
    上記上クラッド層に達する深さとなるよう設けられた第
    ２導電型半導体領域と、 上記基板の裏面に該基板とオーミック性のコンタクトを
    有するよう設けられた第１電極と、 上記半絶縁性半導体層上に上記第２導電型半導体領域と
    オーミック性のコンタクトを有するよう設けられた第２
    電極とを備えたことを特徴とする半導体素子。
  20. 【請求項２０】 第１導電型半導体基板上に、１層以上
    の半導体層からなる半導体積層構造と、半絶縁性半導体
    層とを連続してエピタキシャル結晶成長させる工程と、 該半絶縁性半導体層の表面の所定領域から第２導電型不
    純物を導入させて第２導電型半導体領域を形成する工程
    と、 上記基板の裏面に該基板とオーミック性のコンタクトを
    とるように第１電極を形成する工程と、 上記半絶縁性半導体層の表面に、上記第２導電型半導体
    領域とオーミック性のコンタクトをとるように第２電極
    を形成する工程とを備えたことを特徴とする半導体素子
    の製造方法。
  21. 【請求項２１】 請求項２０に記載の半導体素子の製造
    方法において、 上記第２電極は、上記第２導電型半導体領域以外の領域
    にボンディングパッド領域を有するよう形成されること
    を特徴とする半導体素子の製造方法。
  22. 【請求項２２】 請求項２０に記載の半導体素子の製造
    方法において、 上記第２導電型不純物の濃度が、上記半絶縁性半導体層
    の不純物の濃度の１桁以上大きくなるように不純物が導
    入されることを特徴とする半導体素子の製造方法。
  23. 【請求項２３】 請求項２０に記載の半導体素子の製造
    方法において、 上記第２導電型不純物を導入する工程は、該不純物を含
    む化合物からなる拡散源を上記半絶縁性半導体層の表面
    に接触させ、熱処理を行うことにより上記不純物を上記
    拡散源から拡散させる固相拡散法により行われることを
    特徴とする半導体素子の製造方法。
  24. 【請求項２４】 請求項２３に記載の半導体素子の製造
    方法において、 上記半絶縁性半導体層の不純物と、上記第２導電型不純
    物とが相互拡散し易い組み合わせであることを特徴とす
    る半導体素子の製造方法。
  25. 【請求項２５】 請求項２０に記載の半導体素子の製造
    方法において、 上記基板はｎ型ＩｎＰからなり、 上記半導体積層構造はｎ型ＩｎＧａＡｓからなる光吸収
    層からなり、 上記半絶縁性半導体層は、ＦｅをドープしてなるＩｎＰ
    からなり、 上記第２導電型半導体領域は、上記半絶縁性半導体層の
    表面に、Ｚｎを含む化合物からなる固相拡散源を接触さ
    せ、熱処理を行うことにより、Ｚｎを拡散させて形成す
    るようにしたことを特徴とする半導体素子の製造方法。
  26. 【請求項２６】 請求項２０に記載の半導体素子の製造
    方法において、 上記基板はｎ型ＩｎＰからなり、 上記半導体積層構造は、ｎ型ＩｎＧａＡｓからなる光吸
    収層と、該光吸収層上に配置されたｎ型ＩｎＰからなる
    増倍層とにより構成され、 上記半絶縁性半導体層は、ＦｅをドープしてなるＩｎＰ
    からなり、 上記第２導電型不純物を導入する工程は、上記半絶縁性
    半導体層の表面に、Ｚｎを含む化合物からなる固相拡散
    源を接触させ、熱処理を行うことにより、Ｚｎを固相拡
    散させて行われるようにしたことを特徴とする半導体素
    子の製造方法。
  27. 【請求項２７】 請求項２６に記載の半導体素子の製造
    方法において、 上記第２導電型半導体領域を形成する工程の前工程とし
    て、上記半絶縁性半導体層の表面のリング形状の領域に
    Ｂｅをイオン注入と、アニールとを組み合わせて導入し
    て、上記光吸収層に達しない深さのガードリング領域を
    形成する工程を含み、 上記第２導電型領域は、該ガードリング領域内に、その
    エッジ部が位置するように形成されることを特徴とする
    半導体素子の製造方法。
  28. 【請求項２８】 第１導電型半導体基板上に、該基板に
    対してバンドギャップエネルギーが小さい第１導電型の
    半導体材料からなる光吸収層と、該光吸収層に対してバ
    ンドギャップエネルギーが大きい第１導電型の半導体材
    料からなる増倍層とを連続してエピタキシャル結晶成長
    させる工程と、 上記増倍層を、その所定幅の領域を残してエッチングに
    より除去する工程と、 上記光吸収層と増倍層との上に半絶縁性半導体層をエピ
    タキシャル結晶成長させる工程と、 該半絶縁性半導体層の表面の、上記所定幅の増倍層の上
    部の領域を含む、その平面における大きさが該増倍層の
    平面における大きさよりも大きい領域に、第２導電型不
    純物を上記増倍層に達する深さまで導入して、エッジ部
    が上記増倍層に接しない第２導電型半導体領域を形成す
    る工程と、 上記半導体基板の裏面に該基板とオーミック性のコンタ
    クトをとるように第１電極を形成する工程と、 上記半絶縁性半導体層の表面に、上記第２導電型半導体
    領域とオーミック性のコンタクトをとるように第２電極
    を形成する工程とを備えたことを特徴とする半導体素子
    の製造方法。
  29. 【請求項２９】 半絶縁性半導体基板上に、該基板より
    もバンドギャップエネルギーが小さい第１導電型の半導
    体材料からなる光吸収層をエピタキシャル成長させる工
    程と、 上記光吸収層を、その所定幅の領域を残してエッチング
    により除去する工程と、 該光吸収層上，及び上記基板上に半絶縁性半導体層をエ
    ピタキシャル成長させる工程と、 該半絶縁性半導体層の表面の上記光吸収層上の所定の領
    域に、第２導電型不純物を導入して、上記光吸収層に達
    する深さの第２導電型半導体領域を形成する工程と、 上記半絶縁性半導体層の表面の上記光吸収層上の上記第
    ２導電型領域以外の領域に、第１導電型不純物を導入し
    て、上記光吸収層に達する深さの第１導電型半導体領域
    を形成する工程と、 上記半絶縁性半導体層の表面に、上記第１導電型半導体
    領域とオーミック性のコンタクトをとるように第１電極
    を形成する工程と、 上記半絶縁性半導体層の表面に、上記第２導電型半導体
    領域とオーミック性のコンタクトをとるように、上記光
    吸収層が形成されていない領域上にボンディングパッド
    領域を備えた第２電極を形成する工程とを備えたことを
    特徴とする半導体素子の製造方法。
  30. 【請求項３０】 請求項２９に記載の半導体素子の製造
    方法において、 上記半絶縁性半導体基板はＦｅをドープしてなるＩｎＰ
    からなり、 上記光吸収層は、ｎ型ＩｎＧａＡｓからなり、 上記半絶縁性半導体層は、ＦｅをドープしてなるＩｎＰ
    からなり、 上記第２導電型不純物を導入する工程は、上記半絶縁性
    半導体層の表面に、Ｚｎを含む化合物からなる固相拡散
    源を接触させ、熱処理を行うことにより、Ｚｎを固相拡
    散させて行われるものであり、 上記第１導電型不純物を導入する工程は、上記半絶縁性
    半導体層の表面からｎ型不純物を導入することにより行
    われるものであることを特徴とする半導体素子の製造方
    法。
  31. 【請求項３１】 第１導電型半導体基板上に、該基板に
    対してバンドギャップエネルギーの小さい第１導電型の
    半導体材料からなる光吸収層と、該光吸収層に対してバ
    ンドギャップエネルギーの大きい第１導電型の半導体材
    料からなる増倍層と、上記光吸収層に対してバンドギャ
    ップエネルギーの大きい第２導電型の半導体層とを順次
    エピタキシャル成長させる工程と、 上記第２導電型半導体層上の所定の領域を除いた領域上
    に、上記第２導電型半導体層を半絶縁性にする不純物を
    含む化合物からなる拡散源を設け、これを熱処理して、
    上記不純物を上記上記第２導電型半導体層の第２導電型
    不純物と相互に拡散させて、上記第２導電型半導体層の
    上記所定の領域を除いた領域を半絶縁化する工程と、 上記拡散源を除去する工程と、 上記半導体基板の裏面に、該基板とオーミック性のコン
    タクトをとるよう第１電極を形成する工程と、 上記第２導電型半導体層の表面に、該第２導電型半導体
    層の上記半絶縁化された領域以外の領域とオーミック性
    のコンタクトをとるように第２電極を形成する工程とを
    備えたことを特徴とする半導体素子の製造方法。
  32. 【請求項３２】 請求項３１に記載の半導体素子の製造
    方法において、 上記増倍層と第２導電型半導体層との間に、該第２導電
    型半導体層に含まれている第２導電型不純物が相互拡散
    しにくい半絶縁性半導体層をエピタキシャル成長させる
    工程を含むことを特徴とする半導体素子の製造方法。
  33. 【請求項３３】 請求項３２に記載の半導体素子の製造
    方法において、 上記基板はｎ型ＩｎＰからなり、 上記光吸収層はｎ型ＩｎＧａＡｓからなり、 上記増倍層はｎ型ＩｎＰからなり、 上記半絶縁性半導体層はアンドープＡｌＩｎＡｓからな
    り、 上記第２導電型半導体層はＺｎを不純物として含むＩｎ
    Ｐからなり、 上記拡散源は、不純物としてＦｅを含み、 上記第２導電型半導体層を半絶縁化する工程は、熱処理
    により上記拡散源のＦｅと第２導電型半導体層のＺｎと
    を相互拡散させて行われることを特徴とする半導体素子
    の製造方法。
  34. 【請求項３４】 第１導電型半導体基板上に第１導電型
    下クラッド層と、活性層と、第２導電型上クラッド層と
    を順次エピタキシャル成長させてダブルヘテロ構造を形
    成する工程と、 上記上クラッド層の表面から所定の深さ位置までの所定
    幅を有する絶縁膜マスクを設け、これをマスクとして用
    いて上記ダブルヘテロ構造をエッチングしてメサ形状部
    を形成する工程と、 上記絶縁膜マスクを除去した後、上記メサ形状部を覆う
    ように半絶縁性半導体層を上記ダブルヘテロ構造上に形
    成する工程と、 上記半絶縁性半導体層の上記メサ形状部上の領域に、上
    記メサ形状部の上記上クラッド層に達する深さまで不純
    物を導入して、第２導電型半導体領域を形成する工程
    と、 上記基板の裏面に該基板とオーミック性のコンタクトを
    有するよう第１電極を形成する工程と、 上記半絶縁性半導体層上に上記第２導電型半導体領域と
    オーミック性のコンタクトを有するよう第２電極を形成
    する工程とを備えたことを特徴とする半導体素子の製造
    方法。
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