JPH0824199B2 - 半導体受光素子の製造方法 - Google Patents
半導体受光素子の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アバランシェ・フォト・ダイオード（aval
anche photo diode:APD）のような半導体受光素子を
製造する方法の改良に関する。
anche photo diode:APD）のような半導体受光素子を
製造する方法の改良に関する。
第６図は従来の技術を適用して製造された半導体受光
素子の要部切断側面図である。
素子の要部切断側面図である。
図に於いて、１はn+型InP基板、２はｎ型InPバッファ
層、３はｎ型InGaAs光吸収層、４はｎ型InGaAsP加速
層、５はｎ型InP電界制御層、６はn-型InP増倍層、７は
p+型InP受光領域、８は表面保護膜、９は無反射コーテ
ィング膜、10は例えばAu・Znからなるｐ側電極、11は例
えばAu・Geからなるｎ側電極をそれぞれ示している。
尚、図示されていないが、p+型InP受光領域７の周囲に
は例えばベリリウム（Be）を導入することに依りガード
・リングが形成されている。
層、３はｎ型InGaAs光吸収層、４はｎ型InGaAsP加速
層、５はｎ型InP電界制御層、６はn-型InP増倍層、７は
p+型InP受光領域、８は表面保護膜、９は無反射コーテ
ィング膜、10は例えばAu・Znからなるｐ側電極、11は例
えばAu・Geからなるｎ側電極をそれぞれ示している。
尚、図示されていないが、p+型InP受光領域７の周囲に
は例えばベリリウム（Be）を導入することに依りガード
・リングが形成されている。
図示の半導体受光素子では、実用上の充分な耐圧を得
る為、p+型InP受光領域７が存在するn-型InP増倍層６は
実質的に薄く、また、ガード・リングが存在するn-型In
P増倍層６は実質的に厚くする、所謂、埋め込み構造に
することが行われ、そして、この構造を得る為には、２
回に亙る液相エピタキシャル成長法の適用を必要とし、
しかも、そのように液相エピタキシャル成長法を２回に
亙って適用する場合、暗電流を低減させる為、１回目の
成長で得られた結晶層表面を0.5〔μｍ〕以上メルト・
バックして欠陥層を除去してから２回目の成長を行う必
要があり、更にまた、アバランシェ増倍を低電界領域で
発生させるとホールとエレクトロンのイオン化率差の関
係で低雑音化することができるので、第６図に見られる
半導体受光素子では、ｎ型InP電界制御層５を設けるこ
とに依り、n-型InP増倍層６中の電界強度を制御してア
バランシェ増倍を起こす為のpn接合近傍の電界を低下さ
せ、併せてｎ型InGaAs光吸収層３及びｎ型InGaAsP加速
層４に高い電界が加わらないようにして暗電流の低下を
図っているが、このように電界を低下させるとアバラン
シェ増倍を起こす回数が減少するので、キャリヤを或る
程度長い距離走らせて前記回数の減少を補償する必要が
あり、従って、pn接合はn-型層中、即ち、n-InP増倍層
６中に形成されなければならない。
る為、p+型InP受光領域７が存在するn-型InP増倍層６は
実質的に薄く、また、ガード・リングが存在するn-型In
P増倍層６は実質的に厚くする、所謂、埋め込み構造に
することが行われ、そして、この構造を得る為には、２
回に亙る液相エピタキシャル成長法の適用を必要とし、
しかも、そのように液相エピタキシャル成長法を２回に
亙って適用する場合、暗電流を低減させる為、１回目の
成長で得られた結晶層表面を0.5〔μｍ〕以上メルト・
バックして欠陥層を除去してから２回目の成長を行う必
要があり、更にまた、アバランシェ増倍を低電界領域で
発生させるとホールとエレクトロンのイオン化率差の関
係で低雑音化することができるので、第６図に見られる
半導体受光素子では、ｎ型InP電界制御層５を設けるこ
とに依り、n-型InP増倍層６中の電界強度を制御してア
バランシェ増倍を起こす為のpn接合近傍の電界を低下さ
せ、併せてｎ型InGaAs光吸収層３及びｎ型InGaAsP加速
層４に高い電界が加わらないようにして暗電流の低下を
図っているが、このように電界を低下させるとアバラン
シェ増倍を起こす回数が減少するので、キャリヤを或る
程度長い距離走らせて前記回数の減少を補償する必要が
あり、従って、pn接合はn-型層中、即ち、n-InP増倍層
６中に形成されなければならない。
第７図乃至第９図は第６図に関して説明した従来の技
術に依る半導体受光素子を製造する場合について解説す
る為の工程要所に於ける素子の要部切断側面図であり、
以下、これ等の図を参照しつつ説明する。
術に依る半導体受光素子を製造する場合について解説す
る為の工程要所に於ける素子の要部切断側面図であり、
以下、これ等の図を参照しつつ説明する。
第７図参照 （ａ） 液相エピタキシャル成長法を適用することに依
り、n+型InP基板１上にｎ型InPバッファ層２、ｎ型InGa
As光吸収層３、ｎ型InGaAsP加速層４、ｎ型InP電界制御
層５を順に成長させる。
り、n+型InP基板１上にｎ型InPバッファ層２、ｎ型InGa
As光吸収層３、ｎ型InGaAsP加速層４、ｎ型InP電界制御
層５を順に成長させる。
第８図参照 （ｂ） プラズマ化学気相堆積法を適用することに依
り、窒化シリコン（Si3N4）膜を形成し、これをパター
ニングしてｎ型InP電界制御層５の表面を選択的に覆う
保護膜（図示せず）とする。
り、窒化シリコン（Si3N4）膜を形成し、これをパター
ニングしてｎ型InP電界制御層５の表面を選択的に覆う
保護膜（図示せず）とする。
（ｃ） 前記保護膜をマスクとし、化学エッチング法を
適用することに依り、ｎ型InP電界制御層５のメサ・エ
ッチングを行う。
適用することに依り、ｎ型InP電界制御層５のメサ・エ
ッチングを行う。
第９図参照 （ｄ） メサ・エッチングのマスクとして用いた前記保
護膜を除去してから、再び液相エピタキシャル成長法を
適用することに依り、n-型InP増倍層６を成長させる。
護膜を除去してから、再び液相エピタキシャル成長法を
適用することに依り、n-型InP増倍層６を成長させる。
第６図参照 （ｅ） 例えば、カドミウム（Cd）の拡散を行ってp+型
InP受光領域７を形成し、この後、表面保護膜８、無反
射コーティング膜９、Au・Znからなるｐ側電極10、Au・
Geからなるｎ側電極11などを形成して完成する。
InP受光領域７を形成し、この後、表面保護膜８、無反
射コーティング膜９、Au・Znからなるｐ側電極10、Au・
Geからなるｎ側電極11などを形成して完成する。
前記説明した従来技術に於ける工程（ｄ）では第２回
目の液相エピタキシャル成長を行うことに依ってn-型In
P増倍層６を形成している。
目の液相エピタキシャル成長を行うことに依ってn-型In
P増倍層６を形成している。
ところが、この際、第１回目の液相エピタキシャル成
長で形成され、且つ、メサ・エッチングされたｎ型InP
電界制御層５の表面は不均一にメルト・バックされるの
で、その結果、かなり荒れたものとなる。
長で形成され、且つ、メサ・エッチングされたｎ型InP
電界制御層５の表面は不均一にメルト・バックされるの
で、その結果、かなり荒れたものとなる。
このｎ型InP電界制御層５の表面には直接高電界が加
わり、増倍率の分布に関連を有している為、表面が荒れ
ている場合、該表面とp+型InP領域７との間に在るn-型I
nP増倍層６で発生するアバランシェ増倍の面内分布が不
均一となる欠点がある。
わり、増倍率の分布に関連を有している為、表面が荒れ
ている場合、該表面とp+型InP領域７との間に在るn-型I
nP増倍層６で発生するアバランシェ増倍の面内分布が不
均一となる欠点がある。
第10図は第６図に見られる従来技術で製造された半導
体受光素子に於けるアバランシェ増倍率の分布を表す線
図である。
体受光素子に於けるアバランシェ増倍率の分布を表す線
図である。
図に於いて、山型に隆起している部分は受光部分に於
けるアバランシェ増倍率を示すものであって、分布はか
なり不均一であることが看取できよう。
けるアバランシェ増倍率を示すものであって、分布はか
なり不均一であることが看取できよう。
本発明では、この種の半導体受光素子に於けるアバラ
ンシェ増倍率の分布が均一となるようにする。
ンシェ増倍率の分布が均一となるようにする。
本発明に依る半導体受光素子の製造方法に於いては、
第１回目の結晶成長で光吸収層を有する基板上に増倍層
までの所要各結晶層を形成する工程と、次いで、表面か
ら前記光吸収層に達しない範囲で少なくとも前記増倍層
をメサエッチングする工程と、次いで、第２回目の結晶
成長で結晶層を形成する工程と、次いで、表面から前記
増倍層内に達する不純物領域の形成を行い該増倍層内に
pn接合を設定する工程とが含まれてなることを特徴とす
る。
第１回目の結晶成長で光吸収層を有する基板上に増倍層
までの所要各結晶層を形成する工程と、次いで、表面か
ら前記光吸収層に達しない範囲で少なくとも前記増倍層
をメサエッチングする工程と、次いで、第２回目の結晶
成長で結晶層を形成する工程と、次いで、表面から前記
増倍層内に達する不純物領域の形成を行い該増倍層内に
pn接合を設定する工程とが含まれてなることを特徴とす
る。
このようにすると、第２回目の結晶成長でメルト・バ
ックされるのは、第１回目の結晶成長で最上層となった
増倍層の表面であり、該増倍層とその下の電界制御層と
の界面は結晶成長したままの良好な状態を維持してい
る。
ックされるのは、第１回目の結晶成長で最上層となった
増倍層の表面であり、該増倍層とその下の電界制御層と
の界面は結晶成長したままの良好な状態を維持してい
る。
また、受光領域である前記不純物領域に於ける底面、
即ち、pn接合は前記増倍層内に設定されている。
即ち、pn接合は前記増倍層内に設定されている。
従って、該pn接合と前記電界制御層との間の増倍層で
発生するアバランシェ増倍は均一に分布する。
発生するアバランシェ増倍は均一に分布する。
即ち、本発明では、第１回目の結晶成長層と第２回目
の結晶成長層との間の界面がｐ型不純物領域内に位置す
れば良いものである。
の結晶成長層との間の界面がｐ型不純物領域内に位置す
れば良いものである。
第１図は本発明一実施例に依り製造された半導体受光
素子の要部切断側面図であり、第６図に関して説明した
部分と同部分は同記号で指示してある。
素子の要部切断側面図であり、第６図に関して説明した
部分と同部分は同記号で指示してある。
図示の半導体受光素子が第６図に示した従来技術に依
って製造された半導体受光素子と相違する点は、ｎ型In
P電界制御層５のみでなくn-型InP増倍層６もメサ・エッ
チングされていて、その上にn-型InP増倍層６と同じの
新たな結晶層、即ち、n-型InP層12が形成され、また、p
+型InP受光領域７は、そのアバランシェ増倍に最も深い
関連を有する底面、従って、それに依り生成されるpn接
合がn-型InP増倍層６内に存在するように形成されてい
る。
って製造された半導体受光素子と相違する点は、ｎ型In
P電界制御層５のみでなくn-型InP増倍層６もメサ・エッ
チングされていて、その上にn-型InP増倍層６と同じの
新たな結晶層、即ち、n-型InP層12が形成され、また、p
+型InP受光領域７は、そのアバランシェ増倍に最も深い
関連を有する底面、従って、それに依り生成されるpn接
合がn-型InP増倍層６内に存在するように形成されてい
る。
第２図乃至第４図は第１図に示されている半導体受光
素子を製造する場合について解説する為の工程要所に於
ける素子の要部切断側面図であり、以下、各図を参照し
つつ工程を説明する。尚、各図では、第１図に関して説
明した部分と同部分は同記号で指示してある。
素子を製造する場合について解説する為の工程要所に於
ける素子の要部切断側面図であり、以下、各図を参照し
つつ工程を説明する。尚、各図では、第１図に関して説
明した部分と同部分は同記号で指示してある。
第２図参照 （ａ） 液相エピタキシャル成長法を適用することに依
り、n+型InP基板１上にｎ型InPバッファ層２、ｎ型InGa
As光吸収層３、ｎ型InGaAsP加速層４、ｎ型InP電界制御
層５、n-型InP増倍層６の各々を順に成長させる。
り、n+型InP基板１上にｎ型InPバッファ層２、ｎ型InGa
As光吸収層３、ｎ型InGaAsP加速層４、ｎ型InP電界制御
層５、n-型InP増倍層６の各々を順に成長させる。
第３図参照 （ｂ） プラズマ化学気相堆積法を適用することに依
り、窒化シリコン膜を形成し、これを通常のフォト・リ
ソグラフィ技術を適用することに依ってパターニングし
てn-型InP増倍層６の表面を選択的に覆う保護膜とす
る。
り、窒化シリコン膜を形成し、これを通常のフォト・リ
ソグラフィ技術を適用することに依ってパターニングし
てn-型InP増倍層６の表面を選択的に覆う保護膜とす
る。
（ｃ） 前記保護膜をマスクとし、化学エッチング法を
適用することに依り、n-型InP増倍層６及びｎ型InP電界
制御層５のメサ・エッチングを行う。
適用することに依り、n-型InP増倍層６及びｎ型InP電界
制御層５のメサ・エッチングを行う。
第４図参照 （ｄ） メサ・エッチングのマスクとして用いた前記窒
化シリコンからなる保護膜を除去してから、再び液相エ
ピタキシャル成長法を適用することに依り、n-型InP層1
2を成長させる。
化シリコンからなる保護膜を除去してから、再び液相エ
ピタキシャル成長法を適用することに依り、n-型InP層1
2を成長させる。
第１図参照 （ｅ） 適当なマスクを形成してからカドミウムの拡散
を行ってp+型InP受光領域７を形成する。
を行ってp+型InP受光領域７を形成する。
この場合、pn接合がn-型InP増倍層６内に存在するよ
うにp+型InP受光領域７の深さを制御する。尚、この程
度の制御は、現今の技術では再現性良く行うことができ
る。
うにp+型InP受光領域７の深さを制御する。尚、この程
度の制御は、現今の技術では再現性良く行うことができ
る。
（ｆ） この後、表面保護膜８、無反射コーティング膜
９、Au・Znからなるｐ側電極10、Au・Geからなるｎ側電
極11などを形成して完成する。
９、Au・Znからなるｐ側電極10、Au・Geからなるｎ側電
極11などを形成して完成する。
第１図に見られる半導体受光素子の構造では、前記工
程（ｄ）で第２回目の液相エピタキシャル成長でメルト
・バックされる結晶層はn-型InP増倍層６の表面であ
り、この表面が如何に荒れたとしても、完成された場
合、p+型InP受光領域７の一部となってしまい、電界は
加わらない部分となり、増倍率分布には寄与しないこと
になる。
程（ｄ）で第２回目の液相エピタキシャル成長でメルト
・バックされる結晶層はn-型InP増倍層６の表面であ
り、この表面が如何に荒れたとしても、完成された場
合、p+型InP受光領域７の一部となってしまい、電界は
加わらない部分となり、増倍率分布には寄与しないこと
になる。
第５図は第１図に見られる半導体受光素子に於けるア
バランシェ増倍率の分布を表し、第10図と同様な図であ
る。
バランシェ増倍率の分布を表し、第10図と同様な図であ
る。
図に於いて、頂面が略平坦な山型に隆起している部分
は受光部分に於けるアバランシェ増倍率を示している。
は受光部分に於けるアバランシェ増倍率を示している。
この図と第10図とを比較すると、本発明に依り製造さ
れた半導体受光素子に於けるアバランシェ増倍率の分布
が極めて均一であり、改善効果が顕著であることが理解
できよう。
れた半導体受光素子に於けるアバランシェ増倍率の分布
が極めて均一であり、改善効果が顕著であることが理解
できよう。
本発明に依る半導体受光素子の製造方法に於いては、
第１回目の結晶成長で光吸収層を有する基板上に増倍層
までの所要各結晶層を形成する工程と、次いで、表面か
ら前記光吸収層に達しない範囲で少なくとも前記増倍層
をメサエッチングする工程と、次いで、第２回目の結晶
成長で結晶層を形成する工程と、次いで、表面から前記
増倍層内に達する不純物領域の形成を行い該増倍層内に
pn接合を設定する工程とが含まれていることを特徴とす
る。
第１回目の結晶成長で光吸収層を有する基板上に増倍層
までの所要各結晶層を形成する工程と、次いで、表面か
ら前記光吸収層に達しない範囲で少なくとも前記増倍層
をメサエッチングする工程と、次いで、第２回目の結晶
成長で結晶層を形成する工程と、次いで、表面から前記
増倍層内に達する不純物領域の形成を行い該増倍層内に
pn接合を設定する工程とが含まれていることを特徴とす
る。
このような工程を採ると、第２回目の結晶成長を行う
際、欠陥層を除去する為にメルト・バックされるのは増
倍層の表面であり、しかも、そのメルト・バックが行わ
れた表面は素子が完成された場合に受光領域となる不純
物領域内に存在することになり、該表面に高電界が印加
されることはなく、従って、アバランシェ増倍には何等
寄与しない。そして、アバランシェ増倍は結晶成長され
たままの状態を維持している電界制御層と増倍層との界
面及び前記不純物領域の底面の間に在る増倍層で発生す
るものであり、その分布は極めて均一である。
際、欠陥層を除去する為にメルト・バックされるのは増
倍層の表面であり、しかも、そのメルト・バックが行わ
れた表面は素子が完成された場合に受光領域となる不純
物領域内に存在することになり、該表面に高電界が印加
されることはなく、従って、アバランシェ増倍には何等
寄与しない。そして、アバランシェ増倍は結晶成長され
たままの状態を維持している電界制御層と増倍層との界
面及び前記不純物領域の底面の間に在る増倍層で発生す
るものであり、その分布は極めて均一である。
第１図は本発明一実施例に依って製造された半導体受光
素子の要部切断側面図、第２図乃至第４図は第１図に見
られる半導体受光素子を製造する場合を説明する為の工
程要所に於ける素子の要部切断側面図、第５図は第１図
に見られる半導体受光素子のアバランシェ増倍率の分布
を示す線図、第６図は従来技術に依って製造された半導
体受光素子の要部切断側面図、第７図乃至第９図は第６
図に見られる半導体受光素子を製造する場合を説明する
為の工程要所に於ける素子の要部切断側面図、第10図は
第６図に見られる半導体受光素子のアバランシェ増倍率
の分布を示す線図をそれぞれ表している。 図に於いて、１はn+型InP基板、２はｎ型InPバッファ
層、３はｎ型InGaAs光吸収層、４はｎ型InGaAsP加速
層、５はｎ型InP電界制御層、６はn-型InP増倍層、７は
p+型InP受光領域、８は表面保護膜、９は無反射コーテ
ィング膜、10は例えばAu・Znからなるｐ側電極、11は例
えばAu・Geからなるｎ側電極、12はn-型InP層をそれぞ
れ示している。
素子の要部切断側面図、第２図乃至第４図は第１図に見
られる半導体受光素子を製造する場合を説明する為の工
程要所に於ける素子の要部切断側面図、第５図は第１図
に見られる半導体受光素子のアバランシェ増倍率の分布
を示す線図、第６図は従来技術に依って製造された半導
体受光素子の要部切断側面図、第７図乃至第９図は第６
図に見られる半導体受光素子を製造する場合を説明する
為の工程要所に於ける素子の要部切断側面図、第10図は
第６図に見られる半導体受光素子のアバランシェ増倍率
の分布を示す線図をそれぞれ表している。 図に於いて、１はn+型InP基板、２はｎ型InPバッファ
層、３はｎ型InGaAs光吸収層、４はｎ型InGaAsP加速
層、５はｎ型InP電界制御層、６はn-型InP増倍層、７は
p+型InP受光領域、８は表面保護膜、９は無反射コーテ
ィング膜、10は例えばAu・Znからなるｐ側電極、11は例
えばAu・Geからなるｎ側電極、12はn-型InP層をそれぞ
れ示している。
Claims (1)
- 【請求項１】第１回目の結晶成長で光吸収層を有する基
板上に増倍層までの所要各結晶層を形成する工程と、 次いで、表面から前記光吸収層に達しない範囲で少なく
とも前記増倍層をメサエッチングする工程と、 次いで、第２回目の結晶成長で結晶層を形成する工程
と、 次いで、表面から前記増倍層内に達する不純物領域の形
成を行い該増倍層内にpn接合を設定する工程と が含まれてなることを特徴とする半導体受光素子の製造
方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109434A JPH0824199B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体受光素子の製造方法 |
| CA000482350A CA1256549A (en) | 1984-05-31 | 1985-05-24 | Avalanche photodiode made by mesa etch process |
| KR8503768A KR900000209B1 (en) | 1984-05-31 | 1985-05-30 | Manufacture of semiconductor a photo diode and avalanche photodiode |
| DE8585303862T DE3580189D1 (de) | 1984-05-31 | 1985-05-31 | Herstellungsverfahren einer lawinenphotodiode und so hergestellte lawinenphotodiode. |
| EP85303862A EP0163546B1 (en) | 1984-05-31 | 1985-05-31 | Process for fabricating an avalanche photodiode and an avalanche photodiode thus-obtained |
| US07/090,432 US4840916A (en) | 1984-05-31 | 1987-08-21 | Process for fabricating an avalanche photodiode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109434A JPH0824199B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体受光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254675A JPS60254675A (ja) | 1985-12-16 |
| JPH0824199B2 true JPH0824199B2 (ja) | 1996-03-06 |
Family
ID=14510145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109434A Expired - Lifetime JPH0824199B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体受光素子の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4840916A (ja) |
| EP (1) | EP0163546B1 (ja) |
| JP (1) | JPH0824199B2 (ja) |
| KR (1) | KR900000209B1 (ja) |
| CA (1) | CA1256549A (ja) |
| DE (1) | DE3580189D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH02159775A (ja) * | 1988-12-14 | 1990-06-19 | Toshiba Corp | 半導体受光素子及びその製造方法 |
| JPH02202071A (ja) * | 1989-01-31 | 1990-08-10 | Toshiba Corp | 半導体受光素子及びその製造方法 |
| DE69127644T2 (de) * | 1990-03-02 | 1998-02-05 | Canon Kk | Fotoelektrische Übertragungsvorrichtung |
| US5260560A (en) * | 1990-03-02 | 1993-11-09 | Canon Kabushiki Kaisha | Photoelectric transfer device |
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| JP2762939B2 (ja) * | 1994-03-22 | 1998-06-11 | 日本電気株式会社 | 超格子アバランシェフォトダイオード |
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| JP4010337B2 (ja) * | 1995-02-02 | 2007-11-21 | 住友電気工業株式会社 | ｐｉｎ型受光素子およびｐｉｎ型受光素子の製造方法 |
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| JPH0945954A (ja) * | 1995-07-31 | 1997-02-14 | Mitsubishi Electric Corp | 半導体素子，及び半導体素子の製造方法 |
| US5866936A (en) * | 1997-04-01 | 1999-02-02 | Hewlett-Packard Company | Mesa-structure avalanche photodiode having a buried epitaxial junction |
| JPH10326907A (ja) * | 1997-05-26 | 1998-12-08 | Mitsubishi Electric Corp | 受光素子，及びその製造方法 |
| JP4220688B2 (ja) * | 2001-02-26 | 2009-02-04 | 日本オプネクスト株式会社 | アバランシェホトダイオード |
| US7072557B2 (en) * | 2001-12-21 | 2006-07-04 | Infinera Corporation | InP-based photonic integrated circuits with Al-containing waveguide cores and InP-based array waveguide gratings (AWGs) and avalanche photodiodes (APDs) and other optical components containing an InAlGaAs waveguide core |
| KR100766174B1 (ko) * | 2002-02-01 | 2007-10-10 | 피코메트릭스 인코포레이티드 | 개선된 광검출기 |
| JP4938221B2 (ja) * | 2002-02-01 | 2012-05-23 | ピコメトリックス インコーポレイテッド | プレーナ・アバランシェ・フォトダイオード |
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| JP4755854B2 (ja) * | 2005-06-02 | 2011-08-24 | 富士通株式会社 | 半導体受光装置及びその製造方法 |
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| FR3000610B1 (fr) | 2012-12-31 | 2015-03-06 | Commissariat Energie Atomique | Structure semiconductrice du type photodiode a avalanche a faible temps de reponse et procede de fabrication d'une telle photodiode |
| JP2018156984A (ja) * | 2017-03-15 | 2018-10-04 | 株式会社東芝 | 光検出素子 |
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Family Cites Families (7)
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|---|---|---|---|---|
| JPS5649581A (en) * | 1979-09-28 | 1981-05-06 | Nec Corp | Preparation of hetero-junction light detector |
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| JPS5681984A (en) * | 1979-12-06 | 1981-07-04 | Mitsubishi Electric Corp | Semiconductor device |
| US4442444A (en) * | 1980-07-08 | 1984-04-10 | Fujitsu Limited | Avalanche photodiodes |
| JPS5731183A (en) * | 1980-08-01 | 1982-02-19 | Nippon Telegr & Teleph Corp <Ntt> | Compound semiconductor avalanche photodiode |
| JPS5793585A (en) * | 1980-12-02 | 1982-06-10 | Fujitsu Ltd | Semiconductor photoreceiving element |
| JPS57112084A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Avalanche photodiode |
-
1984
- 1984-05-31 JP JP59109434A patent/JPH0824199B2/ja not_active Expired - Lifetime
-
1985
- 1985-05-24 CA CA000482350A patent/CA1256549A/en not_active Expired
- 1985-05-30 KR KR8503768A patent/KR900000209B1/ko not_active IP Right Cessation
- 1985-05-31 DE DE8585303862T patent/DE3580189D1/de not_active Expired - Fee Related
- 1985-05-31 EP EP85303862A patent/EP0163546B1/en not_active Expired - Lifetime
-
1987
- 1987-08-21 US US07/090,432 patent/US4840916A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4840916A (en) | 1989-06-20 |
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| EP0163546B1 (en) | 1990-10-24 |
| EP0163546A2 (en) | 1985-12-04 |
| CA1256549A (en) | 1989-06-27 |
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| KR850008558A (ko) | 1985-12-18 |
| EP0163546A3 (en) | 1987-12-09 |
| DE3580189D1 (de) | 1990-11-29 |
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