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JPH09330816A - インダクタ素子、トランス素子およびバラン素子 - Google Patents

インダクタ素子、トランス素子およびバラン素子

Info

Publication number
JPH09330816A
JPH09330816A JP14880496A JP14880496A JPH09330816A JP H09330816 A JPH09330816 A JP H09330816A JP 14880496 A JP14880496 A JP 14880496A JP 14880496 A JP14880496 A JP 14880496A JP H09330816 A JPH09330816 A JP H09330816A
Authority
JP
Japan
Prior art keywords
coil
conductor layer
coil pattern
pattern
patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP14880496A
Other languages
English (en)
Other versions
JP3671520B2 (ja
Inventor
嘉茂 ▲よし▼川
Yoshishige Yoshikawa
Yoshio Horiike
良雄 堀池
Yoshiyuki Yokoajiro
義幸 横網代
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP14880496A priority Critical patent/JP3671520B2/ja
Publication of JPH09330816A publication Critical patent/JPH09330816A/ja
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Publication of JP3671520B2 publication Critical patent/JP3671520B2/ja
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  • Coils Or Transformers For Communication (AREA)

Abstract

(57)【要約】 【課題】 小さな面積で大きなインダクタンス値が得ら
れるようにする。 【解決手段】 多層基板の1つの導体層に形成されたス
パイラル形状の第1のコイルパターン5と、他の導体層
に形成された第1のコイルパターン5に相対し、かつ反
対巻きの第2のコイルパターン6のそれぞれの内側の端
をスルーホール7で接続して構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、主として移動体通
信機器等の高周波回路に用いられ、多層基板上にパター
ンで構成されたインダクタ素子、トランス素子およびバ
ラン素子に関する。
【0002】
【従来の技術】携帯電話等の移動体通信機器では、小型
化や薄型化のために、高周波回路のインダクタ素子やト
ランス素子およびバラン素子は回路基板上のパターンで
構成されることが多い。
【0003】まず、従来のインダクタンス素子について
説明する。図7に従来のインダクタ素子の構成を示す。
図7において、101、102は誘電体層、103は第
1の導体層、104は第2の導体層、105はコイルパ
ターン、106、107はスルーホール、108は引き
出しパターン、109は配線パターン、110はグラン
ド層である。図7に示す例は、3層の導体層をもつ多層
基板であるが、見やすくするため各誘電体層ごとに分け
て表示している。第1の導体層103にスパイラル形状
のコイルパターン105が形成されている。コイルパタ
ーン105の内側の端はスルーホール106により第2
の導体層104に形成された引き出しパターン108に
接続され、引き出しパターン108を通じて、さらにス
ルーホール107により第1の導体層の配線パターン1
09に接続されている。このようにコイルパターンが基
板上のパターンで構成できるため、回路の薄型化に有利
である。また、チップインダクタを用いないめ、低コス
ト化が図れるという利点がある。
【0004】次に、従来のトランス素子について説明す
る。図8に従来のトランス素子の構成を示す。図8にお
いて、120、121は誘電体層、122は第1の導体
層、123は第2の導体層、124は第1のコイルパタ
ーン、125は第2のコイルパターン、126、127
は引き出しパターン、128、129、130、131
はスルーホール、132、133は配線パターン、13
4はグランド層である。図8に示す例は、3層の導体層
をもつ多層基板であるが、見やすくするため各誘電体層
ごとに分けて表示している。第1の導体層122に2重
スパイラル形状のコイルパターン124および125が
形成されている。コイルパターン124および125の
内側の端はそれぞれスルーホール128および129に
より第2の導体層123に形成された引き出しパターン
126および127に接続され、さらに引き出しパター
ン126および127は、それぞれスルーホール130
および131により第1の導体層の配線パターン132
および133に接続されている。このようにトランス素
子が基板上のパターンで構成できるため、回路の薄型化
に有利である。また、チップインダクタを用いないめ、
低コスト化が図れるという利点がある。
【0005】次に、従来のバラン素子について説明す
る。図9に従来のバラン素子の構成を示す。図9におい
て、141、142は誘電体層、143は第1の導体
層、144は第2の導体層、145は第1のコイルパタ
ーン、146は第2のコイルパターン、147は第3の
コイルパターン、148は引き出し線、149、15
0、151はスルーホール、152は配線パターン、1
53はグランド層である。図9に示す例は、3層の導体
層をもつ多層基板であるが、見やすくするため各誘電体
層ごとに分けて表示している。第1の導体層143にコ
イルパターン145が形成されている。コイルパターン
145は2つのスパイラル形状のパターンの外側の端を
接続した形状であり、前記2つのスパイラル形状は互い
に反対巻きとなっている。また、第2の電極層144に
第2のコイルパターン146および第3のコイルパター
ン147が形成されている。ここで第2および第3のコ
イルパターンは互いに反対巻きとなっており、第一のコ
イルパターンの二つのスパイラル状のパターンに相対し
て、それぞれ第2および第3のコイルパターンが配置さ
れている。さらに、第2および第3のコイルパターンの
内側の端はそれぞれスルーホール150および151に
よりグランド層153に接続されており、第1のコイル
パターン145の片方の端はスルーホール149によっ
てグランド層153に接続されている。また第1のコイ
ルパターンの他方の端は引き出し線148によって第1
の電極層143に形成された配線パターン152に接続
されている。このようにバラン素子が引き出し線以外は
基板内のパターンで構成できるため、回路の薄型化に有
利である。また、チップインダクタを用いないめ、低コ
スト化が図れるという利点がある。
【0006】
【発明が解決しようとする課題】しかしながら、上記の
インダクタ素子およびトランス素子の構成ではコイルパ
ターンが多層基板の1層の導体層のみで構成されている
ため、大きなインダクタンス値やコイル間の結合を得る
ためにはコイルパターンの占有面積が大きくなるという
問題があった。また上記のように引き出しパターンが必
要であり、この引き出しパターンがコイルパターンを横
切るように配置せざるを得ないため、インダクタンス値
が減少するという課題があった。
【0007】また、上記のバラン素子では、二組のコイ
ルパターンを基板上に並べて形成する必要があり、パタ
ーンの占有面積が大きくなるという問題があった。ま
た、引き出し線を必要とし、この引き出し線がコイルパ
ターンを横切るために特性が劣化するという問題があっ
た。
【0008】本発明は、上記課題を解決するものであ
り、小さな面積で大きなインダクタンス値が得られ、引
き出しパターンの影響によるインダクタンス値の減少を
生じないインダクタンス素子、および小さな面積でコイ
ル間に大きな結合が得られ、引き出しパターンまたは引
き出し線の影響による結合の劣化を生じないトランス素
子およびバラン素子を提供することを目的とする。
【0009】
【課題を解決するための手段】この目的を解決するため
に、本発明は多層基板の1つの導体層に形成されたスパ
イラル形状のコイルパターンと、他の導体層に形成され
前記コイルパターンと反対巻きのコイルパターンのそれ
ぞれの内側の端をスルーホールで接続して構成するもの
である。
【0010】上記発明によれば、2つのコイルパターン
からの磁力線が互いに強め合うことになり、小さな面積
で大きなインダクタンス値を得ることができる。また、
引き出しパターンを必要としないためインダクタンス値
が減少することがない。
【0011】
【発明の実施の形態】本発明は、2層以上の導体層をも
つ多層基板の第1の導体層にスパイラル形状の第1のコ
イルパターンを形成し、前記第1の導体層と対面する第
2の導体層に前記第1のコイルパターンと反対巻きのス
パイラル形状の第2のコイルパターンを形成し、前記第
1のコイルパターンの内側の端と前記第2のコイルパタ
ーンの内側の端をスルーホールで接続して構成するもの
である。
【0012】また、2層以上の導体層をもつ多層基板の
第1の導体層に互いに2重スパイラル構成とした第1お
よび第2のコイルパターンを形成し、前記第1の導体層
と対面する第2の導体層に前記第1および第2のコイル
パターンと反対巻きで互いに2重スパイラル構成とした
第3および第4のコイルパターンを形成し、前記第1の
コイルパターンの内側の端と前記第3のコイルパターン
の内側の端をスルーホールで接続し、前記第2のコイル
パターンの内側の端と前記第4のコイルパターンの内側
の端をスルーホールで接続して構成するものである。
【0013】また、3層以上の導体層をもつ多層基板の
第1の導体層に互いに2重スパイラル構成とした第1お
よび第2のコイルパターンを形成し、前記第1の導体層
と対面する第2の導体層に前記第1および第2のコイル
パターンと反対巻きで互いに2重スパイラル構成とした
第3および第4のコイルパターンを形成し、前記第1の
コイルパターンの内側の端と前記第3のコイルパターン
の内側の端をスルーホールで接続し、前記第2のコイル
パターンの内側の端と前記第4のコイルパターンの内側
の端をスルーホールで第3の導体層のグランドパターン
に接続し、前記第3のコイルパターンの外側の端をスル
ーホールで前記グランドパターンに接続して構成するも
のである。
【0014】また、4層以上の導体層をもつ多層基板の
第1の導体層にスパイラル形状の第1のコイルパターン
を形成し、前記第1の導体層と対面する第2の導体層に
前記第1のコイルパターンと反対巻きのスパイラル形状
の第2のコイルパターンを形成し、前記第1の導体層と
対面する第3の導体層に前記第1のコイルパターンと同
方向巻きのスパイラル形状の第3のコイルパターンを形
成し、前記第1、第2および第3のコイルパターンの内
側の端をスルーホールで第4の導体層のグランドパター
ンに接続して構成するものである。
【0015】また、3層以上の導体層をもつ多層基板の
第1の導体層に互いに2重スパイラル構成とした第1お
よび第2のコイルパターンを形成し、前記第1の導体層
と対面する第2の導体層に前記第1および前記第2のコ
イルパターンと反対巻きでスパイラル形状とした第3の
コイルパターンを形成し、前記第1、前記第2および前
記第3のコイルパターンの内側の端をスルーホールで第
3の導体層のグランドパターンに接続して構成するもの
である。
【0016】以下、図面を参照して本発明の実施例につ
いて説明する。 (実施例1)図1は、本発明によるインダクタ素子を示
す斜視図である。図において、1、2は誘電体層、3は
第1の導体層、4は第2の導体層、5は第1のコイルパ
ターン、6は第2のコイルパターン、7、8はスルーホ
ール、9は配線パターン、10はグランド層である。図
1に示す基板は、3層の導体層をもつ多層基板である
が、見やすくするため各誘電体層ごとに分けて表示して
いる。第1の導体層3にスパイラル形状の第1のコイル
パターン5が形成されている。また第2の導体層4にス
パイラル形状の第2のコイルパターン6が形成されてい
る。ここで、第1のコイルパターン5と第2のコイルパ
ターン6は互いに反対巻きのスパイラルとなっており、
また互いに相対した位置に設けられている。さらに、第
1のコイルパターン5と第2のコイルパターン6のそれ
ぞれの内側の端がスルーホール7により接続されてい
る。また、第2のコイルパターン6の外側の端がスルー
ホール8により第1の導体層に設けられた配線パターン
9に接続されている。
【0017】図6(a)は本発明によるインダクタ素子
の等価回路である。図1と図6(a)で括弧付き符号
(イ)、(ロ)はそれぞれの端子に対応している。
【0018】図1に示すように、第1のコイルパターン
5と第2のコイルパターン6が相対して接近して構成さ
れており、コイルパターンに電流を流したときに電流が
同方向に流れるため磁力線が互いに強め合うことにな
り、大きなインダクタンス値を得ることができる。さら
に、従来のような引き出しパターンを必要としないた
め、引き出しパターンがコイルパターンを横切るために
インダクタンス値が減少することを避けることができ
る。
【0019】また、第2のコイルパターン6は、スルー
ホール8により第1の導体層に構成された配線パターン
9に接続されているのでインダクタ素子の2つの端子は
同一の導体層上にあり、周辺の回路が構成しやすくなっ
ている。尚、本実施例ではグランド層を構成する場合に
ついて示したが、グランド層なしとし、2層の電極層の
多層基板を用いてもインダクタ素子を構成できる。
【0020】(実施例2)図2は、本発明によるトラン
ス素子を示す斜視図である。図2において、11、12
は誘電体層、13は第1の導体層、14は第2の導体
層、15は第1のコイルパターン、16は第2のコイル
パターン、17は第3のコイルパターン、18は第4の
コイルパターン、19、20、21、22はスルーホー
ル、23、24は配線パターン、25はグランド層であ
る。第1の導体層13に第1のコイルパターン15およ
び第2のコイルパターン16が形成されている。これら
は互いに2重スパイラル構成となっている。また第2の
導体層14に第3のコイルパターン17および第4のコ
イルパターン18が形成されている。これらも互いに2
重スパイラル構成であるが、第1および第2のコイルパ
ターンとは反対巻きのスパイラルである。そして、これ
ら第1および第2のコイルパターンと第3および第4の
コイルパターンは互いに相対した位置に構成されてい
る。また、第1のコイルパターン15と第3のコイルパ
ターン17のそれぞれの内側の端がスルーホール19に
より接続されており、第2のコイルパターン16と第4
のコイルパターン18のそれぞれの内側の端がスルーホ
ール20により接続されている。また、第3のコイルパ
ターン17の外側の端がスルーホール21により第1の
導体層13に設けられた配線パターン23に接続されて
おり、第4のコイルパターン18の外側の端がスルーホ
ール22により第1の導体層13に設けられた配線パタ
ーン24に接続されている。したがって、第1および第
3のコイルパターンは連結されて1つのコイルを、ま
た、第2および第4のコイルパターンはもう1つのコイ
ルを構成している。
【0021】図6(b)は本発明によるトランス素子の
等価回路である。図2と図6(b)で括弧付きの符号
(イ)、(ロ)、(ハ)及び(ニ)はそれぞれの端子に
対応している。
【0022】図2に示すように、第1および第2のコイ
ルパターンと第3および第4のコイルパターンが相対
し、接近して構成されている。コイルパターンに電流を
流したときには第1のコイルパターンと第3のコイルパ
ターンに同方向の電流が流れ、第2および第3のコイル
パターンに同方向に電流が流れる。そのため互いにイン
ダクタンスを強め合うとになり、結合の大きいトランス
が得られる。さらに、従来のような引き出しパターンを
必要としないため、引き出しパターンがコイルパターン
を横切るためにインダクタンス値が減少し、トランスの
結合が小さくなることを避けることができる。
【0023】また、第3および第4のコイルパターン
は、スルーホール21および22により第1の導体層に
構成された配線パターン23および24に接続されてい
るため、トランス素子の4つの端子はすべて同一の導体
層上にあり、周辺の回路が構成しやすくなっている。
【0024】尚、本実施例でも実施例1と同様にグラン
ド層を構成する場合について示したが、グランド層なし
で、電極層が2層の多層基板を用いてもインダクタ素子
を構成できる。
【0025】(実施例3)図3は、本発明によるバラン
素子を示す斜視図である。図3において、31、32は
誘電体層、33は第1の導体層、34は第2の導体層、
35は第1のコイルパターン、36は第2のコイルパタ
ーン、37は第3のコイルパターン、38は第4のコイ
ルパターン、39、40、41、42、43はスルーホ
ール、44は配線パターン、45はグランド層である。
図3に示す基板は、3層の導体層をもつ多層基板である
が、見やすくするため各誘電体層ごとに分けて表示して
いる。第1の導体層33に第1のコイルパターン35お
よび第2のコイルパターン36が形成されている。これ
らは互いに2重スパイラル構成となっている。また第2
の導体層34に第3のコイルパターン37および第4の
コイルパターン38が形成されている。これらも互いに
2重スパイラル構成であるが、第1および第2のコイル
パターンとは反対巻きのスパイラルである。そして、こ
れら第1および第2のコイルパターンと第3および第4
のコイルパターンは互いに相対した位置に構成されてい
る。ここまでは、上述の実施例2と同様の構成である。
違いは以下の点である。まず第1のコイルパターン35
と第3のコイルパターン37のそれぞれの内側の端がス
ルーホール39により接続されている。第2のコイルパ
ターン36と第4のコイルパターン38のそれぞれの内
側の端がスルーホール40により接続され、さらにスル
ーホール41によってグランドパターン45に接続され
ている。また、第3のコイルパターン37の外側の端が
スルーホール42によりグランド層45に接続されてお
り、第4のコイルパターン38の外側の端がスルーホー
ル43により第1の導体層33に設けられた配線パター
ン44に接続されている。したがって、第1および第3
のコイルパターンは連結されて一つのコイルを構成し、
第2および第4のコイルパターンがこれに結合した形と
なっている。
【0026】図6(c)は本発明によるバラン素子の等
価回路である。図3と図6(c)で括弧付きの符号
(イ)、(ロ)、(ハ)及び(ニ)はそれぞれの端子に
対応している。図3および図6(c)で(イ)は不平衡
側であり、(ロ)および(ハ)は平衡側である。
【0027】ここで、図3に示すように、第1および第
2のコイルパターンと第3および第4のコイルパターン
が相対し、接近して構成されている。コイルパターンに
電流を流したときには第1のコイルパターンと第3のコ
イルパターンに同方向の電流が流れることにより、互い
にインダクタンスを強め合うことになり、第2および第
4のコイルパターンとの結合が大きいバラン素子が得ら
れる。これによりコイルを単一面あるいは従来例のよう
に二対のコイルを2層に配置したパターンで構成した場
合に比べ大幅に基板面積を小さくすることができる。さ
らに、従来のような引き出しパターンを必要としないた
め、引き出しパターンがコイルパターンを横切るために
インダクタンス値が減少し、バラン特性が悪化すること
を避けることができる。
【0028】また、第4のコイルパターン38は、スル
ーホール43により第1の導体層に構成された配線パタ
ーン44に接続されているため、バラン素子の3つの端
子はすべて同一の導体層上にあり、周辺の回路が構成し
やすくなっている。
【0029】(実施例4)図4は、本発明によるバラン
素子を示す斜視図である。図4で、51、52、53は
誘電体層、54は第1の導体層、55は第2の導体層、
56は第3の導体層、57は第1のコイルパターン、5
8は第2のコイルパターン、59は第3のコイルパター
ン、60、61、62はスルーホール、63はグランド
層である。図3に示す基板は、4層の導体層をもつ多層
基板であるが、見やすくするため各誘電体層ごとに分け
て表示している。第1の導体層54に第1のコイルパタ
ーン57が形成されている。また第2の導体層55に第
2のコイルパターン58が形成されている。また第3の
導体層56に第3のコイルパターン59が形成されてい
る。ここで第1のコイルパターンと第2のコイルパター
ンとは同方向巻きのスパイラルであるが、第1のコイル
パターンと第3のコイルパターンとは反対巻きのスパイ
ラルとしている。そして、これら第1、第2および第3
のコイルパターンは互いに相対した位置に構成されてい
る。また、第1、第2および第3のコイルパターンの内
側の端がそれぞれスルーホール60および61により接
続され、さらにスルーホール62によってグランドパタ
ーン63に接続されている。
【0030】本実施例のバランの等価回路も図6(c)
である。図4と図6(c)で括弧付きの符号(イ)、
(ロ)、(ハ)及び(ニ)はそれぞれの端子に対応して
いる。つまり、図4および図6(c)で(イ)は不平衡
側であり、(ロ)および(ハ)は平衡側である。
【0031】ここで、図4に示すように、第1と第2お
よび第1と第3の各コイルパターンが相対し、接近して
構成されている。さらに第1のコイルパターンを挟むよ
うに第2および第3のコイルパターンが構成されている
ため、結合の大きいバランを得ることができる。これに
よりコイルを単一層または2層のパターンで構成した場
合に比べ大幅に基板面積を小さくすることができる。ま
た、引き出しパターンにより、バラン特性が悪化するこ
とを避けることができることは実施例3と同様である。
【0032】また、スルーホール60、61および62
をまとめて1本のスルーホールで構成できるので、各コ
イルパターンの内側の端は1本のスルーホールで接続す
ることができる。これによりスルーホール加工のコスト
が低減でき、また、基板面積も小さくできる。
【0033】尚、本実施例では各コイルパターンの外側
の端は各導体層にあるとしたが、実施例3と同様にし
て、各端をスルーホールを用いて同一の導体層上に設け
た配線パターンに接続することができる。これにより、
バラン素子の3つの端子はすべて同一の導体層上とな
り、周辺の回路が構成しやすくなる。
【0034】また、本実施例では第1のコイルパターン
を第2および第3のコイルパターンで挟む構成とした
が、各コイルパターンを構成する層の順序を入れ替えて
もよい。
【0035】(実施例5)図5は、本発明によるバラン
素子を示す斜視図である。図5において、71、72は
誘電体層、73は第1の導体層、74は第2の導体層、
75は第1のコイルパターン、76は第2のコイルパタ
ーン、77は第3のコイルパターン、78、79、80
はスルーホール、81は配線パターン、82はグランド
層である。図5に示す基板は、3層の導体層をもつ多層
基板であるが、見やすくするため各誘電体層ごとに分け
て表示している。第1の導体層73に第1のコイルパタ
ーン75および第2のコイルパターン76が形成されて
いる。これらは互いに2重スパイラル構成となってい
る。また第2の導体層74に第3のコイルパターン77
が形成されている。この第3のコイルパターン77は、
第1および第2のコイルパターンとは反対巻きのスパイ
ラルである。そして、これら第1および第2のコイルパ
ターンと第3のコイルパターンは互いに相対した位置に
構成されている。さらに、第1のコイルパターン75と
第2のコイルパターン76および第3のコイルパターン
77のそれぞれの内側の端がスルーホール78および7
9によりグランド層82に接続されている。また、第3
のコイルパターン77の外側の端がスルーホール80に
より第1の導体層73に設けられた配線パターン81に
接続されている。
【0036】本発明によるバラン素子の等価回路は図6
(c)に示すものである。図5と図6(c)で括弧付き
の符号(イ)、(ロ)、(ハ)及び(ニ)はそれぞれの
端子に対応している。すなわち図5および図6(c)で
(イ)は不平衡側であり、(ロ)および(ハ)は平衡側
である。
【0037】ここで、図5に示すように、第1および第
2のコイルパターンが同一の平面上の2重スパイラル構
成をとり、これらと第3のコイルパターンが相対し、か
つ接近して構成されているため、結合の大きいバランを
得ることができる。これによりコイルを単一面のパター
ンまたは従来例のように2対のコイルを2層に配置した
パターンで構成した場合に比べ大幅にパターン面積を小
さくすることができる。また、第3のコイルパターン7
7は第2のコイルパターン76よりグランド層に近く配
置されている。グランド層に近いとコイルのインダクタ
ンス値が低下する傾向にある。そのため第1のコイルパ
ターン75に対する第2のコイルパターン76の結合と
同等の結合を得ようとすると、第3のコイルパターン7
7の巻き数を増やす必要がある。ここで第2の導体層7
4は他にコイルパターンがないため第3のコイルパター
ン77の巻き数を第2のコイルパターン76に比べて増
やすことができる。したがって、第1のコイルパターン
75との結合を第2のコイルパターン76と同等にとる
ことができ、バランとして良好な平衡特性が実現でき
る。
【0038】尚、実施例1、2、3、4及び5でコイル
パターンは同心円状としたが、楕円や4角形または多角
形等の任意の形のスパイラル形状のコイルパターンを用
いることができる。
【0039】
【発明の効果】以上の説明から明らかなように本発明の
インダクタ素子によれば、次の効果が得られる。
【0040】二つのコイルパターンが相対し、かつ接近
して構成されるため、両方のコイルパターンが互いに強
め合い、大きなインダクタンス値が得られという効果が
ある。または同等のインダクタンス値を得るための基板
面積が小さくなるため、機器の小型化を図れるという効
果がある。
【0041】さらに、コイルパターンの内側の端からの
引き出しパターンが不要であるから、引き出しパターン
の影響によるインダクタンス値の減少を避けることがで
きるという効果がある。
【0042】本発明のトランス素子によれば、次の効果
が得られる。2組のコイルパターンが相対し、かつ接近
して構成されている。これによりコイル間の結合の大き
いトランス素子が得られるという効果がある。または同
等の結合を得るための基板面積が小さくなるため、機器
の小型化を図れるという効果がある。
【0043】さらに、各コイルパターンの内側の端から
の引き出しパターンが不要であるから、引き出しパター
ンの影響によりインダクタンス値が減少して、コイルの
結合が劣化することを避けることができるという効果が
ある。
【0044】本発明のバラン素子によれば、次の効果が
得られる。各コイルパターンが互いに相対して配置さ
れ、かつ接近して構成されている。これによりコイル間
の結合の大きくなり、良好な特性のバラン素子が得られ
るという効果がある。または同等の結合を得るための基
板面積が小さくなるため、機器の小型化を図れるという
効果がある。
【0045】さらに、各コイルパターンの内側の端から
の引き出しパターンが不要であるから、引き出しパター
ンの影響によりインダクタンス値が減少して、コイルの
結合が劣化することを避けることができるという効果が
ある。
【0046】また、1本のスルーホールで構成でき、基
板面積が縮小され、加工コストも低減できるという効果
がある。
【0047】また、平衡側の二つのコイルの巻き数をそ
れぞれ変えることができ、良好な平衡特性が得られると
いう効果がある。
【図面の簡単な説明】
【図1】本発明の実施例1のインダクタ素子の構成を示
す斜視図
【図2】本発明の実施例2のトランス素子の構成を示す
斜視図
【図3】本発明の実施例3のバラン素子の構成を示す斜
視図
【図4】本発明の実施例4のバラン素子の構成を示す斜
視図
【図5】本発明の実施例5のバラン素子の構成を示す斜
視図
【図6】(a)実施例1のインダクタ素子の等価回路を
示す図 (b)実施例2のトランス素子の等価回路を示す図 (c)実施例3、4及び5のバラン素子の等価回路を示
す図
【図7】従来のインダクタ素子の構成を示す斜視図
【図8】従来のトランス素子の構成を示す斜視図
【図9】従来のバラン素子の構成を示す斜視図
【符号の説明】
1、2、11、12、31、32、51、52、53、
71、72、101、102、120、121、14
1、142 誘電体層 3、13、33、54、73、103、122、143
第1の導体層 4、14、34、55、74、104、123、144
第2の導体層 56 第3の導体層 5、15、35、57、75、105、124、145
第1のコイルパターン 6、16、36、58、76、106、125、146
第2のコイルパターン 17、37、59、77、147 第3のコイルパター
ン 18、38 第4のコイルパターン 7、19、20、21、22、39、40、41、4
2、43、60、61、62、78、79、80、10
6、107、128、129、130、131、14
9、150、151 スルーホール 108、126、127 引き出しパターン 148 引き出し線

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】2層以上の導体層をもつ多層基板の第1の
    導体層にスパイラル形状の第1のコイルパターンを形成
    し、前記第1の導体層と対面する第2の導体層に前記第
    1のコイルパターンと反対巻きのスパイラル形状の第2
    のコイルパターンを形成し、前記第1のコイルパターン
    の内側の端と前記第2のコイルパターンの内側の端をス
    ルーホールで接続して構成したインダクタ素子。
  2. 【請求項2】2層以上の導体層をもつ多層基板の第1の
    導体層に互いに2重スパイラル構成とした第1および第
    2のコイルパターンを形成し、前記第1の導体層と対面
    する第2の導体層に前記第1および前記第2のコイルパ
    ターンと反対巻きで互いに2重スパイラル構成とした第
    3および第4のコイルパターンを形成し、前記第1のコ
    イルパターンの内側の端と前記第3のコイルパターンの
    内側の端を第1のスルーホールで接続し、前記第2のコ
    イルパターンの内側の端と前記第4のコイルパターンの
    内側の端を第2のスルーホールで接続して構成したトラ
    ンス素子。
  3. 【請求項3】3層以上の導体層をもつ多層基板の第1の
    導体層に互いに2重スパイラル構成とした第1および第
    2のコイルパターンを形成し、前記第1の導体層と対面
    する第2の導体層に前記第1および前記第2のコイルパ
    ターンと反対巻きで互いに2重スパイラル構成とした第
    3および第4のコイルパターンを形成し、前記第1のコ
    イルパターンの内側の端と前記第3のコイルパターンの
    内側の端を第1のスルーホールで接続し、前記第2のコ
    イルパターンの内側の端と前記第4のコイルパターンの
    内側の端を第2のスルーホールで第3の導体層のグラン
    ドパターンに接続し、前記第3のコイルパターンの外側
    の端を第3のスルーホールで前記グランドパターンに接
    続して構成したバラン素子。
  4. 【請求項4】4層以上の導体層をもつ多層基板の第1の
    導体層にスパイラル形状の第1のコイルパターンを形成
    し、前記第1の導体層と対面する第2の導体層に前記第
    1のコイルパターンと同方向巻きのスパイラル形状の第
    2のコイルパターンを形成し、前記第1の導体層と対面
    する第3の導体層に前記第1のコイルパターンと反対巻
    きのスパイラル形状の第3のコイルパターンを形成し、
    前記第1、前記第2および前記第3のコイルパターンの
    内側の端をスルーホールで第4の導体層のグランドパタ
    ーンに接続して構成したバラン素子。
  5. 【請求項5】3層以上の導体層をもつ多層基板の第1の
    導体層に互いに2重スパイラル構成とした第1および第
    2のコイルパターンを形成し、前記第1の導体層と対面
    する第2の導体層に前記第1および前記第2のコイルパ
    ターンと反対巻きでスパイラル形状とした第3のコイル
    パターンを形成し、前記第1、前記第2および前記第3
    のコイルパターンの内側の端をスルーホールで第3の導
    体層のグランドパターンに接続して構成したバラン素
    子。
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