[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH09260645A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH09260645A
JPH09260645A JP8063242A JP6324296A JPH09260645A JP H09260645 A JPH09260645 A JP H09260645A JP 8063242 A JP8063242 A JP 8063242A JP 6324296 A JP6324296 A JP 6324296A JP H09260645 A JPH09260645 A JP H09260645A
Authority
JP
Japan
Prior art keywords
resistance
semiconductor device
source
region
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8063242A
Other languages
English (en)
Inventor
Tadashi Natsume
正 夏目
Tadao Bandai
忠男 万代
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP8063242A priority Critical patent/JPH09260645A/ja
Publication of JPH09260645A publication Critical patent/JPH09260645A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 オン抵抗を低減した半導体装置を提供する。 【解決手段】 一導電型のドレイン領域１４に規則的に
配列された反対導電型ボディ領域１３と、前記ボディ領
域１３内に配置された一導電型のソース領域１４と、前
記ソース領域１４とドレイン領域間にチャネルを形成す
るゲート電極１６と、前記ソース領域１４をで共通接続
するソース電極１５とを備えた半導体素子であって、前
記ソース電極１５の膜厚を４μ〜１０μの範囲内に設定
し、前記ソース電極１５とソースリード端子２３をワイ
ヤ２４で接続している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、半導体装置に関し、特
に低オン抵抗の半導体装置に好適に利用できるものであ
る。
【０００２】
【従来の技術】図５は、従来の一般的な半導体装置（パ
ワーMOSFET）を示す断面図である。Ｎ+型のシリコン半
導体基板１にはＮ-型のエピタキシャル層２を有してい
る。ドレイン領域となるN+型のエピタキシャル層２に
は、多数の規則的に配列されたP型のボディ領域３を備
えており、P型のボディ領域３内にはＮ+型のソース領域
が形成され、個々のセルを構成している。相隣接するボ
ディ領域３、３間には、薄いゲート絶縁膜を介して多結
晶シリコンからなるゲート電極６が配置されている。そ
して、表面にアルミ膜を堆積したソース電極５は、ソー
ス領域５Ａ及びボディ領域３を短絡した状態で接続され
る。
【０００３】上述した半導体装置は、通常、金属をベー
スとした基板またはＴＡＢ上に実装され、ゲート電極、
ソース電極がそれぞれ、周辺に配置された導電パターン
又はリード端子とワイヤで電気的に接続され、所定出力
の電流を周辺回路に供給する。
【０００４】
【発明が解決しようとする課題】かかる半導体装置は、
大電流化に対応するためにオン抵抗（ＲDS）の低減が行
われている。半導体素子デバイスのオン抵抗は、一般的
に図６に示すように、チャネル抵抗（ＲCH）、エピタキ
シャル層（ＲEPI）、基板抵抗（ＲSUB）の和であり、更
に詳細には、ソース電極の配線抵抗も含まれ、半導体装
置全体のオン抵抗を考えるときはワイヤの配線抵抗をも
考慮される。このオン抵抗を低減させるために、半導体
素子のセルサイズの小型化及び各セルの微細化によっ
て、チャネル抵抗（ＲCH）の抵抗値を低減させることが
行われている。
【０００５】セルサイズの微細化等によって、半導体素
子デバイスのオン抵抗を低減させた場合であっても、上
記したように、ソース電極、及びワイヤの自己配線抵抗
が影響を及ぼしオン抵抗の低減化の妨げとなり、ワイヤ
接続を行った後の半導体装置自体のオン抵抗を低減化し
た超低オン抵抗の半導体装置を提供することが困難であ
った。
【０００６】かかる課題は、オン抵抗が比較的大きい、
例えば、３０mΩ以上もある半導体素子においては、半
導体装置全体のオン抵抗成分の内、配線の抵抗値のしめ
る割合が比較的小さいためにある程度無視することがで
きる。しかし、半導体素子のオン抵抗が小さい、例え
ば、１〜２９mΩの半導体素子デバイスにおいては、半
導体装置の全オン抵抗成分の内、ワイヤ等の配線抵抗成
分の占める割合が大きいために、ワイヤ等の配線抵抗が
無視できなくなり、それらの配線抵抗を低減化させるこ
とにより半導体装置全体のオン抵抗の低減化がおこなう
ことができる。
【０００７】しかしながら、従来では、図示しないがソ
ース電極とソースリード端子を接続するワイヤ線の本数
を増加させることによって、装置のオン抵抗の低減化を
行っていたが、ボンディング領域の制限、あるいは、ワ
イヤ線の長さが長くなり周辺ノイズを拾う恐れがあり、
信頼性が低下するという課題があった。本発明は、上述
した事情に鑑みて成されたものであり、ワイヤ等の配線
抵抗をも考慮した超低オン抵抗の半導体装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するために、以下の構成を採用した。即ち、第１の構
成は、一導電型のドレイン領域に規則的に配列された反
対導電型ボディ領域と、前記ボディ領域内に配置された
一導電型のソース領域と、前記ソース領域とドレイン領
域間にチャネルを形成するゲート電極と、前記ソース領
域をで共通接続するソース電極とを備えた半導体素子で
あって、前記ソース電極の膜厚を４μ〜１０μの範囲内
に設定し、前記ソース電極とソースリード端子をワイヤ
で接続したたことを特徴とする。
【０００９】ここで、前記半導体素子のオン抵抗は、比
較的低抵抗な、具体的には、１〜３０mΩであることを
特徴としている。一方、前記ソース電極は同一あるいは
異種の金属の２層構造としてもよい。次に、第２の構成
は、一導電型のドレイン領域に規則的に配列された反対
導電型ボディ領域と、前記ボディ領域内に配置された一
導電型のソース領域と、前記ソース領域とドレイン領域
間にチャネルを形成するゲート電極と、前記ソース領域
をで共通接続するソース電極とを備えた半導体素子であ
って、前記ソース電極とソースリード端子を接続するワ
イヤの前記ソース電極との接触領域を連続的に長く形成
し長形状となるようにしたことを特徴とする。
【００１０】ここで、前記半導体素子のオン抵抗は、比
較的低抵抗な、具体的には、１〜３０mΩであることを
特徴としている。
【００１１】
【発明の実施の形態】
（１）第１の実施形態 図１は、本発明を構成する半導体素子（パワーMOSFET)
を示す断面図である。Ｎ+型のシリコン半導体基板１１
にはN-型のエピタキシャル層１２を有している。ドレイ
ン領域となるN-型のエピタキシャル層１２には、多数の
規則的に配列されたP型のボディ領域１３を備えてお
り、P型のボディ領域１３内にはＮ+型のソース領域が形
成され、個々のセルを構成している。
【００１２】相隣接するボディ領域１３、１３間には、
薄いゲート絶縁膜を介して多結晶シリコンからなるゲー
ト電極１６が配置され、ボディ領域１３とソース領域間
にチャネル領域が形成される。かかる、チャネル領域
は、オン抵抗を低減させるために微細化されて形成され
る。この図には、図示されないが、セルの外側にガード
リング領域も形成され、オン抵抗の更なる低減化が行わ
れている。
【００１３】ボディ領域１３及びソース領域１４は、表
面に堆積されるアルミニウムからなるソース電極１５で
短絡状態で接続される。本発明では、ソース電極１５の
膜厚を４〜１０μ厚に設定し、ソース電極１５自体の配
線抵抗の低抵抗化を図り、半導体装置全体のオン抵抗の
増加を抑制するものである。
【００１４】ソース電極１５のアルミニウムは通常のス
パッタリング装置を用いて堆積することができ、好まし
い膜厚は、ターゲットとするオン抵抗値によって異なる
が、例えば、５μ程度の膜厚がもっとも好ましい。これ
以上の膜厚のアルミニウムを堆積させ、配線抵抗を更に
低減させることも可能であるが、膜厚をあまり厚くする
と堆積工程で不具合が生じる可能性がある。
【００１５】上述した半導体素子は、金属をベースとし
た基板またはTAB上に固着実装される。この実施例で
は、図２に示す如く、銅ベースのTAB２１上にろう材を
介して実装される。かかる、半導体素子のゲート電極１
６、及びソース電極１５は、TAB２１と分離配置された
金属からなるゲートリード端子２２、及びソースリード
端子２３にそれぞれワイヤ線２４でボンディング接続さ
れる。両端子２２、２３の間からはTAB２１と一体化さ
れたドレインリード端子２１Aが導出されている。
【００１６】本発明では、半導体素子のオン抵抗をデバ
イス内部で超低抵抗化している、特にソース電極１５の
自己配線抵抗を極力低くしているために、ワイヤ接続後
の半導体装置全体の全オン抵抗成分の内、ワイヤの配線
抵抗成分の割合が大きいときであっても、半導体装置全
体のオン抵抗の増加を抑制することができる。この実施
例では、ソース電極１５となるアルミニウム膜の膜厚を
１層で５μ厚に形成したが、図３に示す如く、ソース電
極を同一あるいは異種の金属材料を積層してソース電極
の膜厚を５μあるいはそれ以上の膜厚のソース電極１５
を形成することができる。この場合、例えば、一層目を
アルミニウム、二層目を銅でそれぞれ２〜３μ厚に堆積
すればよい。この場合、二層目が銅であるためにアルミ
ワイヤ線を用いてボンディング接続するときにはボンデ
ィング領域上にはニッケルメッキ膜が形成されている。
【００１７】（２）第２の実施形態 図４は、本発明の他の半導体装置（パワーMOSFET)を示
す断面図である。図４において、半導体素子デバイスの
構造自体は、図１と略同じであり、異なるところは、こ
の実施形態の発明では、ソース電極の膜厚が従来と同じ
様に２〜３μ厚で形成られ、それ以外は図１と同じであ
るために、ここでは説明を省略する。
【００１８】この実施形態の特徴とするところは、ソー
ス電極１５とソースリード端子２２を接続するワイヤ線
２４のソース電極１５との接触領域を連続的に長くし、
接合部分３１が長形状となるようにボンディング接続さ
れているところである。ソース電極１５とワイヤ線２４
のボンディングは通常のボンディング装置を用いること
ができる。
【００１９】本発明では、半導体素子のソース電極１５
とワイヤ線２４の接触領域が大きいために、接合部分３
１の抵抗を従来より低減することができ、ワイヤ線２４
の配線抵抗自体を従来より低減させることができる。そ
の結果、オン抵抗を低抵抗化した半導体素子をTAB上に
実装したときであっても、配線抵抗をも含めた全オン抵
抗の抵抗値の増加を抑制することができる。
【００２０】
【発明の効果】以上に説明したように、本発明の半導体
装置によれば、ソース電極の膜厚を厚くし、ソース電極
の自己抵抗を極力低くし、半導体素子のオン抵抗をデバ
イス内部で超低抵抗化していることにより、全オン抵抗
成分の内、ワイヤの配線抵抗成分の割合が大きいときで
あっても、半導体装置全体を見た場合に、オン抵抗の増
加を抑制することができる。その結果、半導体装置の出
力電流の損失を抑制すると共に、発熱を抑制することが
でき、信頼性の優れた半導体装置を提供することができ
る。
【００２１】又、他の本発明の半導体装置によれば、半
導体素子のソース電極とワイヤ線の接触領域を連続的に
長くボンディング接続することにより、接合領域が大き
くなり、接合部分の抵抗を従来より低減することがで
き、ワイヤ線の配線抵抗自体を従来より低減させること
ができ、半導体装置の全オン抵抗の抵抗値の増加を抑制
することができる。その結果、半導体装置の出力電流の
損失を抑制すると共に、発熱を抑制することができ、信
頼性の優れた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に用いられる第１の実施形態の半導体素
子の断面図。
【図２】本発明の第１の実施形態の半導体装置の断面
図。
【図３】本発明に用いられる第２の実施形態の半導体素
子の断面図。
【図４】本発明に用いられる第２の実施形態の半導体素
子の断面図。
【図５】従来の半導体素子の断面図。
【図６】従来の半導体素子の断面図。
【符号の説明】
１１ 半導体基板 １２ エピタキシャル層 １３ ボディ領域 １４ ソース領域 １５ ソース電極 １６ ゲート電極 ２１ ＴＡＢ ２２、２３ リード端子 ２４ ワイヤ線

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】一導電型のドレイン領域に規則的に配列さ
    れた反対導電型ボディ領域と、前記ボディ領域内に配置
    された一導電型のソース領域と、前記ソース領域とドレ
    イン領域間にチャネルを形成するゲート電極と、前記ソ
    ース領域をで共通接続するソース電極とを備えた半導体
    素子であって、前記ソース電極の膜厚を４μ〜１０μの
    範囲内に設定し、前記ソース電極とソースリード端子を
    ワイヤで接続したことを特徴とする半導体装置。
  2. 【請求項２】前記ソース電極は同一あるいは異種の金属
    の２層構造であることを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】一導電型のドレイン領域に規則的に配列さ
    れた反対導電型ボディ領域と、前記ボディ領域内に配置
    された一導電型のソース領域と、前記ソース領域とドレ
    イン領域間にチャネルを形成するゲート電極と、前記ソ
    ース領域をで共通接続するソース電極とを備えた半導体
    素子であって、 前記ソース電極とソースリード端子を接続するワイヤの
    前記ソース電極との接触領域を連続的に長く形成し長形
    状となるようにしたことを特徴とする半導体装置。
  4. 【請求項４】前記半導体素子のオン抵抗が１mΩで〜３
    ０mΩであることを特徴とする請求項１乃至請求項３記
    載の半導体装置。
JP8063242A 1996-03-19 1996-03-19 半導体装置 Pending JPH09260645A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8063242A JPH09260645A (ja) 1996-03-19 1996-03-19 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8063242A JPH09260645A (ja) 1996-03-19 1996-03-19 半導体装置

Publications (1)

Publication Number Publication Date
JPH09260645A true JPH09260645A (ja) 1997-10-03

Family

ID=13223573

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8063242A Pending JPH09260645A (ja) 1996-03-19 1996-03-19 半導体装置

Country Status (1)

Country Link
JP (1) JPH09260645A (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008502156A (ja) * 2004-06-03 2008-01-24 インターナショナル レクティファイアー コーポレイション 接触抵抗が低減された半導体デバイス
JP2010516049A (ja) * 2007-01-08 2010-05-13 ビシェイ−シリコニクス 平坦化された金属高密度パワーｍｏｓｆｅｔ
KR20120094425A (ko) * 2011-02-16 2012-08-24 에스피티에스 테크놀러지스 리미티드 알루미늄 층 증착 방법
US8390131B2 (en) 2004-06-03 2013-03-05 International Rectifier Corporation Semiconductor device with reduced contact resistance
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9670574B2 (en) 2011-02-16 2017-06-06 Spts Technologies Limited Methods of depositing aluminium layers
JP2017157851A (ja) * 2013-03-29 2017-09-07 富士電機株式会社 半導体装置および半導体装置の製造方法
US9761696B2 (en) 2007-04-03 2017-09-12 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8390131B2 (en) 2004-06-03 2013-03-05 International Rectifier Corporation Semiconductor device with reduced contact resistance
JP2008502156A (ja) * 2004-06-03 2008-01-24 インターナショナル レクティファイアー コーポレイション 接触抵抗が低減された半導体デバイス
JP2010516049A (ja) * 2007-01-08 2010-05-13 ビシェイ−シリコニクス 平坦化された金属高密度パワーｍｏｓｆｅｔ
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9761696B2 (en) 2007-04-03 2017-09-12 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
KR20120094425A (ko) * 2011-02-16 2012-08-24 에스피티에스 테크놀러지스 리미티드 알루미늄 층 증착 방법
JP2012167370A (ja) * 2011-02-16 2012-09-06 Spts Technologies Ltd アルミニウム膜被着方法
US9670574B2 (en) 2011-02-16 2017-06-06 Spts Technologies Limited Methods of depositing aluminium layers
JP2017157851A (ja) * 2013-03-29 2017-09-07 富士電機株式会社 半導体装置および半導体装置の製造方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US10283587B2 (en) 2014-06-23 2019-05-07 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
US10340377B2 (en) 2014-08-19 2019-07-02 Vishay-Siliconix Edge termination for super-junction MOSFETs
US10444262B2 (en) 2014-08-19 2019-10-15 Vishay-Siliconix Vertical sense devices in vertical trench MOSFET
US10527654B2 (en) 2014-08-19 2020-01-07 Vishay SIliconix, LLC Vertical sense devices in vertical trench MOSFET

Similar Documents

Publication Publication Date Title
US8154129B2 (en) Electrode structure and semiconductor device
US4799093A (en) Semiconductor memory device having a mos transistor and superposed capacitor
JPH09260645A (ja) 半導体装置
WO2007007445A1 (ja) 半導体装置及びその製法
JPH02146747A (ja) 半導体装置
JP2006505955A (ja) チップスケールのショットキーデバイス
JP5154000B2 (ja) 半導体装置
US7368380B2 (en) Method of manufacturing semiconductor device
US11658093B2 (en) Semiconductor element with electrode having first section and second sections in contact with the first section, and semiconductor device
JP3655181B2 (ja) 半導体装置およびそのパッケージ
JP4344560B2 (ja) 半導体チップおよびこれを用いた半導体装置
JP2013045973A (ja) 半導体装置
JPH1022322A (ja) 半導体装置
JPH0645504A (ja) 半導体装置
US11387334B2 (en) Semiconductor device with electrode plating deposition
JP2001035983A (ja) 半導体装置
US4885630A (en) High power multi-layer semiconductive switching device having multiple parallel contacts with improved forward voltage drop
JP2017011176A (ja) 半導体装置および半導体装置の製造方法
JP4962409B2 (ja) 半導体装置及びその製法
WO2022024572A1 (ja) 半導体装置
EP0266093A2 (en) Process of making a high power multi-layer semiconductive switching device with multiple parallel contacts
JP7180842B2 (ja) 半導体装置
JP2932824B2 (ja) 磁気抵抗センサ
JPH07130790A (ja) 半導体装置の電極構造
JP4951851B2 (ja) 半導体装置