JPH09231164A

JPH09231164A - バスブリッジおよびそれを備えた計算機システム

Info

Publication number: JPH09231164A
Application number: JP4112996A
Authority: JP
Inventors: Takuya Kawakami; 拓也川上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-02-28
Filing date: 1996-02-28
Publication date: 1997-09-05
Anticipated expiration: 2016-02-28
Also published as: JP3061106B2

Abstract

(57)【要約】【課題】高速なＣＰＵバスから低速なＩＯバスへのリ
ードアクセスを、バスのプロトコルに変更を加えずに、
ＣＰＵバスを占有することなくＩＯバスをアクセスする
ことを可能にし、ＣＰＵとＣＰＵバスの使用効率を向上
すること。【解決手段】ライト動作時、制御回路１７は、アドレ
スレジスタ１１のアドレスとプリフェッチ指示アドレス
が一致した場合には、ライトデータによって指示された
アドレスをプリフェッチバッファ１３のアドレス部１３
−１にラッチし、ＩＯバス３０へプリフェッチのための
リードを行い、リードされたデータをプリフェッチバッ
ファ１３のデータ部１３−１にラッチする。リード動作
時、制御回路１７は、アドレスレジスタ１１のアドレス
とプリフェッチバッファ１３のアドレス部１３−１のア
ドレスが一致した場合に、そのアドレスに対応するプリ
フェッチバッファ１３のデータ部１３−２のデータをＣ
ＰＵバス２０に出力させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵが接続され
るＣＰＵバスと、入出力デバイスが接続されるＩＯバス
との間でバス交換を行うバスブリッジに関する。

【０００２】

【従来の技術】一般に計算機システムにおいて、ＣＰＵ
はデータ幅の広い高速なＣＰＵバスに接続され、これに
対して、キーボード、プリンタなどの入出力装置はデー
タ幅に狭い低速なＩＯバスに接続されている。ＣＰＵバ
スとＩＯバスとはそれらの間のバス交換を行うバスブリ
ッジにより接続されている。

【０００３】従来のバスブリッジでは、ＣＰＵが入出力
装置に対してデータをライトするライト動作に関しては
ライトバッファを用いることにより、ＩＯバスでのライ
ト動作の完了を待たずにＣＰＵバス上でのライト動作を
終了することができる。しかしながら、ＣＰＵが入出力
装置からデータをリードするリード動作の場合、ＣＰＵ
はＩＯバスに接続された入出力装置からの応答を待つ必
要がある。そのため、ＩＯバス上でのリード動作が完了
するまでの間、ＣＰＵバスを占有し、その間、ＣＰＵは
他の処理を実行することができず、さらにＣＰＵバスを
使用する他のデバイスもＣＰＵバスを使用することがで
きない。

【０００４】このようなＣＰＵバスの使用効率の低下を
防ぐために、ＣＰＵバスがマルチプロセッサ用に設計さ
れた専用のバスの場合、バスアクセスの起動サイクルと
応答データサイクルを分割するスプリットトランザクシ
ョンという技術が知られている。例えば、特開平６−１
４９７３０号公報（以下、先行技術１と呼ぶ）には、ス
プリットトランザクションを行うマルチチプロセッサシ
ステムの一例が記載されている。

【０００５】なお、本発明に関連する他の先行技術が種
々知られている。例えば、特開平５−１６５７６１号公
報（以下、先行技術２と呼ぶ）には、リニアなアドレス
のデータ転送以外にランダムなアドレスのデータ転送が
行われることがあっても、高速データ転送が正しく行わ
れるようにした「ＤＭＡコントローラ」が開示されてい
る。この先行技術２では、８ビットデータ幅の低速バス
に接続されるＤＭＡ機器からの転送要求時、要求アドレ
スは第１のレジスタに、該当のデータは８ビットデータ
バッファにラッチされる。比較器は第１のレジスタの示
す今回の要求アドレスと第２のレジスタの示す前回要求
アドレスのそれぞれの下位３ビットを除く部分を比較す
る。制御部は比較器での不一致検出時は、第２のレジス
タ、６４ビットデータバッファの内容を６４ビットデー
タ幅の高速バスを介して主メモリへ転送した後、第１の
レジスタ、８ビットデータバッファの内容を第２のレジ
スタ、６４ビットデータバッファに移し、一致検出時
は、第１のレジスタ、８ビットデータバッファの内容を
第２のレジスタ、６４ビットデータバッファに移し、一
杯になると、主メモリへの転送を行う。

【０００６】特開平４−３６５１５７号公報（以下、先
行技術３と呼ぶ）にも、上記先行技術２と同様な、リニ
アなアドレスのデータ転送以外にランダムなアドレスの
データ転送が行われることがあっても、高速データ転送
が行えるようにした「ＤＭＡコントローラ」が開示され
ている。この先行技術３では、ＤＭＡ機器により低速バ
スを介して前回データ転送要求されたメモリアドレスの
主メモリデータを含む高速バスのデータ幅分のデータブ
ロックを保持するデータキャッシュ並びにそのブロック
アドレスを保持する第１のレジスタを持つキャッシュ部
と、次のデータブロックを保持するデータバッファ並び
に次のブロックアドレスを保持する第２のレジスタを持
つバッファ部との２段構成とする。ＤＭＡ機器からのデ
ータ転送要求時には、その要求アドレスを保持する第３
のレジスタの示すブロックアドレスと第１または第２の
レジスタの内容とを比較器にて比較することにより、要
求アドレスのデータがキャッシュ部またはバッファ部に
存在するか否かを検出する。

【０００７】特開平２−２４５９５９号公報（以下、先
行技術４と呼ぶ）には、低速バスによりデータ転送が所
定量だけ実行されると高速バスによるデータ転送を開始
して両方の転送を並行に行うことにより、低速バスと高
速バスとの両方の転送時間を低速バスの転送時間とほぼ
等しくできるようにした「入出力制御装置におけるデー
タ転送方式」が開示されている。先行技術４は、低速バ
スを介して転送されるデータは第１ＤＭＡ制御部の制御
によりバッファに順次格納されるとともに所定量検出手
段にも入力してデータ量が計数される。転送データ量が
所定値に達すると、所定量検出手段から起動出力が発生
し、第２ＤＭＡ制御部は高速バスを介して入出力装置へ
のＤＭＡ転送動作を開始する。このデータ転送はバッフ
ァに格納された先頭データから順に送出され、同時に低
速バスによるバッファへの転送が並行して実行される。
これにより全体の転送時間を低速バスのデータ転送時間
に近づけることができる。

【０００８】特開昭６１−４８０５９号公報（以下、先
行技術５と呼ぶ）には、処理装置の高速ＣＰＵバスと複
数のプロセス入力装置（ＰＩ）、プロセス出力装置（Ｐ
Ｏ）を接続する低速バスとをデータメモリで結合し、デ
ータバァファ機能を有するアダプタを設けることによ
り、処理能力の向上を図った「バスアダプタ」が開示さ
れている。先行技術５では、ＣＰＵとメモリ間のデータ
転送は、バス切換フリップフロップを“１”にセット
し、メモリ制御回路はＣＰＵバスのＣＰＵ読出／書込制
御信号、ＣＰＵ同期パルス、メモリアクセス信号でメモ
リを制御する。メモリのアドレスはマルチプレクサを通
してＣＰＵアドレスバスが結合され、データは双方向ス
リーステートゲート回路によりＣＰＵデータバスに結合
される。メモリ、入出力バス間のデータ転送は、バス切
換フリップフロップを“０”にリセットし、入出力バス
タイミング信号発生回路の制御信号を有効にし、入出力
アドレスカウンタを起動させ、ＰＩからメモリに、メモ
リからＰＯに転送する。

【０００９】特開昭５８−２０１１３７号公報（以下、
先行技術６と呼ぶ）には、転送速度の異なる入出力バス
に接続される装置間のデータ転送装置チャネルにおい
て、ＦＩＦＯ形式のデータバッファを介することによ
り、自身の接続されたバスの転送速度で入出力する「デ
ータ転送方式」が開示されている。装置Ａからのバスに
アドレス情報を送り、デバイスアドレス選択回路がアド
レスに一致を検出するとアドレス信号線を“１”にセッ
トする。装置Ａからのストローブ信号でゲートして、レ
シーバ回路を介して入力したデータを信号線でゲートし
てデータバッファに格納し、制御回路により、後段のバ
ッファにデータをＦＩＦＯ形式で格納し、この転送は書
込み速度より速い。データが後段のバッファに格納され
ると制御信号からの信号により装置Ｂは読込みを始める
が、装置Ａより装置Ｂの方が高速の時は、バッファが満
杯になるまで満杯になるまで読込みを待つ。これによ
り、伝送速度の異なる系統間のデータ転送を効率よく行
う。

【００１０】

【発明が解決しようとする課題】上述したように、従来
のバスブリッジでは低速なＩＯバスのリード中はＣＰＵ
の動作ができず、また高速なＣＰＵバスが占有されてし
まうために、バスの使用効率が低下してしまうという問
題がある。

【００１１】これを防ぐために、上記先行技術１に開示
されているように、バス自体に変更を加え、スプリット
転送をサポートする技術が知られている。しかしなが
ら、この技術を実現するためには、ＣＰＵやＩ／Ｏデバ
イス自体の変更が必要となってしまう。

【００１２】したがって、本発明の課題は、バスのプロ
トコルに変更を加えずに、ソフトウェアによるアクセス
方法の変更のみで、高速なＣＰＵバスを占有することな
く、低速なＩＯバスに対するリード動作を行うことがで
きるバスブリッジを提供することにある。

【００１３】なお、先行技術２及び３は、ＣＰＵを介さ
ずに、低速バスに接続されるＤＭＡ機器から高速バスに
接続される主メモリへデータを転送するＤＭＡコントロ
ーラを開示しているに過ぎず、ＣＰＵから低速なＩＯバ
スに接続された入出力装置にリードアクセスする技術に
ついては何等開示しておらず示唆もしていない。また、
先行技術２及び３は、データを一時的に格納するための
データバッファやキャッシュ部等の一時記憶装置を備え
ているとはいうものの、その使用目的はＤＭＡ機器から
のデータを主メモリへ転送する前に、単に一時的に保持
するためである。先行技術４も、先行技術２及び３と同
様に、ＣＰＵを介さずに、低速バスを介して転送されて
きたデータを高速バスへ転送する技術を開示しているに
過ぎない。先行技術５は、ＣＰＵとメモリと間のデータ
転送と、メモリと入出力バスと間のデータ転送とを開示
しているに過ぎない。先行技術６は、転送速度の異なる
入出力バスに接続される装置間のデータ転送装置チャネ
ルを開示しているに過ぎず、片方の装置がＣＰＵである
ときのリードアクセスにおける問題を認識していない。

【００１４】

【課題を解決するための手段】本発明によるバスブリッ
ジは、ＣＰＵが接続される高速なＣＰＵバスと、入出力
デバイスが接続される低速なＩＯバスとの間でバス変換
を行うバスブリッジにおいて、事前にＩＯバスのリード
を行うことによって得られたデータの準備を行うプリフ
ェッチバッファと、このプリフェッチバッファに対する
データの書込み及び読出しを制御する制御部とを含むこ
とを特徴とする。

【００１５】また、本発明による計算機システムは、Ｃ
ＰＵと、このＣＰＵが接続された高速なＣＰＵバスと、
低速入出力装置と、この低速入出力装置が接続された低
速なＩＯバスと、ＣＰＵバスとＩＯバスとの間でバス変
換を行うバスブリッジとを有する計算機システムにおい
て、バスブリッジは、事前にＩＯバスのリードを行うこ
とによって得られたデータの準備を行うプリフェッチバ
ッファと、このプリフェッチバッファに対するデータの
書込み及び読出しを制御する制御部とを含み、ＣＰＵ
は、ＩＯバスに対してリードアクセスを行う場合、先
ず、プリフェッチバッファに対して低速入出力装置から
必要なリードデータを事前にプリフェッチデータとして
格納させるプリフェッチライト要求をＣＰＵバス上に出
し、その後に、プリフェッチバッファからプリフェッチ
データをリードするためのリード要求をＣＰＵバス上に
出す手段を有することを特徴とする。

【００１６】

【作用】上記の構成において、ＣＰＵバス上のライトア
ドレスとプリフェッチを指示するためのアドレスとが一
致した場合に、ライトデータをプリフェッチバッファの
アドレス部にプリフェッチアドレスとして保持し、ＣＰ
Ｕバスのアクセスを直ちに完了し、ＩＯバスに対してそ
のアドレスに対するリードを開始する。

【００１７】ＩＯバスからリードされたデータを、プリ
フェッチバッファのそのアドレスに対応するデータ部に
プリフェッチデータとして格納する。既に同じアドレス
がプリフェッチバッファに存在する場合は、古いプリフ
ェッチデータを新しいプリフェッチデータで上書きす
る。

【００１８】ＣＰＵバスからＩＯバスへのリード要求が
来た場合、このリード要求によるリードアドレスがプリ
フェッチバッファのアドレス部のプリフェッチアドレス
と一致する場合には、ＩＯバスへのリードアクセスは出
さずに、プリフェッチバッファのデータ部のプリフェッ
チデータをＣＰＵバスに出力してリードアクセスを完了
させる。

【００１９】リード要求のあったリードアドレスがプリ
フェッチバッファのアドレス部のプリフェッチアドレス
と一致するものがなかった場合には、従来のバスブリッ
ジと同様にＩＯバスへリードのアクセスを出し、リード
されたデータをＣＰＵバスに出力する。

【００２０】ＩＯバスへのライト要求は、ライトアドレ
スをアドレスレジスタ、ライトデータをデータレジスタ
にラッチした時点でＩＯバス上のライトアクセスが完了
するのを待たずにＣＰＵバス上のライドアクセスを完了
する。

【００２１】このように上記の構成によれば、ＣＰＵが
低速のＩＯバスのリードアクセスを行う場合、プリフェ
ッチ指示アドレスに対して、あらかじめリード要求を行
うアドレスをプリフェッチバッファにプリフェッチアド
レスとしてライトしておくことにより、後から行われる
そのアドレスに対するリードはプリフェッチされたデー
タを使用することにより、ＣＰＵバス上では最短のリー
ドサイクルで完了することができ、プリフェッチから実
際のリードまでの間、ＣＰＵは他の処理を行うことがで
きる。また、ＣＰＵバスをその間他のデバイスが使用す
ることができるため、ＣＰＵバスを有効に使用すること
が可能で、処理性能を向上することができる。

【００２２】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して詳細に説明する。

【００２３】図１に本発明の一実施の形態に係るバスブ
リッジの構成を示し、図２に図１に示したバスブリッジ
を備えた計算機システムを示す。

【００２４】最初に、図２を参照して、計算機システム
は、本発明に係るバスブリッジ１０と、ＣＰＵバス２０
と、ＩＯバス３０と、ＣＰＵ４０と、主記憶装置５０
と、グラフィック表示デバイス６０と、高速Ｉ／Ｏデバ
イス７０と、低速Ｉ／Ｏデバイス８０とを備えている。

【００２５】ＣＰＵ４０は本計算機システムの中枢をな
している。主記憶装置５０は各種プログラム、データ等
を格納する。グラフィック表示デバイス６０は画面表示
を行う。高速Ｉ／Ｏデバイス７０はディスク装置やネッ
トワーク等のデバイスである。これらＣＰＵ４０、主記
憶装置５０、グラフィック表示デバイス６０、および高
速Ｉ／Ｏデバイス７０は高速なＣＰＵバス２０に接続さ
れている。低速Ｉ／Ｏデバイス８０はキーボードやプリ
ンタ等の比較的低速な装置であり、低速なＩＯバス３０
に接続されている。バスブリッジ１０は、ＣＰＵバス２
０とＩＯバス３０との間のデータ転送を制御する。

【００２６】図２に移って、バスブリッジ１０は、ＣＰ
Ｕ側アドレスレジスタ１１と、ＣＰＵ側データレジスタ
１２と、プリフェッチバッファ１３と、比較回路１４
と、ＩＯ側アドレスレジスタ１５と、ＩＯ側データレジ
スタ１６と、制御回路１７と、プリフェッチ指示アドレ
スレジスタ１８とを有する。

【００２７】ＣＰＵ側アドレスレジスタ１１はＣＰＵバ
ス２０に接続されており、ＣＰＵバス２０からのデータ
転送要求時に送られるアドレスをラッチするためのレジ
スタである。ＣＰＵ側データレジスタ１２もＣＰＵバス
２０に接続されており、ＣＰＵバス２０からのライトデ
ータをラッチするためのレジスタである。プリフェッチ
バッファ１３は、プリフェッチするアドレスを保持する
アドレス部１３−１と、リードされたデータをプリフェ
ッチデータとして保持するデータ部１３−２とから構成
されている。

【００２８】比較回路１４は、アドレスレジスタ１１に
保持されたＣＰＵバス２０からのライトアドレスとプリ
フェッチ指示アドレスレジスタ１８に保持されたプリフ
ェッチ指示アドレスとを比較し、アドレスレジスタ１１
に保持されたＣＰＵバス２０からのリードアドレスとプ
リフェッチバッファ１３のアドレス部１３−１に保持さ
れたプリフェッチアドレスとを比較し、プリフェッチ指
示アドレスに対するライトデータとプリフェッチバッフ
ァ１３のアドレス部１３−１に保持されたプリフェッチ
アドレスとを比較し、これら比較結果を制御回路１７へ
送出する。

【００２９】ＩＯ側アドレスレジスタ１５は、ＣＰＵ側
アドレスレジスタ１１とＩＯバス３０とプリフェッチバ
ッファ１３のアドレス部１３−１とに接続されており、
ＩＯバス３０へのデータ転送要求時にＣＰＵ側アドレス
レジスタ１１に保持されたアドレスまたはプリフェッチ
バッファ１３のアドレス部１３−１に保持されたプリフ
ェッチアドレスをラッチする。ＩＯ側データレジスタ１
６は、ＣＰＵ側データレジスタ１２とＩＯバス３０とプ
リフェッチバッファ１３のデータ部１３−２とに接続さ
れており、ＩＯバス３０へのライトデータ、ＩＯバス３
０上のリードデータをラッチする。

【００３０】制御回路１７は、上記比較結果に基づい
て、ＣＰＵバス２０とＩＯバス３０のデータ転送制御、
および本バスブリッジ１０内部の制御を行う。制御回路
１７とＣＰＵバス２０との間で入出力される信号には、
ＣＰＵバス２０上で転送要求するアドレスが確定してい
ることを示すアドレスストローブ信号、データの受渡し
が完了したことを示すレディ信号がある。アドレススト
ローブ信号はＣＰＵ側アドレスレジスタ１１のラッチ信
号にも用いられる。制御回路１７とＩＯバス３０との間
で入出力される信号には、リードの要求を示すＩＯリー
ド信号、ライトの要求を示すＩＯライト信号がある。Ｉ
Ｏリード信号の立上がりで、ＩＯバス３０上のリードデ
ータがＩＯ側データレジスタ１３にラッチされる。

【００３１】とにかく、制御回路１７と比較回路１４と
プリフェッチ指示アドレスレジスタ１８との組み合わせ
は、プリフェッチバッファ１３に対するデータの書込み
及び読出しを制御する制御部１９として動作する。

【００３２】次に、図１及び図２に加えて図３（Ａ）を
参照して、図１に示したバスブリッジ１０の動作につい
て説明する。図３（Ａ）において、第０乃至第１３のマ
シンサイクルが数字０乃至１３によって最上行に沿って
示されている。

【００３３】最初に、ＣＰＵ４０が低速Ｉ／Ｏデバイス
８０からデータをリードするリード動作について説明す
る。

【００３４】まず、ＣＰＵ４０のソフトウェアは、プリ
フェッチ指示アドレスに対して、リードしたいアドレス
を示すライトデータをプリフェッチアドレスとしてライ
トすることを行うためのプリフェッチライト要求を出
す。このプリフェッチライト要求は、ライトデータがＣ
ＰＵ側データレジスタ１２にラッチされた時点でレディ
信号が出され、直ちに終了する。

【００３５】詳細に述べると、第１のマシンサイクル
で、ＣＰＵ４０はＣＰＵバス２０上にプリフェッチ指示
を示すライトアドレスとアドレスストローブ信号とを出
す。ＣＰＵバス２０上のライトアドレスは、アドレス信
号のアサートによりＣＰＵ側アドレスレジスタ１１にラ
ッチされる。次に、第２のマシンサイクルで、ＣＰＵ４
０はＣＰＵバス２０上にプリフェッチライト要求を示す
ライトデータを出す。このライトデータは、ＣＰＵ側デ
ータレジスタ１２にラッチされると同時に、制御回路１
７はレディ信号をＣＰＵバス２０上に出す。したがっ
て、ＣＰＵバス２０が解放され、第３のマシンサイクル
以降、ＣＰＵバス２０をそれに接続された機器が使用す
ることが可能である。すなわち、ＣＰＵバス２０が一旦
解放されるために、ＣＰＵバス２０を使用して主記憶装
置５０やグラフィック表示デバイス６０へのアクセス
や、他の高速Ｉ／Ｏデバイス７０がＣＰＵバス２０を使
用することが可能となり、ＣＰＵバス２０を効率的に使
用することができる。

【００３６】一方、ＣＰＵ側アドレスレジスタ１１に保
持されたライトアドレスとプリフェッチ指示アドレスレ
ジスタ１８に保持されたプリフェッチ指示アドレスとが
比較回路１４により比較される。これらアドレスが一致
した場合、ＣＰＵ側データレジスタ１２に保持されたラ
イトデータはプリフェッチライト要求するアドレスを示
すデータであるため、ＣＰＵ側データレジスタ１２にラ
ッチされたアドレスデータとプリフェッチバッファ１３
のアドレス部１３−１に保持されたプリフェッチアドレ
スとを比較回路１４により比較する。

【００３７】上記アドレスデータに一致するプリフェッ
チアドレスがプリフェッチバッファ１３のアドレス部１
３−１に存在する場合は、そのエントリを使用し、一致
するものがない場合は、新しいエントリにデータレジス
タ１２に保持されたアドレスデータをプリフェッチアド
レスとしてラッチする。

【００３８】第３のマシンサイクルにおいて、制御回路
１７はプリフェッチバッファ１３のアドレス部１３−１
に保持された上記プリフェッチアドレスをＩＯ側アドレ
スレジスタ１５にラッチし、第４のマシンサイクル以後
でＩＯバス３０のＩＯリード信号をアサートし、低速Ｉ
／Ｏデバイス８０に対するリードを行う。

【００３９】第８および第９のマシンサイクルにおい
て、ＩＯバス３０上でアドレスで指示される低速Ｉ／Ｏ
デバイス８０がＩＯバス３０上にリードされてデータを
出している。制御回路１７は、このリードされたデータ
をＩＯ側データレジスタ１６にラッチする。ＩＯ側デー
タレジスタ１６に保持されたリードデータは、プリフェ
ッチバッファ１３のデータ部１３−２に保持される。

【００４０】第１０のマシンサイクルにおいて、ＣＰＵ
４０は低速Ｉ／Ｏデバイス８０に対してリード動作を行
う。すなわち、ＣＰＵ４０はその低速Ｉ／Ｏデバイス８
０を指示するリードアドレスをアドレスストローブ信号
とともにＣＰＵバス２０上へ出す。このリードアドレス
はＣＰＵ側アドレスレジスタ１１にラッチされる。ＣＰ
Ｕ側アドレスレジスタ１１に保持されたリードアドレス
はプリフェッチバッファ１３のアドレス部１３−１に保
持されたプリフェッチアドレスと比較回路１４によって
比較される。

【００４１】一致するアドレスがプリフェッチバッファ
１３のアドレス部１３−１にあった場合、第１２のマシ
ンサイクルで、制御回路１７は、実際のＩＯバス３０に
対してリード動作を行わずに、そのエントリのプリフェ
ッチバッファ１３のデータ部１３−２に保持されている
プリフェッチデータをＣＰＵ側データレジスタ１２に格
納し、ＣＰＵバス２０に対してレディ信号をアサート
し、直ちにリードを終了する。

【００４２】尚、一致するエントリが存在する場合で、
そのアドレスに対するＩＯバス３０のリード動作がまだ
完了していない場合には、制御回路１７はＩＯバス３０
に対するリードが終了するまで、ＣＰＵバス２０に対す
るレディ信号をアサートするのを待つ。

【００４３】一方、一致するエントリが存在しない場合
には、制御回路１７は、図３（Ｂ）に示された従来のア
クセスと同様に、そのアドレスをＩＯ側アドレスレジス
タ１５にラッチし、ＩＯバス３０のＩＯリード信号をア
サートし、低速Ｉ／Ｏデバイス８０に対するリードを行
い、リードされたデータをＩＯ側データレジスタ１６に
ラッチし、そのリードデータをＣＰＵ側データレジスタ
１２に格納し、ＣＰＵバス２０のレディ信号をアサート
し、リードを終了する。

【００４４】次に、ＣＰＵ４０から低速Ｉ／Ｏデバイス
８０に対してデータをライトするライト動作について説
明する。この場合、制御回路１７は、ＣＰＵバス２０上
のライトアドレスをＣＰＵ側アドレスレジスタ１１にラ
ッチし、ライトデータをＣＰＵ側データレジスタ１２に
ラッチし、レディ信号をアサートする。これによって、
ＣＰＵバスサイクルは完了する。並行して、制御回路１
７は、ＣＰＵ側アドレスレジスタ１１に保持されたライ
トアドレスをＩＯ側アドレスレジスタ１５にラッチし、
ＣＰＵ側データレジスタ１２に保持されたライトデータ
をＩＯ側データレジスタ１６にラッチし、ＩＯバス３０
に対してＩＯライト信号をアサートする。これにより、
実際の低速Ｉ／Ｏデバイス８０に対するライトが行われ
る。

【００４５】本発明は上述した実施形態に限定せず、本
発明の趣旨を逸脱しない範囲内で種々の変更・変形が可
能である。

【００４６】

【発明の効果】以上詳述したように、本発明では、高速
なＣＰＵバスから低速なＩＯバスへのリードアクセスを
行う場合に、バスやＣＰＵ、Ｉ／Ｏデバイスを変更する
ことなく、ソフトウェアによるアクセス方法の変更のみ
で、リード要求をリードアクセス要求（プリフェッチ要
求）とデータ応答要求（実際のリード要求）との２つに
分割することができる。これにより、分割されたリード
アクセス要求のためのライトと実際のリードによるデー
タ応答の間、ＣＰＵは他の処理をすることができ、ＣＰ
Ｕの使用効率を向上できる。また、ＣＰＵバスも一旦解
放されるために、ＣＰＵバスを使用して主記憶装置やグ
ラフィック表示デバイスへのアクセスや、他の高速Ｉ／
ＯデバイスがＣＰＵバスを使用することが可能となり、
ＣＰＵバスを効率的に使用することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るバスブリッジの構
成を示すブロック図である。

【図２】図１に示したバスブリッジを備えた計算機シス
テムの全体構成を示すブロック図である。

【図３】同実施形態におけるプリフェッチアクセス
（Ａ）と、従来のアクセス（Ｂ）の動作を説明するため
のタイミングチャートである。

【符号の説明】

１０バスブリッジ１１アドレスレジスタ１２データレジスタ１３プリフェッチバッファ１３−１アドレス部１３−２データ部１４比較回路１５アドレスレジスタ１６データレジスタ１７制御回路１８プリフェッチ指示アドレスレジスタ１９制御部２０ＣＰＵバス３０ＩＯバス４０ＣＰＵ５０主記憶装置６０グラフィック表示デバイス７０高速Ｉ／Ｏデバイス８０低速Ｉ／Ｏデバイス

Claims

【特許請求の範囲】

【請求項１】ＣＰＵ（４０）が接続される高速なＣＰ
Ｕバス（２０）と、入出力デバイス（８０）が接続され
る低速なＩＯバス（３０）との間でバス変換を行うバス
ブリッジ（１０）において、事前に前記ＩＯバスのリードを行うことによって得られ
たデータの準備を行うプリフェッチバッファ（１３）
と、該プリフェッチバッファに対するデータの書込み及び読
出しを制御する制御部（１４，１７，１８）と、を含む
ことを特徴とするバスブリッジ。
【請求項２】前記プリフェッチバッファ（１３）は、
前記ＣＰＵからのライトデータに含まれる前記入出力デ
バイスを指示するアドレスをプリフェッチアドレスとし
て保持するアドレス部（１３−１）と、前記入出力デバ
イスから前記ＩＯバスを介してリードしたデータをプリ
フェッチデータとして保持するデータ部（１３−２）と
から成る、請求項１に記載のバスブリッジ。
【請求項３】前記制御部は、ライト要求時に、前記ＣＰＵから送られてきたライトア
ドレスがプリフェッチ指示を示しているときに、前記ラ
イトデータに含まれるアドレスデータを前記プリフェッ
チアドレスとして前記プリフェッチバッファのアドレス
部にラッチし、前記ＩＯバスに対してプリフェッチのた
めのリードを行い、前記リードされたデータを前記プリ
フェッチバッファのデータ部に前記プリフェッチデータ
としてラッチし、リード要求時に、前記ＣＰＵから送られてきたリードア
ドレスが前記プリフェッチバッファのアドレス部に保持
されたプリフェッチアドレスのいずれかに一致したとき
に、当該一致したプリフェッチアドレスに対応する前記
プリフェッチバッファのデータ部に保持されている前記
プリフェッチデータを前記ＣＰＵバス上に出力させる、制御を行うことを特徴とする請求項２に記載のバスブリ
ッジ。
【請求項４】前記制御部は、前記プリフェッチ指示アドレスを保持するプリフェッチ
指示アドレスレジスタ（１８）と、前記ＣＰＵバス上のライトアドレスと前記プリフェッチ
指示アドレスレジスタの前記プリフェッチ指示アドレス
とを比較し、前記ＣＰＵバス上のライトデータと前記プ
リフェッチバッファのアドレス部のアドレスとを比較
し、前記ＣＰＵバス上のリードアドレスと前記プリフェ
ッチバッファのアドレス部のアドレスとを比較し、これ
ら比較結果を出力する比較回路（１４）と、前記比較結果に基づいて、前記プリフェッチバッファの
書込み及び読出しの制御と前記ＩＯバスへのプリフェッ
チのためのリードとを行う制御回路（１７）と、を有することを特徴とする請求項３に記載のバスブリッ
ジ。
【請求項５】ＣＰＵ（４０）と、該ＣＰＵが接続され
た高速なＣＰＵバス（２０）と、低速入出力装置（８
０）と、該低速入出力装置が接続された低速なＩＯバス
（３０）と、前記ＣＰＵバスと前記ＩＯバスとの間でバ
ス変換を行うバスブリッジ（１０）とを有する計算機シ
ステムにおいて、前記バスブリッジは、事前に前記ＩＯバスのリードを行
うことによって得られたデータの準備を行うプリフェッ
チバッファ（１３）と、該プリフェッチバッファに対す
るデータの書込み及び読出しを制御する制御部（１４，
１７，１８）とを含み、前記ＣＰＵは、前記ＩＯバスに対してリードアクセスを
行う場合、先ず、前記プリフェッチバッファに対して前
記低速入出力装置から必要なリードデータを事前にプリ
フェッチデータとして格納させるプリフェッチライト要
求を前記ＣＰＵバス上に出し、その後に、前記プリフェ
ッチバッファから前記プリフェッチデータをリードする
ためのリード要求を前記ＣＰＵバス上に出す手段を有す
ることを特徴とする計算機システム。
【請求項６】前記ＣＰＵは、前記プリフェッチライト
要求として、最初にプリフェッチを指示するライトアド
レスを前記ＣＰＵバス上に出し、引き続いて、リードを
要求すべき前記低速入出力装置を指示するアドレスデー
タをライトデータとして前記ＣＰＵバス上に出すこと、
を特徴とする請求項５に記載の計算機システム。
【請求項７】前記プリフェッチバッファ（１３）は、
前記ライトデータに含まれる前記低速入出力装置を指示
するアドレスを前記プリフェッチアドレスとして保持す
るアドレス部（１３−１）と、前記低速入出力装置から
前記ＩＯバスを介してリードしたデータをプリフェッチ
データとして保持するデータ部（１３−２）とから成
り、前記制御手段（１４，１７，１８）は、前記ライトアド
レスが前記プリフェッチを指示しているときに前記ライ
トデータを前記プリフェッチバッファのアドレス部に前
記プリフェッチアドレスとしてラッチし、前記プリフェ
ッチアドレスを使用して前記ＩＯバスにリードをし、前
記リードしたデータを前記プリフェッチバッファのデー
タ部に前記プリフェッチデータとしてラッチすること、
を特徴とする請求項６に記載の計算機システム。
【請求項８】前記制御手段は、前記ライトデータに一
致するプリフェッチアドレスが前記プリフェッチバッフ
ァのアドレス部に既に存在する場合は、そのエントリを
使用し、一致するものがない場合は、新しいエントリに
前記ライトデータを前記プリフェッチアドレスとしてラ
ッチすること、を特徴とする請求項７に記載の計算機シ
ステム。
【請求項９】前記制御手段は、前記リード要求時に、
前記ＣＰＵから前記ＣＰＵバス上に出されるリードアド
レスと一致するプリフェッチアドレスが前記プリフェッ
チバッファのアドレス部に存在するときに、該一致した
プリフェッチアドレスに対応した前記プリフェッチバッ
ファのデータ部からプリフェッチデータをリードして前
記ＣＰＵバス上へ出力させること、を特徴とする請求項
７に記載の計算機システム。
【請求項１０】前記制御手段は、前記プリフェッチ指示アドレスを保持するプリフェッチ
指示アドレスレジスタ（１８）と、前記ＣＰＵバス上のライトアドレスと前記プリフェッチ
指示アドレスレジスタの前記プリフェッチ指示アドレス
とを比較し、前記ＣＰＵバス上のライトデータと前記プ
リフェッチバッファのアドレス部のアドレスとを比較
し、前記ＣＰＵバス上のリードアドレスと前記プリフェ
ッチバッファのアドレス部のアドレスとを比較し、これ
ら比較結果を出力する比較回路（１４）と、前記比較結果に基づいて、前記プリフェッチバッファの
書込み及び読出しの制御と前記ＩＯバスへのプリフェッ
チのためのリードとを行う制御回路（１７）とを有する
こと、を特徴とする請求項９に記載の計算機システム。
【請求項１１】前記ＣＰＵバスに接続された主記憶装
置（５０）をさらに含む、請求項５に記載の計算機シス
テム。
【請求項１２】前記ＣＰＵバスに接続されたグラフィ
ック表示デバイス（６０）をさらに含む、請求項５に記
載の計算機システム。
【請求項１３】前記ＣＰＵバスに接続された高速入出
力装置（７０）をさらに含む、請求項５に記載の計算機
システム。