JP3027843B2 - バススヌ−プ方法 - Google Patents
バススヌ−プ方法Info
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- JP3027843B2 JP3027843B2 JP5097378A JP9737893A JP3027843B2 JP 3027843 B2 JP3027843 B2 JP 3027843B2 JP 5097378 A JP5097378 A JP 5097378A JP 9737893 A JP9737893 A JP 9737893A JP 3027843 B2 JP3027843 B2 JP 3027843B2
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- cache
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高速バスの下に低速バ
スを接続する場合に、低速バスに左右されず、高速バス
の性能を発揮できるバススヌ−プ方法に関する。
スを接続する場合に、低速バスに左右されず、高速バス
の性能を発揮できるバススヌ−プ方法に関する。
【０００２】
【従来の技術】従来より、主記憶装置へＤＭＡアクセス
があった場合には、キャッシュメモリとの内容の一貫性
を保つために、キャッシュメモリの内容を探査（スヌ−
プ）することにより、キャッシュキャンセルを行ってい
た。しかし、主記憶装置に書き込みを行う毎にスヌ−プ
を行うときには、共通バスを使用するのでその共通バス
の性能低下を招くことになる。そのため、例えば、特開
平４−１０１２５１号公報に記載のキャッシュメモリス
ヌ−プ方式では、キャッシュ対象になっていない領域に
対してスヌ−プを行わないことにより、共通バスの性能
低下を避けている。すなわち、上記の方式では、スヌ−
プ発生回路がシステムバス上の状態を常時監視して、シ
ステムバスに接続されている外部バスマスタまたはＤＭ
Ａによりバスメモリに書き込みが行われると、キャッシ
ュの対象領域である場合にだけスヌ−プ信号をアクティ
ブにして、キャッシュメモリに対してスヌ−プを行って
いた。しかしながら、キャッシュ対象の領域に対して
は、キャッシュ付きＣＰＵが動作を停止するのを待って
から、ＤＭＡアクセスを行っていた。
があった場合には、キャッシュメモリとの内容の一貫性
を保つために、キャッシュメモリの内容を探査（スヌ−
プ）することにより、キャッシュキャンセルを行ってい
た。しかし、主記憶装置に書き込みを行う毎にスヌ−プ
を行うときには、共通バスを使用するのでその共通バス
の性能低下を招くことになる。そのため、例えば、特開
平４−１０１２５１号公報に記載のキャッシュメモリス
ヌ−プ方式では、キャッシュ対象になっていない領域に
対してスヌ−プを行わないことにより、共通バスの性能
低下を避けている。すなわち、上記の方式では、スヌ−
プ発生回路がシステムバス上の状態を常時監視して、シ
ステムバスに接続されている外部バスマスタまたはＤＭ
Ａによりバスメモリに書き込みが行われると、キャッシ
ュの対象領域である場合にだけスヌ−プ信号をアクティ
ブにして、キャッシュメモリに対してスヌ−プを行って
いた。しかしながら、キャッシュ対象の領域に対して
は、キャッシュ付きＣＰＵが動作を停止するのを待って
から、ＤＭＡアクセスを行っていた。
【０００３】
【発明が解決しようとする課題】このように、従来のス
ヌ−プ方法では、キャッシュ付きＣＰＵが命令実行を終
了するまでＤＭＡが待たされることになるため、ＩＯデ
バイスのオ−バランあるいはＩＯデバイスとキャッシュ
付きＣＰＵの競合により、ＩＯデバイスのスル−プット
が著しく低下するという問題が生じていた。本発明の目
的は、このような従来の課題を解決し、キャッシュ付き
ＣＰＵの命令実行が終了するのを待たずに、ＤＭＡアク
セスが可能であり、それによりバスの性能を低下させる
ことなくキャッシュキャンセルのためのバススヌ−プが
実現できるバススヌ−プ方法を提供することにある。
ヌ−プ方法では、キャッシュ付きＣＰＵが命令実行を終
了するまでＤＭＡが待たされることになるため、ＩＯデ
バイスのオ−バランあるいはＩＯデバイスとキャッシュ
付きＣＰＵの競合により、ＩＯデバイスのスル−プット
が著しく低下するという問題が生じていた。本発明の目
的は、このような従来の課題を解決し、キャッシュ付き
ＣＰＵの命令実行が終了するのを待たずに、ＤＭＡアク
セスが可能であり、それによりバスの性能を低下させる
ことなくキャッシュキャンセルのためのバススヌ−プが
実現できるバススヌ−プ方法を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のバススヌープ方法は、キャッシュ付きＣＰ
Ｕ（１）と、第一のバス（プロセッサバス４）を介して
キャッシュ付きＣＰＵ（１）と接続されたバススヌープ
制御部（２）と、第二のバス（ホストバス５）を介して
バススヌープ制御部（２）と接続された主記憶制御部
（３）と、主記憶制御部（３）によって制御される主記
憶装置（７）と、第三のバス（システムバス６）を介し
て主記憶制御部（３）に接続されたＩＯデバイス（９）
及び外部バスマスタ（８）とを有する計算機システムに
おいて、キャッシュ付きＣＰＵ（１）はバススヌープ制
御部（２）及び主記憶制御部（３）を介してＩＯデバイ
ス（９）にリード要求を発行するとともに、要求したデ
ータを受け取るまで第一のバス（プロセッサバス４）を
占有し、ＩＯデバイス（９）は前記リード要求を受け取
ると要求されたデータを用意して第三のバス（システム
バス６）に出力し、第三のバス（システムバス６）はＩ
Ｏデバイス（９）が要求されたデータを出力するまで外
部バスマスタ（８）による第三のバス（システムバス
６）の使用を受け付け、外部バスマスタ（８）が主記憶
装置（７）にデータを転送する場合、キャッシュ付きＣ
ＰＵ（１）が第一のバス（プロセッサバス４）を占有し
ているときには、バススヌープ制御部（２）にデータを
転送する転送アドレス（ＡＤ２）をバッファリングして
おき、キャッシュ付きＣＰＵ（１）がリード要求で要求
したデータを受け取り第一のバス（プロセッサバス４）
のバス権を開放した後に、バススヌープ制御部（２）は
バッファリングしている転送アドレス（ＡＤ２）をキャ
ッシュ付きＣＰＵ（１）に転送することを特徴としてい
る。勿論、キャッシュ付きＣＰＵ（１）が第一のバス
（プロセッサバス４）を占有していないときには、デー
タ転送アドレスをバススヌープ制御部（２）にバッファ
リングせずに、キャッシュ付きＣＰＵ（１）に転送す
る。
め、本発明のバススヌープ方法は、キャッシュ付きＣＰ
Ｕ（１）と、第一のバス（プロセッサバス４）を介して
キャッシュ付きＣＰＵ（１）と接続されたバススヌープ
制御部（２）と、第二のバス（ホストバス５）を介して
バススヌープ制御部（２）と接続された主記憶制御部
（３）と、主記憶制御部（３）によって制御される主記
憶装置（７）と、第三のバス（システムバス６）を介し
て主記憶制御部（３）に接続されたＩＯデバイス（９）
及び外部バスマスタ（８）とを有する計算機システムに
おいて、キャッシュ付きＣＰＵ（１）はバススヌープ制
御部（２）及び主記憶制御部（３）を介してＩＯデバイ
ス（９）にリード要求を発行するとともに、要求したデ
ータを受け取るまで第一のバス（プロセッサバス４）を
占有し、ＩＯデバイス（９）は前記リード要求を受け取
ると要求されたデータを用意して第三のバス（システム
バス６）に出力し、第三のバス（システムバス６）はＩ
Ｏデバイス（９）が要求されたデータを出力するまで外
部バスマスタ（８）による第三のバス（システムバス
６）の使用を受け付け、外部バスマスタ（８）が主記憶
装置（７）にデータを転送する場合、キャッシュ付きＣ
ＰＵ（１）が第一のバス（プロセッサバス４）を占有し
ているときには、バススヌープ制御部（２）にデータを
転送する転送アドレス（ＡＤ２）をバッファリングして
おき、キャッシュ付きＣＰＵ（１）がリード要求で要求
したデータを受け取り第一のバス（プロセッサバス４）
のバス権を開放した後に、バススヌープ制御部（２）は
バッファリングしている転送アドレス（ＡＤ２）をキャ
ッシュ付きＣＰＵ（１）に転送することを特徴としてい
る。勿論、キャッシュ付きＣＰＵ（１）が第一のバス
（プロセッサバス４）を占有していないときには、デー
タ転送アドレスをバススヌープ制御部（２）にバッファ
リングせずに、キャッシュ付きＣＰＵ（１）に転送す
る。
【０００５】
【作用】本発明においては、キャッシュ付きＣＰＵと主
記憶制御部とがバススヌープ制御部を介して接続されて
いる計算機システムで、キャッシュ付きＣＰＵはバスス
ヌープ制御部及び主記憶制御部を介してＩＯデバイスに
リード要求を発行するとともに、要求したデータを受け
取るまで第一のバス（プロセッサバス）を占有する。Ｉ
Ｏデバイスはリード要求を受け取ると要求されたデータ
を用意して第三のバス（システムバス）に出力する。第
三のバス（システムバス）はＩＯデバイスが要求された
データを出力するまで空きになる。そのため、ＩＯデバ
イスが要求されたデータを出力するまでの間、外部バス
マスタによる第三のバス（システムバス）の使用要求
（ＤＭＡ転送要求）を受け付け可能としておく。外部バ
スマスタが主記憶装置にデータを転送する際に、キャッ
シュ付きＣＰＵに第一のバス（プロセッサバス）が占有
されているときには、バススヌープ制御部に前記データ
を転送する転送アドレスをバッファリングしておき、キ
ャッシュ付きＣＰＵが前記リード要求で要求したデータ
を受け取り第一のバス（プロセッサバス）のバス権を開
放した後に、バススヌープ制御部はバッファリングして
いる転送アドレスをキャッシュ付きＣＰＵに転送する。
一方、キャッシュ付きＣＰＵにバスが占有されていない
ときには、バススヌープ制御部に転送アドレスをバッフ
ァリングせずに、キャッシュ付きＣＰＵの状態に応じて
バッファリングした転送アドレスをキャッシュ付きＣＰ
Ｕに転送する。これにより、外部バスマスタは、キャッ
シュ付きＣＰＵがＩＯデバイスにリード要求を出してか
らその応答を受けるまでの間に、第三のバス（システム
バス）を用いて主記憶装置との間でＤＭＡ転送を行うこ
とができ、ＤＭＡ転送効率を向上させることができる。
また、バススヌープ制御部は主記憶装置からのＤＭＡア
ドレスをバッファリングすることにより、キャッシュ付
きＣＰＵが命令実行を終了するまでキャッシュ付きＣＰ
ＵへのＤＭＡアドレスの通知を待つことができる。さら
に、バススヌープ制御部が持っているスヌープアドレス
保持部の限度内の回数のＤＭＡであれば、ＣＰＵを停止
させずにＤＭＡアクセスを行うことが可能である。従っ
て、キャッシュ付きＣＰＵが命令実行中であっても、Ｄ
ＭＡが可能となるとともに、キャッシュ付きＣＰＵに対
するキャッシュキャンセルを正確に行うことができる。
記憶制御部とがバススヌープ制御部を介して接続されて
いる計算機システムで、キャッシュ付きＣＰＵはバスス
ヌープ制御部及び主記憶制御部を介してＩＯデバイスに
リード要求を発行するとともに、要求したデータを受け
取るまで第一のバス（プロセッサバス）を占有する。Ｉ
Ｏデバイスはリード要求を受け取ると要求されたデータ
を用意して第三のバス（システムバス）に出力する。第
三のバス（システムバス）はＩＯデバイスが要求された
データを出力するまで空きになる。そのため、ＩＯデバ
イスが要求されたデータを出力するまでの間、外部バス
マスタによる第三のバス（システムバス）の使用要求
（ＤＭＡ転送要求）を受け付け可能としておく。外部バ
スマスタが主記憶装置にデータを転送する際に、キャッ
シュ付きＣＰＵに第一のバス（プロセッサバス）が占有
されているときには、バススヌープ制御部に前記データ
を転送する転送アドレスをバッファリングしておき、キ
ャッシュ付きＣＰＵが前記リード要求で要求したデータ
を受け取り第一のバス（プロセッサバス）のバス権を開
放した後に、バススヌープ制御部はバッファリングして
いる転送アドレスをキャッシュ付きＣＰＵに転送する。
一方、キャッシュ付きＣＰＵにバスが占有されていない
ときには、バススヌープ制御部に転送アドレスをバッフ
ァリングせずに、キャッシュ付きＣＰＵの状態に応じて
バッファリングした転送アドレスをキャッシュ付きＣＰ
Ｕに転送する。これにより、外部バスマスタは、キャッ
シュ付きＣＰＵがＩＯデバイスにリード要求を出してか
らその応答を受けるまでの間に、第三のバス（システム
バス）を用いて主記憶装置との間でＤＭＡ転送を行うこ
とができ、ＤＭＡ転送効率を向上させることができる。
また、バススヌープ制御部は主記憶装置からのＤＭＡア
ドレスをバッファリングすることにより、キャッシュ付
きＣＰＵが命令実行を終了するまでキャッシュ付きＣＰ
ＵへのＤＭＡアドレスの通知を待つことができる。さら
に、バススヌープ制御部が持っているスヌープアドレス
保持部の限度内の回数のＤＭＡであれば、ＣＰＵを停止
させずにＤＭＡアクセスを行うことが可能である。従っ
て、キャッシュ付きＣＰＵが命令実行中であっても、Ｄ
ＭＡが可能となるとともに、キャッシュ付きＣＰＵに対
するキャッシュキャンセルを正確に行うことができる。
【０００６】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示すスヌ−プ方
法を適用する計算機システムのブロック図である。図１
において、１はキャッシュ付きＣＰＵ、２はバススヌ−
プ制御部、３は主記憶制御部、４はプロセッサバス、５
はホストバス、６はシステムバス、７は主記憶装置、８
は外部バスマスタ、９はＩＯデバイスである。キャッシ
ュ付きＣＰＵ１はプロセッサバス４に接続され、このプ
ロセッサバス４を介してバススヌ−プ制御部２に接続さ
れ、さらにホストバス５を介して主記憶制御部３に接続
されている。いま、キャッシュ付きＣＰＵ１がＩＯデバ
イス９からデ−タの読み込みを行う場合、プロセッサバ
ス４はキャッシュ付きＣＰＵ１がデ−タを受け取るまで
キャッシュ付きＣＰＵ１に占有される。一方、この間
に、外部バスマスタ８が主記憶装置７にデ−タの書き込
みを行うと、主記憶制御部３は主記憶装置７にデ−タを
書き込むと同時に、キャッシュ付きＣＰＵ１がキャッシ
ュの内容との一貫性を保つためのＤＭＡアドレスをバス
スヌ−プ制御部２に出力する。このように、主記憶制御
部３は、システムバス６に接続されている外部バスマス
タ８により主記憶装置７に書き込みが行われた場合、バ
ススヌ−プ制御部２に対してＳＮＰＲＱ信号１０を出力
して、バススヌ−プ制御部２内のバッファにそのアドレ
スの保持を指示する。
説明する。図１は、本発明の一実施例を示すスヌ−プ方
法を適用する計算機システムのブロック図である。図１
において、１はキャッシュ付きＣＰＵ、２はバススヌ−
プ制御部、３は主記憶制御部、４はプロセッサバス、５
はホストバス、６はシステムバス、７は主記憶装置、８
は外部バスマスタ、９はＩＯデバイスである。キャッシ
ュ付きＣＰＵ１はプロセッサバス４に接続され、このプ
ロセッサバス４を介してバススヌ−プ制御部２に接続さ
れ、さらにホストバス５を介して主記憶制御部３に接続
されている。いま、キャッシュ付きＣＰＵ１がＩＯデバ
イス９からデ−タの読み込みを行う場合、プロセッサバ
ス４はキャッシュ付きＣＰＵ１がデ−タを受け取るまで
キャッシュ付きＣＰＵ１に占有される。一方、この間
に、外部バスマスタ８が主記憶装置７にデ−タの書き込
みを行うと、主記憶制御部３は主記憶装置７にデ−タを
書き込むと同時に、キャッシュ付きＣＰＵ１がキャッシ
ュの内容との一貫性を保つためのＤＭＡアドレスをバス
スヌ−プ制御部２に出力する。このように、主記憶制御
部３は、システムバス６に接続されている外部バスマス
タ８により主記憶装置７に書き込みが行われた場合、バ
ススヌ−プ制御部２に対してＳＮＰＲＱ信号１０を出力
して、バススヌ−プ制御部２内のバッファにそのアドレ
スの保持を指示する。
【０００７】図２は、図１におけるバススヌープ制御部
の内部ブロック図であり、図３は、図２におけるバスス
ヌープ制御部の信号授受の動作説明図である。バススヌ
ープ制御部２には、スヌープアドレス保持手段１２とこ
の保持手段１２を起動させるためのスヌープタイミング
を発生させるスヌープタイミング発生手段１３が設けら
れる。キャッシュ付きＣＰＵ１は、出力されたＤＭＡア
ドレスを受け取るためには、プロセッサバス４のバス権
を一旦放棄する必要がある。このため、バススヌープ制
御部２は、キャッシュ付きＣＰＵ１が命令実行中の時に
はプロセッサバス４のバス権が取れるまで前述の動作を
繰り返し行う。すなわち、主記憶制御部３から送られた
ＳＮＰＲＱ信号１１を受け取る毎に、バススヌープ制御
部２内のスヌープアドレス保持手段（バッファ）１２に
ＤＭＡアドレスを格納する。バススヌープ制御部２は、
キャッシュ付きＣＰＵ１からバス権が取得できたとき、
キャッシュ付きＣＰＵ１のキャッシュメモリキャンセル
のために、バススヌープ制御部２が保持しているスヌー
プアドレスとスヌープ信号１０をプロセッサバス４に出
力する。
の内部ブロック図であり、図３は、図２におけるバスス
ヌープ制御部の信号授受の動作説明図である。バススヌ
ープ制御部２には、スヌープアドレス保持手段１２とこ
の保持手段１２を起動させるためのスヌープタイミング
を発生させるスヌープタイミング発生手段１３が設けら
れる。キャッシュ付きＣＰＵ１は、出力されたＤＭＡア
ドレスを受け取るためには、プロセッサバス４のバス権
を一旦放棄する必要がある。このため、バススヌープ制
御部２は、キャッシュ付きＣＰＵ１が命令実行中の時に
はプロセッサバス４のバス権が取れるまで前述の動作を
繰り返し行う。すなわち、主記憶制御部３から送られた
ＳＮＰＲＱ信号１１を受け取る毎に、バススヌープ制御
部２内のスヌープアドレス保持手段（バッファ）１２に
ＤＭＡアドレスを格納する。バススヌープ制御部２は、
キャッシュ付きＣＰＵ１からバス権が取得できたとき、
キャッシュ付きＣＰＵ１のキャッシュメモリキャンセル
のために、バススヌープ制御部２が保持しているスヌー
プアドレスとスヌープ信号１０をプロセッサバス４に出
力する。
【０００８】図２および図３により、バススヌープ制御
部の動作を説明する。主記憶制御部３は、システムバス
６上のアドレスの状態を常時監視しており、主記憶装置
７にアクセスがあったとき、その旨をＳＮＰＲＱ信号１
１によりバススヌープ制御部２に通知すると同時に、そ
のアドレスをホストバス５に出力する。スヌープタイミ
ング発生手段１３は、主記憶制御部３からのＳＮＰＲＱ
信号１１を受け取ると、スヌープアドレス保持手段１２
に対して主記憶制御部３が出力しているアドレスの保持
のためにスヌープアドレスラッチ指示信号１４をアクテ
ィブにする。スヌープタイミング発生手段１３はキャッ
シュ付きＣＰＵ１に対してバス権要求信号１５を出力し
た後、バス権許可信号１６がアクティブとなったとき、
スヌープアドレス保持手段１２からのプロセッサバス４
へのスヌープアドレス出力を有効とするスヌープ信号１
０をアクティブにし、キャッシュ付きＣＰＵ１内にある
キャッシュメモリの該当アドレスのキャッシュキャンセ
ルを可能とする。また、スヌープアドレス保持手段１２
にデータが満杯となった場合には、主記憶制御部３から
のＳＮＰＲＱ信号１１を受け付けないようにするととも
に、主記憶制御部３に対してＤＭＡ停止信号１９を出力
することにより、外部バスマスタ８の主記憶装置７に対
するＤＭＡアクセスを中止させる。このように、本発明
においては、キャッシュキャンセルのためのアドレスを
バッファリングするスヌープアドレス保持手段１２を具
備することにより、バッファの容量を超える回数のＤＭ
Ａアクセスがあった場合には、そのＤＭＡを中止させる
機能を有している。
部の動作を説明する。主記憶制御部３は、システムバス
６上のアドレスの状態を常時監視しており、主記憶装置
７にアクセスがあったとき、その旨をＳＮＰＲＱ信号１
１によりバススヌープ制御部２に通知すると同時に、そ
のアドレスをホストバス５に出力する。スヌープタイミ
ング発生手段１３は、主記憶制御部３からのＳＮＰＲＱ
信号１１を受け取ると、スヌープアドレス保持手段１２
に対して主記憶制御部３が出力しているアドレスの保持
のためにスヌープアドレスラッチ指示信号１４をアクテ
ィブにする。スヌープタイミング発生手段１３はキャッ
シュ付きＣＰＵ１に対してバス権要求信号１５を出力し
た後、バス権許可信号１６がアクティブとなったとき、
スヌープアドレス保持手段１２からのプロセッサバス４
へのスヌープアドレス出力を有効とするスヌープ信号１
０をアクティブにし、キャッシュ付きＣＰＵ１内にある
キャッシュメモリの該当アドレスのキャッシュキャンセ
ルを可能とする。また、スヌープアドレス保持手段１２
にデータが満杯となった場合には、主記憶制御部３から
のＳＮＰＲＱ信号１１を受け付けないようにするととも
に、主記憶制御部３に対してＤＭＡ停止信号１９を出力
することにより、外部バスマスタ８の主記憶装置７に対
するＤＭＡアクセスを中止させる。このように、本発明
においては、キャッシュキャンセルのためのアドレスを
バッファリングするスヌープアドレス保持手段１２を具
備することにより、バッファの容量を超える回数のＤＭ
Ａアクセスがあった場合には、そのＤＭＡを中止させる
機能を有している。
【０００９】図４は、図１における主記憶制御部の詳細
ブロック図である。主記憶制御部３には、主記憶領域ア
クセス判定手段１７が配置されており、この主記憶領域
アクセス判定手段１７は主記憶制御部３に接続されてい
るシステムバス６上のアドレスの状態を常時監視してお
り、外部バスマスタ８あるいはＩＯデバイス９が主記憶
装置７にアクセスしたとき、直ちに主記憶装置の領域が
アクセスされたことを判定して、ＳＮＰＲＱ信号１１に
よりバススヌープ制御部２に通知する。これと同時に、
主記憶領域アクセス判定手段１７から当該アドレスをホ
ストバス５に出力する。図５は、本発明において、キャ
ッシュ付きＣＰＵがマスタとなって、ＩＯデバイス９か
らデータを読み込む場合を示す動作タイムチャートであ
る。すなわち、図５においては、キャッシュ付きＣＰＵ
１によりプロセッサバス４が占有されている間に、外部
バスマスタ８が主記憶装置７に対してＤＭＡアクセスを
行った場合のバススヌープ制御部２の制御が示されてい
る。キャッシュ付きＣＰＵ１は、ＩＯデバイス９のデー
タを読み込むために、アドレスＡＤ１をプロセッサバス
４に出力し、データＤＴ１が来るまで待ち状態となる。
バススヌープ制御部２は、アドレスＡＤ１をプロセッサ
バス４からホストバス５に通過させる。さらに、主記憶
制御部３は、アドレスＡＤ１を通過させてシステムバス
６に出力させる。ＩＯデバイス９はＡＤ１を受け取った
後、データＤＴ１が用意でき次第、システムバス６にＤ
Ｔ１を出力する。主記憶制御部３は、ＤＴ１をシステム
バス６からホストバス５に通過させる。次に、バススヌ
ープ制御部２は、ＤＴ１を通過させて、プロセッサバス
４にＤＴ１を出力する。これにより、キャッシュ付きＣ
ＰＵ１はＤＴ１を受け取り、データ読み込みを終了す
る。
ブロック図である。主記憶制御部３には、主記憶領域ア
クセス判定手段１７が配置されており、この主記憶領域
アクセス判定手段１７は主記憶制御部３に接続されてい
るシステムバス６上のアドレスの状態を常時監視してお
り、外部バスマスタ８あるいはＩＯデバイス９が主記憶
装置７にアクセスしたとき、直ちに主記憶装置の領域が
アクセスされたことを判定して、ＳＮＰＲＱ信号１１に
よりバススヌープ制御部２に通知する。これと同時に、
主記憶領域アクセス判定手段１７から当該アドレスをホ
ストバス５に出力する。図５は、本発明において、キャ
ッシュ付きＣＰＵがマスタとなって、ＩＯデバイス９か
らデータを読み込む場合を示す動作タイムチャートであ
る。すなわち、図５においては、キャッシュ付きＣＰＵ
１によりプロセッサバス４が占有されている間に、外部
バスマスタ８が主記憶装置７に対してＤＭＡアクセスを
行った場合のバススヌープ制御部２の制御が示されてい
る。キャッシュ付きＣＰＵ１は、ＩＯデバイス９のデー
タを読み込むために、アドレスＡＤ１をプロセッサバス
４に出力し、データＤＴ１が来るまで待ち状態となる。
バススヌープ制御部２は、アドレスＡＤ１をプロセッサ
バス４からホストバス５に通過させる。さらに、主記憶
制御部３は、アドレスＡＤ１を通過させてシステムバス
６に出力させる。ＩＯデバイス９はＡＤ１を受け取った
後、データＤＴ１が用意でき次第、システムバス６にＤ
Ｔ１を出力する。主記憶制御部３は、ＤＴ１をシステム
バス６からホストバス５に通過させる。次に、バススヌ
ープ制御部２は、ＤＴ１を通過させて、プロセッサバス
４にＤＴ１を出力する。これにより、キャッシュ付きＣ
ＰＵ１はＤＴ１を受け取り、データ読み込みを終了す
る。
【００１０】一方、この間に、外部バスマスタ８が主記
憶装置７のアドレスＡＤ２にデ−タＤＴ２を書き込むた
め、システムバス６にＡＤ２，ＤＴ２を出力する。主記
憶制御部３は、これを受け取り、主記憶装置７に対して
ＡＤ２，ＤＴ２を出力とともに、ＳＮＰＲＱ信号１１を
アクティブにして、ホストバス５にＡＤ２を出力する。
バススヌ−プ制御部２は、ＡＤ２をスヌ−プアドレス保
持手段１２に保持するとともに、ＢＵＳＲＥＱ−Ｎ１５
をアクティブにし続ける。キャッシュ付きＣＰＵ１は、
ＢＵＳＲＥＱ−Ｎ１５を受け取ると、ＩＯデバイス９か
らのデ−タリ−ドが終了していれば、ＢＵＳＡＣＫ−Ｎ
１６をアクティブにする。バススヌ−プ制御部２は、Ｂ
ＵＳＡＣＫ−Ｎ１６がアクティブになったことを検知
し、ＳＮＯＯＰ−Ｎ１０をアクティブにするとともに、
スヌ−プアドレス保持手段１２内のＡＤ２をプロセッサ
バス４に出力する。キャッシュ付きＣＰＵ１は、このＡ
Ｄ２を受け取り、キャッシュメモリ内にこのＡＤ２のデ
−タがあれば、そのデ−タをキャンセルすることによ
り、キャッシュメモリと主記憶装置７のデ−タの一致を
保証する。
憶装置７のアドレスＡＤ２にデ−タＤＴ２を書き込むた
め、システムバス６にＡＤ２，ＤＴ２を出力する。主記
憶制御部３は、これを受け取り、主記憶装置７に対して
ＡＤ２，ＤＴ２を出力とともに、ＳＮＰＲＱ信号１１を
アクティブにして、ホストバス５にＡＤ２を出力する。
バススヌ−プ制御部２は、ＡＤ２をスヌ−プアドレス保
持手段１２に保持するとともに、ＢＵＳＲＥＱ−Ｎ１５
をアクティブにし続ける。キャッシュ付きＣＰＵ１は、
ＢＵＳＲＥＱ−Ｎ１５を受け取ると、ＩＯデバイス９か
らのデ−タリ−ドが終了していれば、ＢＵＳＡＣＫ−Ｎ
１６をアクティブにする。バススヌ−プ制御部２は、Ｂ
ＵＳＡＣＫ−Ｎ１６がアクティブになったことを検知
し、ＳＮＯＯＰ−Ｎ１０をアクティブにするとともに、
スヌ−プアドレス保持手段１２内のＡＤ２をプロセッサ
バス４に出力する。キャッシュ付きＣＰＵ１は、このＡ
Ｄ２を受け取り、キャッシュメモリ内にこのＡＤ２のデ
−タがあれば、そのデ−タをキャンセルすることによ
り、キャッシュメモリと主記憶装置７のデ−タの一致を
保証する。
【００１１】図６は、比較のための従来動作のタイミン
グチャ−トであって、バススヌ−プ制御部によりＤＭＡ
アドレスを保持できない場合の動作を示している。外部
バスマスタ８が主記憶装置７のアドレスＡＤ２に対して
デ−タＤＴ２を書き込む場合に、バススヌ−プ制御部２
によりＡＤ２が保持できないため、外部バスマスタ８は
キャッシュ付きＣＰＵ１のデ−タリ−ド動作が終了する
まで待機することになる。すなわち、キャッシュ付きＣ
ＰＵ１は、ＩＯデバイス９のデ−タを読み込むために、
アドレスＡＤ１をプロセッサバス４に出力し、デ−タＤ
Ｔ１が来るまで待ち状態となる。図５の動作と同じよう
にして、ＩＯデバイス９が出力したデ−タＤＴ１をキャ
ッシュ付きＣＰＵ１が受け取ると、デ−タ読み込みを終
了する。外部バスマスタ８は、キャッシュ付きＣＰＵ１
のデ−タリ−ドが終了し、ＢＵＳＡＣＫ−Ｎ１６がアク
ティブになった後に、ＡＤ２、ＤＴ２をシステムバス６
に出力するため、図５の動作に比べて主記憶装置７への
ライトにより多くの時間を要している。また、図５から
明らかなように、システムバス６もその時間だけ多く占
有されることになるため、性能は低下することになる。
グチャ−トであって、バススヌ−プ制御部によりＤＭＡ
アドレスを保持できない場合の動作を示している。外部
バスマスタ８が主記憶装置７のアドレスＡＤ２に対して
デ−タＤＴ２を書き込む場合に、バススヌ−プ制御部２
によりＡＤ２が保持できないため、外部バスマスタ８は
キャッシュ付きＣＰＵ１のデ−タリ−ド動作が終了する
まで待機することになる。すなわち、キャッシュ付きＣ
ＰＵ１は、ＩＯデバイス９のデ−タを読み込むために、
アドレスＡＤ１をプロセッサバス４に出力し、デ−タＤ
Ｔ１が来るまで待ち状態となる。図５の動作と同じよう
にして、ＩＯデバイス９が出力したデ−タＤＴ１をキャ
ッシュ付きＣＰＵ１が受け取ると、デ−タ読み込みを終
了する。外部バスマスタ８は、キャッシュ付きＣＰＵ１
のデ−タリ−ドが終了し、ＢＵＳＡＣＫ−Ｎ１６がアク
ティブになった後に、ＡＤ２、ＤＴ２をシステムバス６
に出力するため、図５の動作に比べて主記憶装置７への
ライトにより多くの時間を要している。また、図５から
明らかなように、システムバス６もその時間だけ多く占
有されることになるため、性能は低下することになる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
キャッシュ付きＣＰＵの命令実行が終了するのを待たず
に主記憶装置へのＤＭＡアクセスができるので、バスの
性能を低下させることなく、キャッシュキャンセルのた
めのバススヌ−プが可能となる。
キャッシュ付きＣＰＵの命令実行が終了するのを待たず
に主記憶装置へのＤＭＡアクセスができるので、バスの
性能を低下させることなく、キャッシュキャンセルのた
めのバススヌ−プが可能となる。
【図１】本発明の一実施例を示すバススヌ−プ方法を適
用した計算機システムのブロック図である。
用した計算機システムのブロック図である。
【図２】図１におけるバススヌ−プ制御部の詳細ブロッ
ク図である。
ク図である。
【図３】図２におけるバススヌ−プ制御部の動作説明図
である。
である。
【図４】図１における主記憶制御部の詳細ブロック図で
ある。
ある。
【図５】本発明のバススヌ−プ方法の動作タイミングチ
ャ−トである。
ャ−トである。
【図６】比較のための従来のバススヌ−プ方法の動作タ
イミングチャ−トである。
イミングチャ−トである。
１ キャッシュ付きＣＰＵ ２ バススヌ−プ制御部 ３ 主記憶制御部 ４ プロセッサバス ５ ホストバス ６ システムバス ７ 主記憶装置 ８ 外部バスマスタ ９ ＩＯデバイス １０ スヌ−プ信号（ＳＮＯＯＰ−Ｎ） １１ ＳＮＰＲＱ信号（ＳＮＰＲＱ−Ｎ） １２ スヌ−プアドレス保持手段 １３ スヌ−プタイミング発生手段 １４ スヌ−プアドレスラッチタイミング信号 １５ バス権要求信号（ＢＵＳＲＥＱ−Ｎ） １６ バス権許可信号（ＢＵＳＡＣＫ−Ｎ） １７ 主記憶領域アクセス判定手段 １８ メインメモリバス １９ ＤＭＡ停止信号（ＤＭＡＷＡＩＴ−Ｎ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲川 隆 愛知県尾張旭市晴丘町池上１番地 株式 会社日立製作所オフィスシステム事業部 内 (72)発明者 坂野 勝也 愛知県名古屋市中区栄三丁目10番22号 日立中部ソフトウェア株式会社内 (56)参考文献 特開 平１−112451（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12
Claims (1)
- 【請求項１】 キャッシュ付きＣＰＵと、第一のバスを
介して前記キャッシュ付きＣＰＵと接続されたバススヌ
ープ制御部と、第二のバスを介して前記バススヌープ制
御部と接続された主記憶制御部と、前記主記憶制御部に
よって制御される主記憶装置と、第三のバスを介して前
記主記憶制御部に接続されたＩＯデバイス及び外部バス
マスタとを有する計算機システムにおいて、前記キャッシュ付きＣＰＵは前記バススヌープ制御部及
び前記主記憶制御部を介して前記ＩＯデバイスにリード
要求を発行するとともに、要求したデータを受け取るま
で前記第一のバスを占有し、前記ＩＯデバイスは前記リ
ード要求を受け取ると要求されたデータを用意して前記
第三のバスに出力し、前記第三のバスは前記ＩＯデバイ
スが要求されたデータを出力するまで前記外部バスマス
タによる前記第三のバスの使用を受け付け、前記外部バ
スマスタが前記主記憶装置にデータを転送する場合、前
記キャッシュ付きＣＰＵが前記第一のバスを占有してい
るときは、前記バススヌープ制御部に前記データを転送
する転送アドレスをバッファリングしておき、前記キャ
ッシュ付きＣＰＵが前記リード要求で要求したデータを
受け取り前記第一のバスのバス権を開放した後に、前記
バススヌープ制御部はバッファリングしている 転送アド
レスを前記キャッシュ付きＣＰＵに転送することを特徴
とするバススヌープ方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5097378A JP3027843B2 (ja) | 1993-04-23 | 1993-04-23 | バススヌ−プ方法 |
| US08/229,755 US5572701A (en) | 1993-04-23 | 1994-04-19 | Bus snoop method and apparatus for computer system having CPU with cache and main memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5097378A JP3027843B2 (ja) | 1993-04-23 | 1993-04-23 | バススヌ−プ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06309230A JPH06309230A (ja) | 1994-11-04 |
| JP3027843B2 true JP3027843B2 (ja) | 2000-04-04 |
Family
ID=14190855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5097378A Expired - Fee Related JP3027843B2 (ja) | 1993-04-23 | 1993-04-23 | バススヌ−プ方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5572701A (ja) |
| JP (1) | JP3027843B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5778438A (en) * | 1995-12-06 | 1998-07-07 | Intel Corporation | Method and apparatus for maintaining cache coherency in a computer system with a highly pipelined bus and multiple conflicting snoop requests |
| US5815675A (en) * | 1996-06-13 | 1998-09-29 | Vlsi Technology, Inc. | Method and apparatus for direct access to main memory by an I/O bus |
| US6308248B1 (en) * | 1996-12-31 | 2001-10-23 | Compaq Computer Corporation | Method and system for allocating memory space using mapping controller, page table and frame numbers |
| US5900017A (en) * | 1997-05-14 | 1999-05-04 | International Business Machines Corporation | Snooping a variable number of cache addresses in a multiple processor system by a single snoop request |
| US6658537B2 (en) * | 1997-06-09 | 2003-12-02 | 3Com Corporation | DMA driven processor cache |
| US7155722B1 (en) * | 2001-07-10 | 2006-12-26 | Cisco Technology, Inc. | System and method for process load balancing in a multi-processor environment |
| US7225295B2 (en) * | 2005-01-04 | 2007-05-29 | International Business Machines Corporation | External RAM module |
| US7373462B2 (en) * | 2005-03-29 | 2008-05-13 | International Business Machines Corporation | Snoop filter for filtering snoop requests |
| US7386683B2 (en) * | 2005-03-29 | 2008-06-10 | International Business Machines Corporation | Method and apparatus for filtering snoop requests in a point-to-point interconnect architecture |
| US7386685B2 (en) * | 2005-03-29 | 2008-06-10 | International Busniess Machines Corporation | Method and apparatus for filtering snoop requests using multiple snoop caches |
| US7392351B2 (en) * | 2005-03-29 | 2008-06-24 | International Business Machines Corporation | Method and apparatus for filtering snoop requests using stream registers |
| US7383397B2 (en) * | 2005-03-29 | 2008-06-03 | International Business Machines Corporation | Method and apparatus for filtering snoop requests using a scoreboard |
| US7386684B2 (en) * | 2005-03-29 | 2008-06-10 | International Business Machines Corporation | Method and apparatus for detecting a cache wrap condition |
| US7380071B2 (en) * | 2005-03-29 | 2008-05-27 | International Business Machines Corporation | Snoop filtering system in a multiprocessor system |
| US8495272B2 (en) * | 2006-11-29 | 2013-07-23 | International Business Machines Corporation | Method to save bus switching power and reduce noise in an engineered bus |
| KR20220086785A (ko) | 2020-12-16 | 2022-06-24 | 삼성전자주식회사 | 트랜잭션 가속기의 동작 방법. 트랜잭션 가속기를 포함하는 컴퓨팅 장치의 동작 방법, 그리고 트랜잭션 가속기를 포함하는 컴퓨팅 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586061B2 (ja) * | 1987-10-27 | 1997-02-26 | 富士通株式会社 | キャッシュメモリ制御装置 |
| US5119485A (en) * | 1989-05-15 | 1992-06-02 | Motorola, Inc. | Method for data bus snooping in a data processing system by selective concurrent read and invalidate cache operation |
| JPH04101251A (ja) * | 1990-08-20 | 1992-04-02 | Nec Corp | キャッシュメモリスヌープ方式 |
| GB2256512B (en) * | 1991-06-04 | 1995-03-15 | Intel Corp | Second level cache controller unit and system |
| US5426765A (en) * | 1991-08-30 | 1995-06-20 | Compaq Computer Corporation | Multiprocessor cache abitration |
| US5341487A (en) * | 1991-12-20 | 1994-08-23 | International Business Machines Corp. | Personal computer having memory system with write-through cache and pipelined snoop cycles |
| US5325503A (en) * | 1992-02-21 | 1994-06-28 | Compaq Computer Corporation | Cache memory system which snoops an operation to a first location in a cache line and does not snoop further operations to locations in the same line |
-
1993
- 1993-04-23 JP JP5097378A patent/JP3027843B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-19 US US08/229,755 patent/US5572701A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06309230A (ja) | 1994-11-04 |
| US5572701A (en) | 1996-11-05 |
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