JPH09214332A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH09214332A JPH09214332A JP8018595A JP1859596A JPH09214332A JP H09214332 A JPH09214332 A JP H09214332A JP 8018595 A JP8018595 A JP 8018595A JP 1859596 A JP1859596 A JP 1859596A JP H09214332 A JPH09214332 A JP H09214332A
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Abstract
(57)【要約】
【課題】 ＰＬＬ回路において、プルインレンジを改善
するとともにスプリアス及びジッタ成分を効果的に抑圧
すること。 【解決手段】 位相比較器１１からの位相比較結果信号
はローパスフィルタ１２を介して完全積分器１３に与え
られる。完全積分器からの積分信号は制御電圧信号とし
て電圧制御発振器１４に与えられる。電圧制御発振器１
４は制御電圧信号に応じて発振信号を出力し、この発振
信号は分周器１５で分周されて基準発振信号として位相
比較器１１に与えられる。完全積分器は差動増幅器１３
ａを備えており、オフセット電圧制御回路１６は、同期
状態の際、差動増幅器のオフセット電圧を第１の電圧値
とし、非同期状態の際、オフセット電圧を第２の電圧値
とする。第２の電圧値は、例えば、第１の電圧値よりも
小さい。
するとともにスプリアス及びジッタ成分を効果的に抑圧
すること。 【解決手段】 位相比較器１１からの位相比較結果信号
はローパスフィルタ１２を介して完全積分器１３に与え
られる。完全積分器からの積分信号は制御電圧信号とし
て電圧制御発振器１４に与えられる。電圧制御発振器１
４は制御電圧信号に応じて発振信号を出力し、この発振
信号は分周器１５で分周されて基準発振信号として位相
比較器１１に与えられる。完全積分器は差動増幅器１３
ａを備えており、オフセット電圧制御回路１６は、同期
状態の際、差動増幅器のオフセット電圧を第１の電圧値
とし、非同期状態の際、オフセット電圧を第２の電圧値
とする。第２の電圧値は、例えば、第１の電圧値よりも
小さい。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に、ＡＴＭクロスコネクト装置において用いられ
るＰＬＬ回路に関する。
し、特に、ＡＴＭクロスコネクト装置において用いられ
るＰＬＬ回路に関する。
【０００２】
【従来の技術】一般に、ＡＴＭクロスコネクト装置には
主信号パッケージが搭載されており、主信号パッケージ
内のクロック部にはＰＬＬ回路が用いられている。そし
て、ＰＬＬ回路においては、プルインレンジ特性が良好
であるとともにジッタ成分の低減を行う必要がある。
主信号パッケージが搭載されており、主信号パッケージ
内のクロック部にはＰＬＬ回路が用いられている。そし
て、ＰＬＬ回路においては、プルインレンジ特性が良好
であるとともにジッタ成分の低減を行う必要がある。
【０００３】従来、ＰＬＬ回路として、例えば、特開平
１−１８８０２５号公報に記載されたものが知られてい
る。このＰＬＬ回路は、位相比較器、ループフィルタ、
電圧制御発振器、分周器を備えるとともに、ループ遮断
用スイッチ及びサンプル・ホールド回路を備えており、
ループ内ゲインを低下させて引き込み特性の劣化を防止
している。
１−１８８０２５号公報に記載されたものが知られてい
る。このＰＬＬ回路は、位相比較器、ループフィルタ、
電圧制御発振器、分周器を備えるとともに、ループ遮断
用スイッチ及びサンプル・ホールド回路を備えており、
ループ内ゲインを低下させて引き込み特性の劣化を防止
している。
【０００４】特開平１−１８８０２５号公報に記載され
たＰＬＬ回路では、入力として与えられる位相比較信号
に含まれるジッタ成分の抑圧を行っており、そのため、
ループゲインを低下させて弱結合ＰＬＬ回路とする必要
があるが、減衰器を用いて直接ループゲインを低下させ
ると、プルインレンジ等の引き込み特性が劣化する。こ
のため、従来のＰＬＬ回路では、ループを外部からのル
ープ遮断パルスによって、一定間隔で遮断と接続とを繰
り返し、サンプル・ホールド回路によって遮断時間内の
電圧を保持している。これによって、実質的にループ内
のゲインを低下させている。
たＰＬＬ回路では、入力として与えられる位相比較信号
に含まれるジッタ成分の抑圧を行っており、そのため、
ループゲインを低下させて弱結合ＰＬＬ回路とする必要
があるが、減衰器を用いて直接ループゲインを低下させ
ると、プルインレンジ等の引き込み特性が劣化する。こ
のため、従来のＰＬＬ回路では、ループを外部からのル
ープ遮断パルスによって、一定間隔で遮断と接続とを繰
り返し、サンプル・ホールド回路によって遮断時間内の
電圧を保持している。これによって、実質的にループ内
のゲインを低下させている。
【０００５】
【発明が解決しようとする課題】上述のように、プルイ
ンレンジ特性の劣化を防止するため、従来のＰＬＬ回路
では、ループゲインを疑似的に低くしている。つまり、
遮断パルスを用いて、ループを一定間隔で遮断及び接続
を行い、サンプル・ホールド回路によって遮断時間中に
接続時間中の制御電圧を保持して、ループゲインを下げ
ている。
ンレンジ特性の劣化を防止するため、従来のＰＬＬ回路
では、ループゲインを疑似的に低くしている。つまり、
遮断パルスを用いて、ループを一定間隔で遮断及び接続
を行い、サンプル・ホールド回路によって遮断時間中に
接続時間中の制御電圧を保持して、ループゲインを下げ
ている。
【０００６】ところが、従来のＰＬＬ回路では、位相比
較信号のスプリアス抑圧をループフィルタのみで行って
いる関係上、スプリアスの抑圧効果が低いという問題点
がある。
較信号のスプリアス抑圧をループフィルタのみで行って
いる関係上、スプリアスの抑圧効果が低いという問題点
がある。
【０００７】加えて、従来のＰＬＬ回路では、上述のよ
うに遮断パルスを用いているから、遮断パルス周波数に
よってスプリアスが発生するばかりでなく、サンプル・
ホールド回路内の誤差等によってジッタ成分が増加して
しまうという問題点がある。
うに遮断パルスを用いているから、遮断パルス周波数に
よってスプリアスが発生するばかりでなく、サンプル・
ホールド回路内の誤差等によってジッタ成分が増加して
しまうという問題点がある。
【０００８】また、前述のように、遮断パルスを用いて
いるから、遮断パルス生成のための回路が必要となるば
かりでなく、サンプル・ホールド回路を付加する必要が
あり、ハードウェア規模が増加してしまうという問題点
もある。
いるから、遮断パルス生成のための回路が必要となるば
かりでなく、サンプル・ホールド回路を付加する必要が
あり、ハードウェア規模が増加してしまうという問題点
もある。
【０００９】本発明の目的は、スプリアス及びジッタ成
分の抑圧効果の高いＰＬＬ回路を提供することにある。
分の抑圧効果の高いＰＬＬ回路を提供することにある。
【００１０】本発明の他の目的はハードウェア規模が少
なくて済むＰＬＬ回路を提供することにある。
なくて済むＰＬＬ回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、入力信
号と基準発振信号との位相を比較して位相比較結果信号
を送出する位相比較手段と、前記位相比較結果信号をロ
ーパスフィルタを介して受け積分信号を生成する完全積
分手段と、該積分信号を制御電圧信号として受け前記基
準発振信号を出力する電圧制御発振手段とを有し、前記
完全積分手段は差動増幅器を備えており、該差動増幅器
のオフセット電圧を制御する制御手段を有することを特
徴とするＰＬＬ回路が得られる。
号と基準発振信号との位相を比較して位相比較結果信号
を送出する位相比較手段と、前記位相比較結果信号をロ
ーパスフィルタを介して受け積分信号を生成する完全積
分手段と、該積分信号を制御電圧信号として受け前記基
準発振信号を出力する電圧制御発振手段とを有し、前記
完全積分手段は差動増幅器を備えており、該差動増幅器
のオフセット電圧を制御する制御手段を有することを特
徴とするＰＬＬ回路が得られる。
【００１２】そして、前記制御手段は同期状態の際前記
オフセット電圧を第１の電圧値とし、非同期状態の際前
記オフセット電圧を第２の電圧値とし、例えば、前記第
２の電圧値は前記第１の電圧値よりも小さい。
オフセット電圧を第１の電圧値とし、非同期状態の際前
記オフセット電圧を第２の電圧値とし、例えば、前記第
２の電圧値は前記第１の電圧値よりも小さい。
【００１３】また、前記位相比較手段は、例えば、前記
入力信号を微分して微分信号として微分回路と、該微分
信号がプリセット端子に与えられ前記基準発振信号がク
ロック端子に与えられて前記位相比較結果信号を生成す
るＤ型フリップフロップとを備えている。
入力信号を微分して微分信号として微分回路と、該微分
信号がプリセット端子に与えられ前記基準発振信号がク
ロック端子に与えられて前記位相比較結果信号を生成す
るＤ型フリップフロップとを備えている。
【００１４】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００１５】図１を参照して、図示のＰＬＬ回路は、位
相比較器１１、ローパスフィルタ１２、完全積分器１
３、電圧制御発振器１４、及び分周器１５を備えてい
る。
相比較器１１、ローパスフィルタ１２、完全積分器１
３、電圧制御発振器１４、及び分周器１５を備えてい
る。
【００１６】位相比較器１１には入力位相比較信号が与
えられるとともに分周器１５から分周信号（基準発振信
号）が与えられる。この分周信号は、電圧制御発振器１
４の出力信号を位相比較周波数まで分周した信号である
（つまり、分周器１５は電圧制御発振器１４の出力信号
（発振信号）を予め定められた分周比で分周する）。そ
して、位相比較器１１では入力位相比較信号と分周信号
との位相差を表わす位相比較結果信号を送出する。
えられるとともに分周器１５から分周信号（基準発振信
号）が与えられる。この分周信号は、電圧制御発振器１
４の出力信号を位相比較周波数まで分周した信号である
（つまり、分周器１５は電圧制御発振器１４の出力信号
（発振信号）を予め定められた分周比で分周する）。そ
して、位相比較器１１では入力位相比較信号と分周信号
との位相差を表わす位相比較結果信号を送出する。
【００１７】位相比較結果信号はローパスフィルタ１２
を介して完全積分器１３に与えられ、完全積分器１３は
積分信号を送出する。この積分信号は電圧制御発振器１
４に与えられて、電圧制御発振器１４では、積分信号を
制御電圧として出力信号を送出する。
を介して完全積分器１３に与えられ、完全積分器１３は
積分信号を送出する。この積分信号は電圧制御発振器１
４に与えられて、電圧制御発振器１４では、積分信号を
制御電圧として出力信号を送出する。
【００１８】ここで、図２を参照して、本発明によるＰ
ＬＬ回路について詳細に説明する。
ＬＬ回路について詳細に説明する。
【００１９】図１では、概略的に示したが、図１に示す
ＰＬＬ回路は、例えば、図２に示す構成を備えている。
位相比較器１１は、微分器１１ａ及びＤ型フリップフロ
ップ１１ｂを備えており、完全積分器１３はオペアンプ
１３ａを備えている。そして、オペアンプの非反転端子
にはオフセット電圧制御回路１６が接続され、後述する
ようにして、オフセット電圧制御回路１６によってオペ
アンプ１３ａのオフセット電圧が制御される。
ＰＬＬ回路は、例えば、図２に示す構成を備えている。
位相比較器１１は、微分器１１ａ及びＤ型フリップフロ
ップ１１ｂを備えており、完全積分器１３はオペアンプ
１３ａを備えている。そして、オペアンプの非反転端子
にはオフセット電圧制御回路１６が接続され、後述する
ようにして、オフセット電圧制御回路１６によってオペ
アンプ１３ａのオフセット電圧が制御される。
【００２０】このＰＬＬ回路では、入力位相比較信号と
分周信号（ループ位相比較信号）との位相差をなくすた
め、ループゲインを高くし、さらに、ジッタ成分及びス
プリアス成分等の不要波成分を抑圧している。このた
め、前述のように、一旦ローパスフィルタ１２によっ
て、不要波等を除去し、不要波等が除去された信号を完
全積分器１３に与え、積分信号を電圧制御発振器１４の
制御電圧としている。
分周信号（ループ位相比較信号）との位相差をなくすた
め、ループゲインを高くし、さらに、ジッタ成分及びス
プリアス成分等の不要波成分を抑圧している。このた
め、前述のように、一旦ローパスフィルタ１２によっ
て、不要波等を除去し、不要波等が除去された信号を完
全積分器１３に与え、積分信号を電圧制御発振器１４の
制御電圧としている。
【００２１】ところで、図１に示すＰＬＬ回路では完全
積分器１３の前段にローパスフィルタ１２が付加されて
いる関係上、プルインレンジ等の引き込み特性が劣化す
る。このような引き込み特性劣化の主因は、非同期時の
ビート信号がローパスフィルタ１２によって平滑化され
て振れ幅が減衰し、完全積分器１３において、オフセッ
ト電圧をクロスする間隔が減少するためである。
積分器１３の前段にローパスフィルタ１２が付加されて
いる関係上、プルインレンジ等の引き込み特性が劣化す
る。このような引き込み特性劣化の主因は、非同期時の
ビート信号がローパスフィルタ１２によって平滑化され
て振れ幅が減衰し、完全積分器１３において、オフセッ
ト電圧をクロスする間隔が減少するためである。
【００２２】このように、オフセット電圧をクロスする
間隔が減少すると、完全積分器１３の出力に、ビート信
号に追従した波形が発生しない。そして、このような現
象は、電圧制御発振器１４の可変範囲が大きい程、ビー
ト信号の周波数が高くなり顕著に現れる。
間隔が減少すると、完全積分器１３の出力に、ビート信
号に追従した波形が発生しない。そして、このような現
象は、電圧制御発振器１４の可変範囲が大きい程、ビー
ト信号の周波数が高くなり顕著に現れる。
【００２３】上述した平滑化したビート信号が、完全積
分器１３のオフセット電圧を一定時間以上横切るような
振れ幅を維持しなければ、完全積分器１３の出力は、オ
ペアンプ１３ａの開放ゲインで正又は負側に増幅されて
しまい、同期状態とはならない。そして、このビット信
号の波形は、ビート信号の周波数、ローパスフィルタ１
２の時定数、及び位相比較器１１の回路構成によって決
定される。
分器１３のオフセット電圧を一定時間以上横切るような
振れ幅を維持しなければ、完全積分器１３の出力は、オ
ペアンプ１３ａの開放ゲインで正又は負側に増幅されて
しまい、同期状態とはならない。そして、このビット信
号の波形は、ビート信号の周波数、ローパスフィルタ１
２の時定数、及び位相比較器１１の回路構成によって決
定される。
【００２４】一方、完全積分器１３の出力制御電圧の中
心は、オペアンプ１３ａのオフセット電圧で決定され
る。ＰＬＬ回路の引き込み時において、前述の原因によ
って、ビート信号の平均電圧が位相比較器１１の出力電
圧（０Ｖ〜５Ｖ）の本来の中心である２．５Ｖよりも、
例えば、低下する。
心は、オペアンプ１３ａのオフセット電圧で決定され
る。ＰＬＬ回路の引き込み時において、前述の原因によ
って、ビート信号の平均電圧が位相比較器１１の出力電
圧（０Ｖ〜５Ｖ）の本来の中心である２．５Ｖよりも、
例えば、低下する。
【００２５】このため、次の乃至の非同期状態の際
には、Ｖ１＝２．５・ｔ１／ｔ２を用いてオペアンプ１
３ａのオフセット電圧を２．５ＶからＶ１に変化させ
る。これによって、オフセット電圧をローパスフィルタ
通過後のビート信号の中心電圧とする。
には、Ｖ１＝２．５・ｔ１／ｔ２を用いてオペアンプ１
３ａのオフセット電圧を２．５ＶからＶ１に変化させ
る。これによって、オフセット電圧をローパスフィルタ
通過後のビート信号の中心電圧とする。
【００２６】なお、上記のｔ１は位相比較器微分パルス
幅、ｔ２は位相比較周期を表わす。また、上述の非同期
状態は、入力の位相比較信号が断の状態から回復した
時、パワーオンクリア状態の時、ＰＬＬ回路がドリ
フト状態の時である。
幅、ｔ２は位相比較周期を表わす。また、上述の非同期
状態は、入力の位相比較信号が断の状態から回復した
時、パワーオンクリア状態の時、ＰＬＬ回路がドリ
フト状態の時である。
【００２７】ここで、図２と図３乃至図４を参照して、
図２に示すＰＬＬ回路では、前述のように、入力位相比
較信号が位相比較器１１に与えられる。
図２に示すＰＬＬ回路では、前述のように、入力位相比
較信号が位相比較器１１に与えられる。
【００２８】位相比較器１１では、微分器１１ａによっ
て入力位相比較信号を微分して微分パルスを生成して、
この微分パルスをＤ型フリップフロップ１１ｂのプリセ
ット端子に与える。
て入力位相比較信号を微分して微分パルスを生成して、
この微分パルスをＤ型フリップフロップ１１ｂのプリセ
ット端子に与える。
【００２９】一方、前述のように、電圧制御発振器１４
の出力信号は分周器１５で位相比較周波数まで分周され
分周信号としてＤ型フリップフロップ１１ｂのクロック
端子に与えられる。この結果、Ｄ型フリップフロップ１
１ｂの出力からは、入力位相比較信号と分周信号との位
相差に応じてデューティー比に変換された位相比較結果
信号が出力される。
の出力信号は分周器１５で位相比較周波数まで分周され
分周信号としてＤ型フリップフロップ１１ｂのクロック
端子に与えられる。この結果、Ｄ型フリップフロップ１
１ｂの出力からは、入力位相比較信号と分周信号との位
相差に応じてデューティー比に変換された位相比較結果
信号が出力される。
【００３０】非同期の際、この位相比較結果信号には、
図３及び図４に示すように、ビート信号波形が出力され
る。前述のように、位相比較結果信号は、ローパスフィ
ルタ１２によって位相比較信号及び不要周波数がカット
されて、平滑化される。その結果、ビート信号波形は、
図５に示す信号となる。
図３及び図４に示すように、ビート信号波形が出力され
る。前述のように、位相比較結果信号は、ローパスフィ
ルタ１２によって位相比較信号及び不要周波数がカット
されて、平滑化される。その結果、ビート信号波形は、
図５に示す信号となる。
【００３１】図３及び図４に示すように、位相比較器１
１の出力において、そのビート信号波形は、微分パルス
の幅を除いた時間で推移する（図３及び図４において、
区間〜の間）。このため、ローパスフィルタ１２を
通過後のビート信号の中心電圧がその分変化することに
なる。
１の出力において、そのビート信号波形は、微分パルス
の幅を除いた時間で推移する（図３及び図４において、
区間〜の間）。このため、ローパスフィルタ１２を
通過後のビート信号の中心電圧がその分変化することに
なる。
【００３２】ローパスフィルタ１２からの信号を完全積
分器１３に与えると、オフセット電圧を基準として、完
全積分器１３の出力は、高い増幅率で振れることにな
る。このため、通常のオフセット電圧値２．５Ｖ付近で
は引き込み過程と成りにくい状態となる。
分器１３に与えると、オフセット電圧を基準として、完
全積分器１３の出力は、高い増幅率で振れることにな
る。このため、通常のオフセット電圧値２．５Ｖ付近で
は引き込み過程と成りにくい状態となる。
【００３３】従って、ＰＬＬ回路が引き込み状態となる
状態の際、オフセット電圧をビート信号の中心電圧に近
付けるようにオフセット電圧を上述のＶ１［Ｖ］まで変
化させる。そして、このオフセット電圧の制御はオフセ
ット電圧制御回路１６によって行われる。この結果、図
５に示すように、Ａ区間とＢ区間との時間差が減少し
て、完全積分器１３の出力は同期過程へと変化する。
状態の際、オフセット電圧をビート信号の中心電圧に近
付けるようにオフセット電圧を上述のＶ１［Ｖ］まで変
化させる。そして、このオフセット電圧の制御はオフセ
ット電圧制御回路１６によって行われる。この結果、図
５に示すように、Ａ区間とＢ区間との時間差が減少し
て、完全積分器１３の出力は同期過程へと変化する。
【００３４】図２に示す完全積分器１３において、ゲイ
ンは抵抗Ｒ１及びＲ２と容量Ｃ１とによって決定され、
入力位相比較信号と分周信号との位相差がなくなるよう
に、完全積分器１３の出力電圧（積分信号）は増幅さ
れ、この積分信号によって電圧制御発振器１４の発振周
波数が制御される。
ンは抵抗Ｒ１及びＲ２と容量Ｃ１とによって決定され、
入力位相比較信号と分周信号との位相差がなくなるよう
に、完全積分器１３の出力電圧（積分信号）は増幅さ
れ、この積分信号によって電圧制御発振器１４の発振周
波数が制御される。
【００３５】ＰＬＬ回路の引き込みが完了すると、オフ
セット電圧制御回路１６はオフセット電圧を２．５Ｖ付
近に戻す。そして、入力位相比較信号と分周信号との位
相が一致した状態が維持される。
セット電圧制御回路１６はオフセット電圧を２．５Ｖ付
近に戻す。そして、入力位相比較信号と分周信号との位
相が一致した状態が維持される。
【００３６】このように、本発明では、ローパスフィル
タによって不要周波数波が除去された信号を完全積分器
に与え、完全積分器からの積分信号を制御電圧信号とし
て用いて電圧制御発振器を制御するようにしたので、ジ
ッタ成分及びスプリアス成分を効果的に抑圧することが
できる。つまり、本発明では、ローパスフィルタのカッ
トオフ周波数を実用プルインレンジの範囲内で最低値ま
で低下させることができる。これによって、ジッタ成分
及びスプリアス成分を効果的に抑圧することができる。
そして、ループ内には不要周波数発生が予想される回路
の付加及び外部から信号が印加されない点を考慮する
と、Ｓ／Ｎ比を良好にすることができる。さらに、上述
の説明から明らかなように、オフセット電圧制御回路等
を付加するだけで十分であるから、従来に比べてハード
ウェア規模を少なくできる。
タによって不要周波数波が除去された信号を完全積分器
に与え、完全積分器からの積分信号を制御電圧信号とし
て用いて電圧制御発振器を制御するようにしたので、ジ
ッタ成分及びスプリアス成分を効果的に抑圧することが
できる。つまり、本発明では、ローパスフィルタのカッ
トオフ周波数を実用プルインレンジの範囲内で最低値ま
で低下させることができる。これによって、ジッタ成分
及びスプリアス成分を効果的に抑圧することができる。
そして、ループ内には不要周波数発生が予想される回路
の付加及び外部から信号が印加されない点を考慮する
と、Ｓ／Ｎ比を良好にすることができる。さらに、上述
の説明から明らかなように、オフセット電圧制御回路等
を付加するだけで十分であるから、従来に比べてハード
ウェア規模を少なくできる。
【００３７】
【発明の効果】以上説明したように、本発明では、ハー
ドウェア規模を少なくして、スプリアス及びジッタ成分
の抑圧効果を高くすることができるばかりでなく、プル
インレンジを改善することができるという効果がある。
ドウェア規模を少なくして、スプリアス及びジッタ成分
の抑圧効果を高くすることができるばかりでなく、プル
インレンジを改善することができるという効果がある。
【図１】本発明によるＰＬＬ回路の一例を概略的に示す
ブロック図である。
ブロック図である。
【図２】図１に示すＰＬＬ回路を詳細に示す図である。
【図３】本発明によるＰＬＬ回路の動作を説明するため
の図であり、ビート信号の一例を示す図である。
の図であり、ビート信号の一例を示す図である。
【図４】本発明によるＰＬＬ回路の動作を説明するため
の図であり、ビート信号周期を示す図である。
の図であり、ビート信号周期を示す図である。
【図５】本発明によるＰＬＬ回路の動作を説明するため
の図であり、フィルタ通過後のビート信号波形を示す図
である。
の図であり、フィルタ通過後のビート信号波形を示す図
である。
１１ 位相比較器 １２ ローパスフィルタ １３ 完全積分器 １４ 電圧制御発振器（ＶＯＣ） １５ 分周器 １６ オフセット電圧制御回路
Claims (5)
- 【請求項１】 入力信号と基準発振信号との位相を比較
して位相比較結果信号を送出する位相比較手段と、前記
位相比較結果信号をローパスフィルタを介して受け積分
信号を生成する完全積分手段と、該積分信号を制御電圧
信号として受け前記基準発振信号を出力する電圧制御発
振手段とを有し、前記完全積分手段は差動増幅器を備え
ており、該差動増幅器のオフセット電圧を制御する制御
手段を有することを特徴とするＰＬＬ回路。 - 【請求項２】 請求項１に記載されたＰＬＬ回路におい
て、前記制御手段は同期状態の際前記オフセット電圧を
第１の電圧値とし、非同期状態の際前記オフセット電圧
を第２の電圧値とするようにしたことを特徴とするＰＬ
Ｌ回路。 - 【請求項３】 請求項２に記載されたＰＬＬ回路におい
て、前記第２の電圧値は前記第１の電圧値よりも小さい
ことを特徴とするＰＬＬ回路。 - 【請求項４】 請求項１乃至３のいずれかに記載された
ＰＬＬ回路において、前記位相比較手段は、前記入力信
号を微分して微分信号として微分回路と、該微分信号が
プリセット端子に与えられ前記基準発振信号がクロック
端子に与えられて前記位相比較結果信号を生成するＤ型
フリップフロップとを有することを特徴とするＰＬＬ回
路。 - 【請求項５】 請求項１乃至４のいずれかに記載された
ＰＬＬ回路において、前記電圧制御発振手段は前記制御
電圧信号に応じて発振信号を出力する電圧制御発振器
と、該発振信号を予め定められた分周比で分周して前記
基準発振信号を出力する分周回路とを有することを特徴
とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018595A JPH09214332A (ja) | 1996-02-05 | 1996-02-05 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018595A JPH09214332A (ja) | 1996-02-05 | 1996-02-05 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214332A true JPH09214332A (ja) | 1997-08-15 |
Family
ID=11976003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8018595A Pending JPH09214332A (ja) | 1996-02-05 | 1996-02-05 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214332A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348198B1 (ko) * | 1999-10-19 | 2002-08-09 | 닛뽄덴끼 가부시끼가이샤 | 동작 전압의 증가 없이 위상 오프셋을 감소시킬 수 있는위상 동기 루프 회로 |
| KR100568538B1 (ko) * | 2004-04-09 | 2006-04-07 | 삼성전자주식회사 | 자기 바이어스 위상 동기 루프 |
| JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
-
1996
- 1996-02-05 JP JP8018595A patent/JPH09214332A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348198B1 (ko) * | 1999-10-19 | 2002-08-09 | 닛뽄덴끼 가부시끼가이샤 | 동작 전압의 증가 없이 위상 오프셋을 감소시킬 수 있는위상 동기 루프 회로 |
| KR100568538B1 (ko) * | 2004-04-09 | 2006-04-07 | 삼성전자주식회사 | 자기 바이어스 위상 동기 루프 |
| JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020625 |