JPH0846497A - 周波数位相比較器 - Google Patents
周波数位相比較器Info
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- JPH0846497A JPH0846497A JP6176316A JP17631694A JPH0846497A JP H0846497 A JPH0846497 A JP H0846497A JP 6176316 A JP6176316 A JP 6176316A JP 17631694 A JP17631694 A JP 17631694A JP H0846497 A JPH0846497 A JP H0846497A
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- JP
- Japan
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- flip
- flop
- output
- circuit
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 本質的に入出力特性に不感帯の生じない周波
数位相比較器を提供することを目的とする。 【構成】 信号ＦREFはフリップフロップ２０とナンド
回路１１ａに、信号ＦVCOはフリップフロップ２１とナ
ンド回路１０ａに入力し、フリップフロップ２０、２１
の出力はアンド回路２３とオア回路１１ａ、１１ｂに入
力される。ナンド回路１０ａの出力はノア回路１０ｃと
インバータ１０ｂ、抵抗１０ｅ、コンデンサ１０ｄで構
成された遅延回路で遅らされ、再びノア回路１０ｃの他
方の端子に入力される。このノア回路１０ｃの出力はオ
ア回路１１ａ、１１ｂに入力され、それぞれＭＯＳＦＥ
Ｔ２６、２７を駆動する。
数位相比較器を提供することを目的とする。 【構成】 信号ＦREFはフリップフロップ２０とナンド
回路１１ａに、信号ＦVCOはフリップフロップ２１とナ
ンド回路１０ａに入力し、フリップフロップ２０、２１
の出力はアンド回路２３とオア回路１１ａ、１１ｂに入
力される。ナンド回路１０ａの出力はノア回路１０ｃと
インバータ１０ｂ、抵抗１０ｅ、コンデンサ１０ｄで構
成された遅延回路で遅らされ、再びノア回路１０ｃの他
方の端子に入力される。このノア回路１０ｃの出力はオ
ア回路１１ａ、１１ｂに入力され、それぞれＭＯＳＦＥ
Ｔ２６、２７を駆動する。
Description
【０００１】
【産業上の利用分野】本発明は、位相同期ループ回路や
モータの位相制御回路に用いるに適した周波数位相比較
器に関する。
モータの位相制御回路に用いるに適した周波数位相比較
器に関する。
【０００２】
【従来の技術】近年、衛星放送などのディジタル・オー
ディオの登場によって、異なる標本化周波数で標本化さ
れたオーディオ信号を処理するディジタル・アナログ変
換装置が市場を賑わしている。ここで、例えば、衛星放
送のディジタル音声の転送レートは、Ａモード・ステレ
オでは約０．８Ｍビット／秒、Ｂモード・ステレオでは
約１．５Ｍビット／秒である。このように異なる転送レ
ートに対応するためには、上記装置に送られてくるディ
ジタル音声信号の転送レートに追従する位相同期ループ
回路（以下「ＰＬＬ」と略す）を備える必要がある。こ
のようなＰＬＬには、単なる位相比較機能のみの位相比
較器を用いたのでは引き込み範囲が狭くなるため使用で
きず、周波数比較機能を含めてもつ周波数位相比較器が
必需となる。
ディオの登場によって、異なる標本化周波数で標本化さ
れたオーディオ信号を処理するディジタル・アナログ変
換装置が市場を賑わしている。ここで、例えば、衛星放
送のディジタル音声の転送レートは、Ａモード・ステレ
オでは約０．８Ｍビット／秒、Ｂモード・ステレオでは
約１．５Ｍビット／秒である。このように異なる転送レ
ートに対応するためには、上記装置に送られてくるディ
ジタル音声信号の転送レートに追従する位相同期ループ
回路（以下「ＰＬＬ」と略す）を備える必要がある。こ
のようなＰＬＬには、単なる位相比較機能のみの位相比
較器を用いたのでは引き込み範囲が狭くなるため使用で
きず、周波数比較機能を含めてもつ周波数位相比較器が
必需となる。
【０００３】このような周波数位相比較器としては、従
来、図５に示すような回路を用いることが一般的であっ
た。図５において、２０、２１はフリップフロップ、２
２はインバータ、２３はアンド回路、２６はＰ型のメタ
ル・オキサイド・セミコンダクタ電界効果型トランジス
タ（以下「ＭＯＳＦＥＴ」と略す）、２７はＮ型のＭＯ
ＳＦＥＴである。２８は電源端子であり、電源ＶDDに接
続されている。
来、図５に示すような回路を用いることが一般的であっ
た。図５において、２０、２１はフリップフロップ、２
２はインバータ、２３はアンド回路、２６はＰ型のメタ
ル・オキサイド・セミコンダクタ電界効果型トランジス
タ（以下「ＭＯＳＦＥＴ」と略す）、２７はＮ型のＭＯ
ＳＦＥＴである。２８は電源端子であり、電源ＶDDに接
続されている。
【０００４】以上のように構成された従来の周波数位相
比較器について、以下にその動作を説明する。Ｄフリッ
プフロップ２０は一方の入力Ｄ端子を電源電圧ＶDDに吊
られており、クロック端子Ｃには信号ＦREFが入力され
ている。フリップフロップ２０のＱ出力端子はノードＡ
を通ってインバータ２２に入力され、アンド回路２３の
一方の入力端子に接続されている。インバータ２２の出
力はＰ型ＭＯＳＦＥＴのゲートに入力される。
比較器について、以下にその動作を説明する。Ｄフリッ
プフロップ２０は一方の入力Ｄ端子を電源電圧ＶDDに吊
られており、クロック端子Ｃには信号ＦREFが入力され
ている。フリップフロップ２０のＱ出力端子はノードＡ
を通ってインバータ２２に入力され、アンド回路２３の
一方の入力端子に接続されている。インバータ２２の出
力はＰ型ＭＯＳＦＥＴのゲートに入力される。
【０００５】一方、フリップフロップ２１も一方の入力
Ｄ端子を電源電圧ＶDDに吊られており、クロック端子Ｃ
には信号ＦVCOが入力されている。このフリップフロッ
プ２１のＱ出力端子はノードＢを通ってアンド回路２３
の他方の入力端子に接続され、かつＮ型ＭＯＳＦＥＴ２
７のゲートに入力される。アンド回路２３の出力は、フ
リップフロップ２０及び２１のリセット入力端子に接続
されている。ノードＡとＢの両方がハイのときにはアン
ド回路２３の出力はハイとなり、フリップフロップ２０
と２１はリセットされる。
Ｄ端子を電源電圧ＶDDに吊られており、クロック端子Ｃ
には信号ＦVCOが入力されている。このフリップフロッ
プ２１のＱ出力端子はノードＢを通ってアンド回路２３
の他方の入力端子に接続され、かつＮ型ＭＯＳＦＥＴ２
７のゲートに入力される。アンド回路２３の出力は、フ
リップフロップ２０及び２１のリセット入力端子に接続
されている。ノードＡとＢの両方がハイのときにはアン
ド回路２３の出力はハイとなり、フリップフロップ２０
と２１はリセットされる。
【０００６】さて、図６には図５の回路の各部の信号波
形図を示している。波形ＦREFはフリップフロップ２０
の入力であり、波形ＦVCOはフリップフロップ２１の入
力である。下の３つの波形Ａ〜Ｃは、ノードＡ〜Ｃにそ
れぞれ対応する。同図において波形ＦREFに対して波形
ＦVCOが、区間ｔ1では位相が遅れている場合、区間ｔ2
は両者の位相が一致する場合、そして区間ｔ3では位相
が進んでいる場合を示す。
形図を示している。波形ＦREFはフリップフロップ２０
の入力であり、波形ＦVCOはフリップフロップ２１の入
力である。下の３つの波形Ａ〜Ｃは、ノードＡ〜Ｃにそ
れぞれ対応する。同図において波形ＦREFに対して波形
ＦVCOが、区間ｔ1では位相が遅れている場合、区間ｔ2
は両者の位相が一致する場合、そして区間ｔ3では位相
が進んでいる場合を示す。
【０００７】フリップフロップ２０及び２１のＱ端子出
力は、ＭＯＳＦＥＴ２６と２７を制御するのに用いられ
る。ノードＣに現れるこの周波数位相比較器の出力は、
ＭＯＳＦＥＴ２６だけがオンのとき、即ち区間ｔ1では
電源電圧ＶDDの出力が現れ、ＭＯＳＦＥＴ２７だけがオ
ンのとき、即ち区間ｔ3ではグランドの出力が現れ、両
方のＭＯＳＦＥＴ２６と２７がオフの場合には、即ち区
間ｔ2やフリップフロップ２０、２１のいずれにも入力
がない場合には常に高インピーダンス状態となる。
力は、ＭＯＳＦＥＴ２６と２７を制御するのに用いられ
る。ノードＣに現れるこの周波数位相比較器の出力は、
ＭＯＳＦＥＴ２６だけがオンのとき、即ち区間ｔ1では
電源電圧ＶDDの出力が現れ、ＭＯＳＦＥＴ２７だけがオ
ンのとき、即ち区間ｔ3ではグランドの出力が現れ、両
方のＭＯＳＦＥＴ２６と２７がオフの場合には、即ち区
間ｔ2やフリップフロップ２０、２１のいずれにも入力
がない場合には常に高インピーダンス状態となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、ＦREFとＦVCOの間の位相差がわずかな
場合にはノードＡ及びＢの出力パルス幅が狭いため、Ｍ
ＯＳＦＥＴ２６及び２７の周波数特性如何では出力パル
スが消滅する場合があり、これにより入出力特性に図７
に示すような不感帯を生じるという問題点がある。
従来の構成では、ＦREFとＦVCOの間の位相差がわずかな
場合にはノードＡ及びＢの出力パルス幅が狭いため、Ｍ
ＯＳＦＥＴ２６及び２７の周波数特性如何では出力パル
スが消滅する場合があり、これにより入出力特性に図７
に示すような不感帯を生じるという問題点がある。
【０００９】このような周波数位相比較器を、例えばＰ
ＬＬに用いた場合には入力周波数に対して精度よく追従
できなくなるばかりか、不感帯の区間でＰＬＬが見かけ
上発振したかのような症状を呈する、即ち「バンバン・
モード」が発生することがあるという問題点がある。
ＬＬに用いた場合には入力周波数に対して精度よく追従
できなくなるばかりか、不感帯の区間でＰＬＬが見かけ
上発振したかのような症状を呈する、即ち「バンバン・
モード」が発生することがあるという問題点がある。
【００１０】本発明は上記の問題点を解決するもので、
本質的に入出力特性に不感帯の生じない周波数位相比較
器を提供することを目的とする。
本質的に入出力特性に不感帯の生じない周波数位相比較
器を提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明の周波数位相比較器は、第１の周期的信号をク
ロック端子に受けるリセット端子付きの第１のフリップ
フロップと、第２の周期的信号をクロック端子に受ける
リセット端子付きの第２のフリップフロップと、この第
２のフリップフロップ及び上記第１のフリップフロップ
の出力の間の論理演算を行う論理回路と、上記第１の周
期的信号と上記第２の周期的信号を受けて、これら両者
の論理値が同じ箇所を選んで、所定の幅のパルス信号に
変換するパルス発生手段と、このパルス信号を上記第１
のフリップフロップと上記第２のフリップフロップのそ
れぞれの出力に均等に付加するパルス付加手段と、この
パルス付加手段の出力を合成する合成手段とを備え、上
記第１のフリップフロップと上記第２のフリップフロッ
プのそれぞれのリセット端子に上記論理回路の出力を結
ぶことを特徴とするものである。
に本発明の周波数位相比較器は、第１の周期的信号をク
ロック端子に受けるリセット端子付きの第１のフリップ
フロップと、第２の周期的信号をクロック端子に受ける
リセット端子付きの第２のフリップフロップと、この第
２のフリップフロップ及び上記第１のフリップフロップ
の出力の間の論理演算を行う論理回路と、上記第１の周
期的信号と上記第２の周期的信号を受けて、これら両者
の論理値が同じ箇所を選んで、所定の幅のパルス信号に
変換するパルス発生手段と、このパルス信号を上記第１
のフリップフロップと上記第２のフリップフロップのそ
れぞれの出力に均等に付加するパルス付加手段と、この
パルス付加手段の出力を合成する合成手段とを備え、上
記第１のフリップフロップと上記第２のフリップフロッ
プのそれぞれのリセット端子に上記論理回路の出力を結
ぶことを特徴とするものである。
【００１２】また、第１の周期的信号をクロック端子に
受けるリセット端子付きの第１のフリップフロップと、
この第１のフリップフロップの出力を所定時間τ1だけ
遅延する第１の遅延手段と、第２の周期的信号をクロッ
ク端子に受けるリセット端子付きの第２のフリップフロ
ップと、この第２のフリップフロップの出力を所定時間
τ2だけ遅延する第２の遅延手段と、この第２の遅延手
段及び上記第１の遅延手段の出力の間の論理演算を行う
論理回路と、この第２の遅延手段の出力と上記第１の遅
延手段の出力を合成する合成手段とを備え、上記第１の
フリップフロップと上記第２のフリップフロップのそれ
ぞれのリセット端子に上記論理回路の出力を結ぶことを
特徴とするものである。
受けるリセット端子付きの第１のフリップフロップと、
この第１のフリップフロップの出力を所定時間τ1だけ
遅延する第１の遅延手段と、第２の周期的信号をクロッ
ク端子に受けるリセット端子付きの第２のフリップフロ
ップと、この第２のフリップフロップの出力を所定時間
τ2だけ遅延する第２の遅延手段と、この第２の遅延手
段及び上記第１の遅延手段の出力の間の論理演算を行う
論理回路と、この第２の遅延手段の出力と上記第１の遅
延手段の出力を合成する合成手段とを備え、上記第１の
フリップフロップと上記第２のフリップフロップのそれ
ぞれのリセット端子に上記論理回路の出力を結ぶことを
特徴とするものである。
【００１３】
【作用】このような構成によると、パルス発生手段によ
って第１のフリップフロップ及び第２のフリップフロッ
プを通さずに直接パルスを生成して上記第１のフリップ
フロップ及び第２のフリップフロップのそれぞれの出力
にパルス付加手段によって上記パルスを付加することに
より、合成手段を構成するＭＯＳＦＥＴを確実に応答さ
せることとなる。
って第１のフリップフロップ及び第２のフリップフロッ
プを通さずに直接パルスを生成して上記第１のフリップ
フロップ及び第２のフリップフロップのそれぞれの出力
にパルス付加手段によって上記パルスを付加することに
より、合成手段を構成するＭＯＳＦＥＴを確実に応答さ
せることとなる。
【００１４】また請求項３の構成によれば、第１のフリ
ップフロップの出力に第１の遅延手段を、また第２のフ
リップフロップの出力に第２の遅延手段を設けたことに
より、第１のフリップフロップ及び第２のフリップフロ
ップのリセット端子に加わるパルスの伝播が遅れて第１
のフリップフロップ及び第２のフリップフロップの出力
するパルスの幅が広くなり、合成手段を構成するＭＯＳ
ＦＥＴを確実に応答させることとなる。
ップフロップの出力に第１の遅延手段を、また第２のフ
リップフロップの出力に第２の遅延手段を設けたことに
より、第１のフリップフロップ及び第２のフリップフロ
ップのリセット端子に加わるパルスの伝播が遅れて第１
のフリップフロップ及び第２のフリップフロップの出力
するパルスの幅が広くなり、合成手段を構成するＭＯＳ
ＦＥＴを確実に応答させることとなる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明の第１の実施例におけ
る周波数位相比較器の回路図を示すものである。同図に
おいて、フリップフロップ２０、２１、インバータ２
２、アンド回路２３及びＭＯＳＦＥＴ２６、２７は、従
来例におけるそれらと同一であり、この部分の詳しい説
明は省略する。１０はパルス発生回路であり、ナンド回
路１０ａ、インバータ１０ｂ、ノア回路１０ｃ、コンデ
ンサ１０ｄ及び抵抗１０ｅから構成される。１１はパル
ス付加回路であり、オア回路１１ａ、１１ｂから構成さ
れる。
ながら説明する。図１は、本発明の第１の実施例におけ
る周波数位相比較器の回路図を示すものである。同図に
おいて、フリップフロップ２０、２１、インバータ２
２、アンド回路２３及びＭＯＳＦＥＴ２６、２７は、従
来例におけるそれらと同一であり、この部分の詳しい説
明は省略する。１０はパルス発生回路であり、ナンド回
路１０ａ、インバータ１０ｂ、ノア回路１０ｃ、コンデ
ンサ１０ｄ及び抵抗１０ｅから構成される。１１はパル
ス付加回路であり、オア回路１１ａ、１１ｂから構成さ
れる。
【００１６】以上のように構成された本実施例につき、
図２の信号波形図を参照しながらその動作を説明する。
信号ＦREFと信号ＦVCOは、ナンド回路１０ａに入力さ
れ、その出力はノア回路１０ｃの一方の入力端子とイン
バータ１０ｂに送られる。インバータ１０ｂの出力は抵
抗１０ｅとコンデンサ１０ｄから構成される時定数τ0
で遅延され、ノア回路１０ｃの他方の入力端子に送られ
る。
図２の信号波形図を参照しながらその動作を説明する。
信号ＦREFと信号ＦVCOは、ナンド回路１０ａに入力さ
れ、その出力はノア回路１０ｃの一方の入力端子とイン
バータ１０ｂに送られる。インバータ１０ｂの出力は抵
抗１０ｅとコンデンサ１０ｄから構成される時定数τ0
で遅延され、ノア回路１０ｃの他方の入力端子に送られ
る。
【００１７】これにより、パルス発生回路１０の出力に
は基準信号ＦREFと目標信号ＦVCOの両者がハイになった
瞬間にパルス幅τ0のパルス信号Ｄが出力されることと
なる。このパルス信号Ｄは、ノア回路１１ａ、１１ｂの
一方の入力端子に入力される。これらノア回路１１ａ、
１１ｂの他方の入力端子にはノードＡ、Ｂがそれぞれ接
続されており、これらノア回路１１ａ、１１ｂの出力
Ｅ、Ｆには、それぞれ時間幅τ0のパルス信号Ｄが付加
される。これにより、ＭＯＳＦＥＴ２６、２７には、位
相差が如何に小さくとも、確実に動作するパルス幅の信
号を供給することが出来ることとなる。
は基準信号ＦREFと目標信号ＦVCOの両者がハイになった
瞬間にパルス幅τ0のパルス信号Ｄが出力されることと
なる。このパルス信号Ｄは、ノア回路１１ａ、１１ｂの
一方の入力端子に入力される。これらノア回路１１ａ、
１１ｂの他方の入力端子にはノードＡ、Ｂがそれぞれ接
続されており、これらノア回路１１ａ、１１ｂの出力
Ｅ、Ｆには、それぞれ時間幅τ0のパルス信号Ｄが付加
される。これにより、ＭＯＳＦＥＴ２６、２７には、位
相差が如何に小さくとも、確実に動作するパルス幅の信
号を供給することが出来ることとなる。
【００１８】以上のように本実施例によれば、出力段を
構成するＭＯＳＦＥＴ２６、２７が確実に動作するパル
スを供給できるので、入出力特性に不感帯を生じること
がなくなる。
構成するＭＯＳＦＥＴ２６、２７が確実に動作するパル
スを供給できるので、入出力特性に不感帯を生じること
がなくなる。
【００１９】図３は、本発明の第２の実施例における周
波数位相比較器の回路図を示すものである。同図におい
て、フリップフロップ２０、２１、インバータ２２、ア
ンド回路２３及びＭＯＳＦＥＴ２６、２７は、従来例に
おけるそれらと同一であり、詳しい説明は省略する。１
３は第１の遅延回路、１４は第２の遅延回路である。
波数位相比較器の回路図を示すものである。同図におい
て、フリップフロップ２０、２１、インバータ２２、ア
ンド回路２３及びＭＯＳＦＥＴ２６、２７は、従来例に
おけるそれらと同一であり、詳しい説明は省略する。１
３は第１の遅延回路、１４は第２の遅延回路である。
【００２０】以上のように構成された本実施例につき、
図４の信号波形図を参照しながらその動作を説明する。
第１の遅延回路１２は、フリップフロップ２０の出力を
時間τ1だけ遅延し、第２の遅延回路１３は、フリップ
フロップ２１の出力を時間τ2だけ遅延する。このよう
に遅延時間をそれぞれ異ならせる理由は、フリップフロ
ップ２０、２１の出力からＭＯＳＦＥＴ２６、２７への
伝達までの時間がマスク上の配置によって異なるため、
これを補正するためである。従って、実質的には同一の
遅延時間τ3（＝τ1＝τ2）と考えても良い。
図４の信号波形図を参照しながらその動作を説明する。
第１の遅延回路１２は、フリップフロップ２０の出力を
時間τ1だけ遅延し、第２の遅延回路１３は、フリップ
フロップ２１の出力を時間τ2だけ遅延する。このよう
に遅延時間をそれぞれ異ならせる理由は、フリップフロ
ップ２０、２１の出力からＭＯＳＦＥＴ２６、２７への
伝達までの時間がマスク上の配置によって異なるため、
これを補正するためである。従って、実質的には同一の
遅延時間τ3（＝τ1＝τ2）と考えても良い。
【００２１】これにより、アンド回路２３によって論理
積をとった結果は、時間τ3だけ遅れるので、フリップ
フロップ２０、２１のリセットのタイミングはτ3だけ
遅れる。その結果、フリップフロップ２０、２１から出
力されるパルスの幅は、それぞれ時間τ3だけ延びるこ
ととなる。従って、このような第１の遅延回路１３及び
第２の遅延回路１３を設けたことにより、実質的に第１
の実施例におけるパルス発生回路１０とパルス付加回路
１１を設けたのと同様の効果を得ることができる。
積をとった結果は、時間τ3だけ遅れるので、フリップ
フロップ２０、２１のリセットのタイミングはτ3だけ
遅れる。その結果、フリップフロップ２０、２１から出
力されるパルスの幅は、それぞれ時間τ3だけ延びるこ
ととなる。従って、このような第１の遅延回路１３及び
第２の遅延回路１３を設けたことにより、実質的に第１
の実施例におけるパルス発生回路１０とパルス付加回路
１１を設けたのと同様の効果を得ることができる。
【００２２】なお、以上の実施例では、論理回路はアン
ド回路２３で構成され、合成手段はインバータ２２とＭ
ＯＳＦＥＴ２６、２７で構成される。
ド回路２３で構成され、合成手段はインバータ２２とＭ
ＯＳＦＥＴ２６、２７で構成される。
【００２３】なおまた、以上の実施例では、フリップフ
ロップ２０、２１のリセット端子をハイ・アクティブと
したが、ロー・アクティブとしてアンド回路をナンド回
路と置き換えても良い。また、第２の実施例における第
１の遅延回路１２及び第２の遅延回路１３は、ゲート遅
延で実現しても良いし、フリップフロップ２０、２１の
出力インピーダンスに対して容量負荷を設けて実現して
もよい。その他、本発明は種々変形実施可能である。
ロップ２０、２１のリセット端子をハイ・アクティブと
したが、ロー・アクティブとしてアンド回路をナンド回
路と置き換えても良い。また、第２の実施例における第
１の遅延回路１２及び第２の遅延回路１３は、ゲート遅
延で実現しても良いし、フリップフロップ２０、２１の
出力インピーダンスに対して容量負荷を設けて実現して
もよい。その他、本発明は種々変形実施可能である。
【００２４】
【発明の効果】以上のように本発明の請求項１の構成の
周波数位相比較器では、パルス発生手段によって第１の
フリップフロップ及び第２のフリップフロップを通さず
に直接パルスを生成して上記第１のフリップフロップ及
び第２のフリップフロップのそれぞれの出力にパルス付
加手段によって上記パルスを付加することにより、合成
手段を構成するＭＯＳＦＥＴが確実に動作するパルスを
供給できるので、入出力特性に不感帯を生じることがな
くなる。
周波数位相比較器では、パルス発生手段によって第１の
フリップフロップ及び第２のフリップフロップを通さず
に直接パルスを生成して上記第１のフリップフロップ及
び第２のフリップフロップのそれぞれの出力にパルス付
加手段によって上記パルスを付加することにより、合成
手段を構成するＭＯＳＦＥＴが確実に動作するパルスを
供給できるので、入出力特性に不感帯を生じることがな
くなる。
【００２５】また、請求項３の構成では、第１のフリッ
プフロップの出力に第１の遅延手段を、また第２のフリ
ップフロップの出力に第２の遅延手段を設けたことによ
り、第１のフリップフロップ及び第２のフリップフロッ
プのリセット端子に加わるパルスの伝播が遅れて第１の
フリップフロップ及び第２のフリップフロップの出力す
るパルスの幅が広くなり、合成手段を構成するＭＯＳＦ
ＥＴを確実に応答させるパルスを供給できるので、入出
力特性に不感帯を生じることがなくなる。
プフロップの出力に第１の遅延手段を、また第２のフリ
ップフロップの出力に第２の遅延手段を設けたことによ
り、第１のフリップフロップ及び第２のフリップフロッ
プのリセット端子に加わるパルスの伝播が遅れて第１の
フリップフロップ及び第２のフリップフロップの出力す
るパルスの幅が広くなり、合成手段を構成するＭＯＳＦ
ＥＴを確実に応答させるパルスを供給できるので、入出
力特性に不感帯を生じることがなくなる。
【００２６】更にまた、集積回路化に際してはマスク上
の配置の違いによる遅延時間のずれを補正することがで
きるため、さらに不感帯除去の性能が向上する。
の配置の違いによる遅延時間のずれを補正することがで
きるため、さらに不感帯除去の性能が向上する。
【００２７】従って、本発明の周波数位相比較器を、例
えばＰＬＬに用いた場合には入力周波数に対して精度よ
く追従でき、入出力特性の不感帯がないのでバンバン・
モードが発生せず、より安定なＰＬＬが構成できる。
えばＰＬＬに用いた場合には入力周波数に対して精度よ
く追従でき、入出力特性の不感帯がないのでバンバン・
モードが発生せず、より安定なＰＬＬが構成できる。
【図１】 本発明の第１の実施例における周波数位相比
較器の回路図である。
較器の回路図である。
【図２】 同実施例における周波数位相比較器の主要部
の信号波形図である。
の信号波形図である。
【図３】 本発明の第２の実施例における周波数位相比
較器の回路図である。
較器の回路図である。
【図４】 同実施例における周波数位相比較器の主要部
の信号波形図である。
の信号波形図である。
【図５】 本発明の従来例における周波数位相比較器の
回路図である。
回路図である。
【図６】 同従来例における周波数位相比較器の主要部
の信号波形図である。
の信号波形図である。
【図７】 同従来例における周波数位相比較器の入出力
特性図である。
特性図である。
１０ パルス発生回路 １１ パルス付加回路 ２０、２１ フリップフロップ ２２ インバータ ２３ アンド回路 ２６、２７ ＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 第１の周期的信号をクロック端子に受け
るリセット端子付きの第１のフリップフロップと、 第２の周期的信号をクロック端子に受けるリセット端子
付きの第２のフリップフロップと、 この第２のフリップフロップ及び上記第１のフリップフ
ロップの出力の間の論理演算を行う論理回路と、 上記第１の周期的信号と上記第２の周期的信号を受け
て、これら両者の論理値が同じ箇所を選んで、所定の幅
のパルス信号に変換するパルス発生手段と、 このパルス信号を上記第１のフリップフロップと上記第
２のフリップフロップのそれぞれの出力に付加するパル
ス付加手段と、 このパルス付加手段の出力を合成する合成手段と、を備
え、上記第１のフリップフロップと上記第２のフリップ
フロップのそれぞれのリセット端子に上記論理回路の出
力を結ぶことを特徴とする周波数位相比較器。 - 【請求項２】 パルス発生手段は、 上記第１の周期的信号と上記第２の周期的信号との間の
論理演算を行う論理回路と、 この論理回路の出力を積分する積分回路と、から成る請
求項１に記載の周波数位相比較器。 - 【請求項３】 第１の周期的信号をクロック端子に受け
るリセット端子付きの第１のフリップフロップと、 この第１のフリップフロップの出力を所定時間τ1だけ
遅延する第１の遅延手段と、 第２の周期的信号をクロック端子に受けるリセット端子
付きの第２のフリップフロップと、 この第２のフリップフロップの出力を所定時間τ2だけ
遅延する第２の遅延手段と、 この第２の遅延手段及び上記第１の遅延手段の出力の間
の論理演算を行う論理回路と、 この第２の遅延手段の出力と上記第１の遅延手段の出力
を合成する合成手段と、を備え、上記第１のフリップフ
ロップと上記第２のフリップフロップのそれぞれのリセ
ット端子に上記論理回路の出力を結ぶことを特徴とする
周波数位相比較器。 - 【請求項４】 上記所定時間τ1と上記所定時間τ2は、
互いに異なることを特徴とする請求項３に記載の周波数
位相比較器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17631694A JP3461036B2 (ja) | 1994-07-28 | 1994-07-28 | 周波数位相比較器 |
| TW84106561A TW275163B (ja) | 1994-07-28 | 1995-06-27 | |
| KR1019950022188A KR960006292A (ko) | 1994-07-28 | 1995-07-26 | 주파수위상비교기 |
| US08/508,884 US5631582A (en) | 1994-07-28 | 1995-07-28 | Frequency and phase comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17631694A JP3461036B2 (ja) | 1994-07-28 | 1994-07-28 | 周波数位相比較器 |
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|---|---|
| JPH0846497A true JPH0846497A (ja) | 1996-02-16 |
| JP3461036B2 JP3461036B2 (ja) | 2003-10-27 |
Family
ID=16011459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17631694A Expired - Fee Related JP3461036B2 (ja) | 1994-07-28 | 1994-07-28 | 周波数位相比較器 |
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| Country | Link |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357006B1 (ko) * | 1998-02-10 | 2002-10-18 | 산요 덴키 가부시키가이샤 | 위상 비교기 |
| KR100365486B1 (ko) * | 2000-02-16 | 2002-12-18 | 가부시끼가이샤 도시바 | 위상비교회로, 피엘엘회로, 텔레비전방송 수신기 및,위상비교방법 |
| JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
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| WO2013018274A1 (ja) * | 2011-08-01 | 2013-02-07 | パナソニック株式会社 | 時間差調整回路およびそれを備えた時間差デジタル変換器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7477716B2 (en) * | 2003-06-25 | 2009-01-13 | Mosaid Technologies, Inc. | Start up circuit for delay locked loop |
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1994
- 1994-07-28 JP JP17631694A patent/JP3461036B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-27 TW TW84106561A patent/TW275163B/zh active
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|---|---|---|---|---|
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