JPH0917795A - バンプ構造 - Google Patents
バンプ構造Info
- Publication number
- JPH0917795A JPH0917795A JP7187887A JP18788795A JPH0917795A JP H0917795 A JPH0917795 A JP H0917795A JP 7187887 A JP7187887 A JP 7187887A JP 18788795 A JP18788795 A JP 18788795A JP H0917795 A JPH0917795 A JP H0917795A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- metal
- laminated
- barrier metal
- core
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 フリップチップ実装後の熱ストレスが原因で
半田バンプにクラックが入ったり、半田バンプが基板電
極から剥離するといった問題がなく、安価に製作可能な
バンプ構造を提供する。 【構成】 フリップチップ型半導体装置の電極部に形成
されるバンプの構造であって、半導体装置の電極パッド
１上に積層したバリヤメタル２と、バリヤメタル２上に
立設した複数の金属柱３と、複数の金属柱３上にわたり
積層したコアバンプ４と、コアバンプ４上に積層した半
田バンプ５とからなる。
半田バンプにクラックが入ったり、半田バンプが基板電
極から剥離するといった問題がなく、安価に製作可能な
バンプ構造を提供する。 【構成】 フリップチップ型半導体装置の電極部に形成
されるバンプの構造であって、半導体装置の電極パッド
１上に積層したバリヤメタル２と、バリヤメタル２上に
立設した複数の金属柱３と、複数の金属柱３上にわたり
積層したコアバンプ４と、コアバンプ４上に積層した半
田バンプ５とからなる。
Description
【０００１】
【産業上の利用分野】本発明はフリップチップに供され
る金属バンプの構造に関する。
る金属バンプの構造に関する。
【０００２】
【従来の技術】図６は従来のフリップチップにおけるバ
ンプの一例を示している。本図は模式的に示したもので
あり、実際の寸法とは異なる。図中６は半導体基板を示
し、図示しない電子回路がモノリシックに形成されてお
り、一面上に外部との電気的接続のための電極パッド１
が形成されている。電極パッド１は主にＡｌ（アルミニ
ウム）が用いられ、ＣＶＤ法及びフォトプロセスにより
形成したＳｉＯ2（酸化珪素）やＳｉＮ（窒化珪素）か
らなる絶縁保護膜７にその周縁が囲まれ、一部が露出さ
れ、該露出部にバリヤメタル２が被着されている。バリ
ヤメタル２は多層金属膜であり、一般に、下層は金属間
化合物の生成を防ぐ拡散防止層としてのＣｒ（クロム）
やＴｉ（チタン）等からなり、上層は半田との濡れ性が
よいＣｕ（銅）やＮｉ（ニッケル）等からなる。さら
に、バリヤメタル２上にはＳｎ（錫）―Ｐｂ（鉛）系の
半田からなる半田バンプ５が形成されている。
ンプの一例を示している。本図は模式的に示したもので
あり、実際の寸法とは異なる。図中６は半導体基板を示
し、図示しない電子回路がモノリシックに形成されてお
り、一面上に外部との電気的接続のための電極パッド１
が形成されている。電極パッド１は主にＡｌ（アルミニ
ウム）が用いられ、ＣＶＤ法及びフォトプロセスにより
形成したＳｉＯ2（酸化珪素）やＳｉＮ（窒化珪素）か
らなる絶縁保護膜７にその周縁が囲まれ、一部が露出さ
れ、該露出部にバリヤメタル２が被着されている。バリ
ヤメタル２は多層金属膜であり、一般に、下層は金属間
化合物の生成を防ぐ拡散防止層としてのＣｒ（クロム）
やＴｉ（チタン）等からなり、上層は半田との濡れ性が
よいＣｕ（銅）やＮｉ（ニッケル）等からなる。さら
に、バリヤメタル２上にはＳｎ（錫）―Ｐｂ（鉛）系の
半田からなる半田バンプ５が形成されている。
【０００３】上記したような半田バンプ５の形成された
フリップチップは、図７の模式図に示す如く実装基板１
０上にＣＣＢ（コントロールド・コラップス・ボンディ
ング）法により表面実装される。即ち、実装基板１０上
に形成された基板電極１１と、フリップチップに形成さ
れた半田バンプ５とが位置合わせされて当接され、リフ
ローなどにより半田バンプ５が溶融され、電気的接続が
なされる。
フリップチップは、図７の模式図に示す如く実装基板１
０上にＣＣＢ（コントロールド・コラップス・ボンディ
ング）法により表面実装される。即ち、実装基板１０上
に形成された基板電極１１と、フリップチップに形成さ
れた半田バンプ５とが位置合わせされて当接され、リフ
ローなどにより半田バンプ５が溶融され、電気的接続が
なされる。
【０００４】
【発明が解決しようとする課題】上記のようなバンプ構
造では、フリップチップ実装後に温度サイクルなどの熱
ストレスがかかった場合、半導体基板と実装基板との熱
膨張係数の不整合のため、半田バンプに応力が集中しク
ラックが入ったり、バンプが基板電極から剥離するとい
った信頼性上の問題が発生することがあった。また、そ
れを防ぐために半導体基板と実装基板との間に樹脂を注
入し、バンプに応力が集中することを少なくする方法が
あるがコストアップとなる。本発明はこれらの問題点を
解消し、安価で信頼性の良いバンプ構造とすることを目
的とする。
造では、フリップチップ実装後に温度サイクルなどの熱
ストレスがかかった場合、半導体基板と実装基板との熱
膨張係数の不整合のため、半田バンプに応力が集中しク
ラックが入ったり、バンプが基板電極から剥離するとい
った信頼性上の問題が発生することがあった。また、そ
れを防ぐために半導体基板と実装基板との間に樹脂を注
入し、バンプに応力が集中することを少なくする方法が
あるがコストアップとなる。本発明はこれらの問題点を
解消し、安価で信頼性の良いバンプ構造とすることを目
的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、フリップチップ型半導体装置の電極部に
形成されるバンプの構造であって、半導体装置の電極パ
ッド上に積層したバリヤメタルと、該バリヤメタル上に
立設した複数の金属柱と、該複数の金属柱上にわたり積
層したコアバンプと、該コアバンプ上に積層した半田バ
ンプとからなることを特徴とする。
め、本発明は、フリップチップ型半導体装置の電極部に
形成されるバンプの構造であって、半導体装置の電極パ
ッド上に積層したバリヤメタルと、該バリヤメタル上に
立設した複数の金属柱と、該複数の金属柱上にわたり積
層したコアバンプと、該コアバンプ上に積層した半田バ
ンプとからなることを特徴とする。
【０００６】
【作用】このように構成することにより、バンプと電極
パッド及び実装基板電極との接合強度は従来構造のバン
プと同一としながら、温度サイクル等のストレスを延性
のある細い金属柱の変形で吸収するようにして、バンプ
のクラックや基板電極からの剥離を防止することができ
る。
パッド及び実装基板電極との接合強度は従来構造のバン
プと同一としながら、温度サイクル等のストレスを延性
のある細い金属柱の変形で吸収するようにして、バンプ
のクラックや基板電極からの剥離を防止することができ
る。
【０００７】
【実施例】以下に本発明の実施例を図面に沿って説明す
る。図１は本発明の実施例の概要を模式的に示した断面
図で、本図において図５及び図６と同一の符号のものは
同一または相当するものを示し、３は複数のＣｕからな
る金属柱、４は複数の金属柱３上にわたって形成したＣ
ｕからなるコアバンプ、５はコアバンプ４上に形成した
Ｓｎ―Ｐｂ系の半田バンプを示す。図２は図１の実施例
の製造工程の概略を模式的に示した図である。一面上に
電子ビーム蒸着法で被着した厚さ１μｍ程度のＡｌ薄膜
をフォトプロセスでパターニングし、その一部を電極パ
ッド１にする（図２ａ）。次いで表面にＳｉＮ膜を厚さ
１μｍ程度堆積し、フォトプロセスで電極パッド１の周
縁部に重なるＳｉＮ膜を残してコンタクトホールを開
け、絶縁保護膜７を形成する（図２ｂ）。この後Ｃｒ、
Ｃｕの順にスパッタし、厚さ数１０００オングストロー
ムのバリアメタル層２ａを形成、その上にフォトレジス
ト８を厚さ３０μｍ程度にスピンコートする（図２
ｃ）。次に、フォトレジスト８を図２ｄに示すようにパ
ターニングし、前に形成したバリヤメタル層２ａを給電
層としてＣｕの電解めっきを行い、複数の金属柱３を形
成、さらに電解めっきを続けて複数の金属柱３上にわた
り成長したコアバンプ４を形成する。次いで、再度バリ
ヤメタル層２ａを給電層として、半田の電解めっきを行
い、半田バンプ５を形成する（図２ｅ）。その後レジス
ト８を剥離し、バリヤメタル層２ａを選択的にエッチン
グした後、不活性雰囲気中で一旦半田を溶融し、図１に
示した最終形状を得る。
る。図１は本発明の実施例の概要を模式的に示した断面
図で、本図において図５及び図６と同一の符号のものは
同一または相当するものを示し、３は複数のＣｕからな
る金属柱、４は複数の金属柱３上にわたって形成したＣ
ｕからなるコアバンプ、５はコアバンプ４上に形成した
Ｓｎ―Ｐｂ系の半田バンプを示す。図２は図１の実施例
の製造工程の概略を模式的に示した図である。一面上に
電子ビーム蒸着法で被着した厚さ１μｍ程度のＡｌ薄膜
をフォトプロセスでパターニングし、その一部を電極パ
ッド１にする（図２ａ）。次いで表面にＳｉＮ膜を厚さ
１μｍ程度堆積し、フォトプロセスで電極パッド１の周
縁部に重なるＳｉＮ膜を残してコンタクトホールを開
け、絶縁保護膜７を形成する（図２ｂ）。この後Ｃｒ、
Ｃｕの順にスパッタし、厚さ数１０００オングストロー
ムのバリアメタル層２ａを形成、その上にフォトレジス
ト８を厚さ３０μｍ程度にスピンコートする（図２
ｃ）。次に、フォトレジスト８を図２ｄに示すようにパ
ターニングし、前に形成したバリヤメタル層２ａを給電
層としてＣｕの電解めっきを行い、複数の金属柱３を形
成、さらに電解めっきを続けて複数の金属柱３上にわた
り成長したコアバンプ４を形成する。次いで、再度バリ
ヤメタル層２ａを給電層として、半田の電解めっきを行
い、半田バンプ５を形成する（図２ｅ）。その後レジス
ト８を剥離し、バリヤメタル層２ａを選択的にエッチン
グした後、不活性雰囲気中で一旦半田を溶融し、図１に
示した最終形状を得る。
【０００８】このような構造をしているためプリント基
板にＣＣＢ法により接続することができる。図３はその
時の状態を表す。本図も模式的に表したものであり、実
際の寸法とは異なる。１０は実装基板、１１は実装基板
１０上に形成された接続用の基板電極を示す。この状態
で温度ストレスが加わると一般に膨張係数の大きい実装
基板が半導体基板よりも伸び縮みが大きく、接合された
バンプ部に応力が集中する。この応力を複数の金属柱３
の部分の変形により吸収し、半田バンプ５の部分に加わ
る応力を減少させることができる。図４、図５は金属柱
の横断面の例を示すものである。図４は、円形の断面を
持ち、等ピッチで複数個配置した金属柱を示している。
例えば金属柱の径は１０μｍであり、ピッチを３０μｍ
として２５本形成することによって良好な結果を得るこ
とができる。図５は、紙面上下方向に長くした断面を有
し、それを紙面水平方向に繰り返し複数個配置した金属
柱を示しており、紙面上下方向のストレスは吸収し難い
が水平方向のストレスを吸収しかつ図４の例よりも強度
を強くしたものである。例えばこの場合の金属柱の寸法
は１０μｍ×８０μｍであり、ピッチを３０μｍとして
５本形成することによって良好な結果を得ることができ
る。この他金属柱の形状は種々の例が考えられるが、延
性を持たせるため複数の細い金属からなり、一つのコア
バンプを支持しているのであれば、本発明の主旨から逸
脱するものではない。
板にＣＣＢ法により接続することができる。図３はその
時の状態を表す。本図も模式的に表したものであり、実
際の寸法とは異なる。１０は実装基板、１１は実装基板
１０上に形成された接続用の基板電極を示す。この状態
で温度ストレスが加わると一般に膨張係数の大きい実装
基板が半導体基板よりも伸び縮みが大きく、接合された
バンプ部に応力が集中する。この応力を複数の金属柱３
の部分の変形により吸収し、半田バンプ５の部分に加わ
る応力を減少させることができる。図４、図５は金属柱
の横断面の例を示すものである。図４は、円形の断面を
持ち、等ピッチで複数個配置した金属柱を示している。
例えば金属柱の径は１０μｍであり、ピッチを３０μｍ
として２５本形成することによって良好な結果を得るこ
とができる。図５は、紙面上下方向に長くした断面を有
し、それを紙面水平方向に繰り返し複数個配置した金属
柱を示しており、紙面上下方向のストレスは吸収し難い
が水平方向のストレスを吸収しかつ図４の例よりも強度
を強くしたものである。例えばこの場合の金属柱の寸法
は１０μｍ×８０μｍであり、ピッチを３０μｍとして
５本形成することによって良好な結果を得ることができ
る。この他金属柱の形状は種々の例が考えられるが、延
性を持たせるため複数の細い金属からなり、一つのコア
バンプを支持しているのであれば、本発明の主旨から逸
脱するものではない。
【０００９】
【発明の効果】以上説明したように、熱ストレスを吸収
することができるので、実装基板と半導体基板との熱膨
張係数の差が大きい場合でもフリップチップ実装ができ
る。従って、本発明によれば、従来よりチップサイズの
大きなフリップチップを提供することを可能にし、より
大処理の可能なフリップチップの提供に貢献すること著
しい。また、基板間に樹脂を流し込んでストレスを緩和
する必要もなく、実装工程を減じることでコストダウン
ができる。
することができるので、実装基板と半導体基板との熱膨
張係数の差が大きい場合でもフリップチップ実装ができ
る。従って、本発明によれば、従来よりチップサイズの
大きなフリップチップを提供することを可能にし、より
大処理の可能なフリップチップの提供に貢献すること著
しい。また、基板間に樹脂を流し込んでストレスを緩和
する必要もなく、実装工程を減じることでコストダウン
ができる。
【図１】本発明の一実施例を示す図である。
【図２】図１の実施例の製造工程の概略を示す図であ
る。
る。
【図３】図１の実施例を適用したフリップチップの実装
状態を示す図である。
状態を示す図である。
【図４】本発明の金属柱の横断面の一例を示す図であ
る。
る。
【図５】本発明の金属柱の横断面の他の例を示す図であ
る。
る。
【図６】従来のフリップチップ用バンプ構造の一例を示
す図である。
す図である。
【図７】図６の例を適用したフリップチップの実装状態
を示す図である。
を示す図である。
１ 電極パッド ２ バリヤメタル ３ 金属柱 ４ コアバンプ ５ 半田バンプ ６ 半導体基板 ７ 絶縁膜
Claims (1)
- 【請求項１】 フリップチップ型半導体装置の電極部に
形成されるバンプの構造であって、半導体装置の電極パ
ッド上に積層したバリヤメタルと、該バリヤメタル上に
立設した複数の金属柱と、該複数の金属柱上にわたって
積層したコアバンプと、該コアバンプ上に積層した半田
バンプとからなることを特徴とするバンプ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7187887A JPH0917795A (ja) | 1995-06-30 | 1995-06-30 | バンプ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7187887A JPH0917795A (ja) | 1995-06-30 | 1995-06-30 | バンプ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917795A true JPH0917795A (ja) | 1997-01-17 |
Family
ID=16213937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7187887A Pending JPH0917795A (ja) | 1995-06-30 | 1995-06-30 | バンプ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917795A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444163B1 (ko) * | 2001-12-27 | 2004-08-11 | 동부전자 주식회사 | 솔더조인트 강성 보강장치 |
| US7579692B2 (en) | 2000-09-04 | 2009-08-25 | Seiko Epson Corporation | Method for forming a bump, semiconductor device and method of fabricating same, semiconductor chip, circuit board, and electronic instrument |
-
1995
- 1995-06-30 JP JP7187887A patent/JPH0917795A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579692B2 (en) | 2000-09-04 | 2009-08-25 | Seiko Epson Corporation | Method for forming a bump, semiconductor device and method of fabricating same, semiconductor chip, circuit board, and electronic instrument |
| KR100444163B1 (ko) * | 2001-12-27 | 2004-08-11 | 동부전자 주식회사 | 솔더조인트 강성 보강장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7098126B2 (en) | Formation of electroplate solder on an organic circuit board for flip chip joints and board to board solder joints | |
| JP3320979B2 (ja) | デバイスをデバイス・キャリヤ上に直接実装する方法 | |
| US7319276B2 (en) | Substrate for pre-soldering material and fabrication method thereof | |
| JP4334647B2 (ja) | 半導体デバイス上に導電性バンプを形成する方法 | |
| JP3262497B2 (ja) | チップ実装回路カード構造 | |
| US4463059A (en) | Layered metal film structures for LSI chip carriers adapted for solder bonding and wire bonding | |
| US7338891B2 (en) | Semiconductor chip, mounting structure thereof, and methods for forming a semiconductor chip and printed circuit board for the mounting structure thereof | |
| JP4685834B2 (ja) | 集積回路デバイス | |
| US7906425B2 (en) | Fluxless bumping process | |
| US20070200251A1 (en) | Method of fabricating ultra thin flip-chip package | |
| US20060201997A1 (en) | Fine pad pitch organic circuit board with plating solder and method for fabricating the same | |
| JP2007317979A (ja) | 半導体装置の製造方法 | |
| US7501311B2 (en) | Fabrication method of a wafer structure | |
| US6849534B2 (en) | Process of forming bonding columns | |
| JP3563635B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| US20050026416A1 (en) | Encapsulated pin structure for improved reliability of wafer | |
| JPH0945691A (ja) | チップ部品用ハンダバンプ及びその製造方法 | |
| JPH0917795A (ja) | バンプ構造 | |
| EP1322146A1 (en) | Method of electroplating solder bumps on an organic circuit board | |
| JP3201431B2 (ja) | Ｉｃ半導体装置の製造方法 | |
| JPH11233561A (ja) | 半導体チップ部品の実装構造 | |
| US12148726B2 (en) | Semiconductor substrate structure, semiconductor structure and manufacturing method thereof | |
| JP5432543B2 (ja) | 半導体装置の製造方法 | |
| KR100726059B1 (ko) | 플립칩 조인트 및 보드대면형 솔더 조인트를 위한유기회로보드 상의 전기도금 솔더 형성 | |
| JP3883497B2 (ja) | 半導体パッケージの製造方法 |