JPH0869696A

JPH0869696A - 半導体記憶装置

Info

Publication number: JPH0869696A
Application number: JP20618294A
Authority: JP
Inventors: Yasushi Sakui; 康司作井; Takeshi Takeuchi; 健竹内; Kazunori Ouchi; 和則大内; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1996-03-12

Abstract

(57)【要約】【目的】ページリードとランダムリードを可能とし、
特に円滑なページリードと高速な書き込みを可能とした
半導体記憶装置を提供すること。【構成】互いに直交する複数本ずつのワード線ＷＬと
ビット線ＢＬとが配設され、これらワード線ＷＬとビッ
ト線ＢＬとの各交差部に書き替え可能なメモリセルＭが
配置されたアレイを２つのサブアレイｌ，ｒに分割した
半導体記憶装置において、読み出し動作では、アレイ分
割されたワード線ＷＬを１本ずつ順次選択し、書き込み
動作では、アレイ分割されたワード線ＷＬの２本を同時
に選択することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ランダムリードとペー
ジリードを可能とした半導体記憶装置に係わり、特に読
み出し動作と書き込み動作で選択されるワード線の本数
を変えた半導体記憶装置に関する。

【０００２】

【従来の技術】電気的書き替え可能とした不揮発性半導
体装置（ＥＥＰＲＯＭ）の中で高集積化可能なものとし
て、ＮＡＮＤ型ＥＥＰＲＯＭが知られている。このＥＥ
ＰＲＯＭでは、１つのメモリセルは基板上に絶縁膜を介
して浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ
構造を有し、複数個のメモリセルが隣接するもの同士で
そのソース，ドレインを共有する形で直列接続されてＮ
ＡＮＤセルを構成している。

【０００３】ＮＡＮＤセルの一端側ドレインは選択ゲー
トを介してビット線に接続され、他端側ソースはやはり
選択ゲートを介して共通ソース線に接続される。メモリ
セルの制御ゲートは、行方向に連続的に接続されてワー
ド線となる。通常、同一ワード線につながるメモリセル
の集合を１ページと呼び、１組のドレイン側及びソース
側の選択ゲートによって挟まれたページの集合を１ＮＡ
ＮＤブロック又は単に１ブロックと呼ぶ。メモリセルア
レイは通常、ｎ型半導体基板に形成されたｐ型ウエル内
に形成される。

【０００４】ＮＡＮＤ型ＥＥＰＲＯＭの動作は、次の通
りである。データ書き込みは、ビット線から遠い方のメ
モリセルから順に行う。選択されたメモリセルの制御ゲ
ートには昇圧された書き込み電位Ｖpp（＝２０Ｖ程度）
を印加し、他の非選択メモリセルの制御ゲート及び選択
ゲートには中間電位（＝１０Ｖ程度）を印加し、ビット
線にはデータに応じて０Ｖ（“０”書き込み）又は中間
電位（“１”書き込み）を印加する。このとき、ビット
線の電位は選択メモリセルに伝達される。データ“０”
の時は、選択メモリセルの浮遊ゲートと基板間に高電圧
がかかり、基板から浮遊ゲートに電子がトンネル注入さ
れてしきい値が正方向に移動する。データ“１”のとき
はしきい値は変化しない。

【０００５】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対してほぼ同時に行われる。即ち、全ての制
御ゲート，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型
基板に昇圧された消去電位ＶppE （２０Ｖ程度）を印加
する。これにより、全てのメモリセルにおいて浮遊ゲー
トの電子がウエルに放出され、しきい値が負方向に移動
する。

【０００６】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖccとして、選択メモ
リセルで電流が流れるか否かを検出することにより行わ
れる。

【０００７】ＮＡＮＤ型ＥＥＰＲＯＭでは、メモリセル
を直列に接続しているためにセル電流が小さく、ビット
線の放電には数μｓ要する。よって、ランダムリードに
は約１０μｓかかる。データは１ページ分、センスアン
プ兼データラッチ回路にラッチされる。ページリード
は、このラッチデータを読み出すだけであるから約１０
０ｎｓで読める。例えば、ページ長が２５６バイトのも
ので、１ページのデータを読み出すためには、ランダム
リード１回とページリード２５５回で１０＋０．１×２５５〜３５μｓの時間を要する。よって、複数のページにわたるデータ
を読み出す場合には、ページの切り替え部で１０μｓの
ランダムリード動作を必要とする。

【０００８】ページ切り替え時のランダムリード動作を
なくして見かけ上ページリードのサイクルで複数ページ
のデータを読み出す方法として、例えばメモリセルアレ
イとセンスアンプ兼ラッチ回路を２分割してランダムリ
ードとページリードを同時に行う方法がある（特願平４
−１５７８３１号）。この方法では、２分割したメモリ
セルアレイの一方でページ読み出し動作をしている間
に、他方でランダムリード動作を行うことによって、ペ
ージの切り替わり点でランダムリード動作を挟むことな
く、ページリードのタイミングを保ったまま複数のペー
ジにわたるデータを読み出すことができる。

【０００９】このように、メモリセルアレイを複数個の
サブアレイに分割し、ページ切り替え時の無駄時間をな
くすことによって、円滑なシリアル読み出しが実現でき
る。従って、半導体記憶装置の高密度が進むに従って、
高速かつ円滑な読み出しを実現するためには、サブアレ
イ化を進め、ワード線を分割し、ページサイズを縮小し
ていく方向にある。

【００１０】しかしながら、ページサイズを縮小化する
と、書き込みに時間がかかる問題が生じる。例えば、ペ
ージ長が２５６バイトのＮＡＮＤ型ＥＥＰＲＯＭをペー
ジ長２５６バイトの場合と６４バイトずつの４分割にし
た場合とで、１バイト当たりの書き込み時間を比較す
る。

【００１１】まず、ページ長２５６バイトの場合、デー
タロード時間に５０ｎｓ×２５６＝１２．８μｓかかり、書き込み確認読み出しを含んだワード線選択の
書き込み時間を３００μｓとすると、１ページ２５６バ
イトの書き込み時間は、１２．８＋３００＝３１２．８μｓとなり、１バイト当りの書き込み時間は、１．２２μｓ
となる。

【００１２】しかし、１ページを４分割に６４バイトず
つにすると、データロード時間に５０ｎｓ×６４＝３．２μｓかかり、書き込み確認読み出しを含んだワード線選択の
書き込み時間に３００μｓかかる。この書き込み確認読
み出しを含んだワード線選択の書き込み時間が３００μ
ｓとページサイズによらず同一なのは１ページ一括で書
き込みと、書き込み確認読み出しを行っているためであ
る。従って、１ページ６４バイトの書き込み時間は３．２＋３００＝３０３．２μｓとなり、１バイト当りの書き込み時間は、４．７４μｓ
となる。

【００１３】上記のように、ページサイズを分割してい
くと、その分割数に応じて、１バイト当りの書き込み時
間が長くなり、例えばページサイズが４分割されると、
１バイト当りの書き込み時間は約４倍となる問題があっ
た。

【００１４】

【発明が解決しようとする課題】このように従来の半導
体記憶装置においては、ページ切り替え時のランダムリ
ード時間中にもシリアルリードが途切れることなく、円
滑に行われるようにするために、メモリセルアレイを複
数のサブアレイに分割し、１つのサブアレイでページ読
み出し動作をしている間に、他のサブアレイでランダム
リード動作を行うようにしている。しかし、メモリセル
アレイを複数のサブアレイに分割することにより、同時
に書き込みのページサイズが短くなり、１バイト当りの
書き込み時間が増加するという問題があった。

【００１５】本発明は、上記の問題に鑑みてなされたも
ので、その目的とするところは、ページリードとランダ
ムリードを可能とし、特に円滑なページリードと高速な
書き込みを可能とした半導体記憶装置を提供することに
ある。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、互いに交差する複数本ずつのワード線とビット線
が配設され、これらワード線とビット線の各交差部に書
き替え可能なメモリセルが配置されたアレイを複数のサ
ブアレイに分割した半導体記憶装置において、読み出し
動作と書き込み動作とで、選択されるワード線の本数を
異ならせたことを特徴とする。より具体的には、読み出
し動作と書き込み動作とで、１回の動作で選択されるワ
ード線の本数、即ちページサイズを変更する手段を備え
たことを特徴とする。

【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 読み出し動作若しくは書き込み動作で、１回の動作
で選択されるワード線の本数は各サブアレイにおいて最
大で１本であること。 (2) 読み出し動作で選択されるワード線の本数よりも、
書き込み動作で選択されるワード線の本数を多くしたこ
と。つまり、読み出し動作のページサイズよりも書き込
み動作のページサイズの方を大きくしたこと。 (3) 読み出し動作では、アレイ分割されたワード線を１
本ずつ順次選択し、書き込み動作では、アレイ分割され
たワード線の複数本を同時に選択すること。 (4) 書き替え可能なメモリセルは、トンネル電流で書き
込みできる不揮発性メモリセルであること。 (5) 電気的書き替え可能な不揮発性メモリセルは、複数
個ずつ直列接続されてＮＡＮＤセルを構成しているこ
と。

【００１８】

【作用】本発明によれば、読み出し動作時には、アレイ
分割されたワード線が順次選択されるため、複数ページ
分のデータの連続読み出しに際し、ページの切り替えで
のランダムリード時間が見かけ上無駄とならず、これに
より円滑なページ読み出しが実現できる。また、書き込
み動作時には、アレイ分割された複数本のワード線を同
時に選択するため、書き込み動作時のページサイズが読
み出し動作時のページサイズより長くなり、これにより
高速書き込みが実現できる。

【００１９】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）図１は、本発明の一実施例に係わる半導体
記憶装置のメモリアレイのブロック図である。同図中、
ＷＬ1l〜ＷＬml、ＷＬ1r〜ＷＬmrはワード線、Ｒ／Ｄ1
〜Ｒ／Ｄm はロウデコーダ、Ｍ11l 〜Ｍmnl ，Ｍ11r 〜
Ｍmnr はメモリセル、ＬＡ1l〜ＬＡnl，ＬＡ1r〜ＬＡnr
はセンスアンプ兼データラッチ回路であり、メモリセル
アレイはサブアレイｌ、サブアレイｒの２分割されてい
る。また、図には示さないが、ワード線ＷＬと直交する
方向にビット線ＢＬが配置されており、各々のビット線
ＢＬにセンスアンプ兼データラッチ回路ＬＡが接続され
ている。

【００２０】メモリセルＭとしては、１トランジスタ／
１キャパシタのＤＲＡＭやスタティックＲＡＭを用いる
ことができ、また制御ゲートと浮遊ゲートを有する不揮
発性ＲＯＭ、更にはこれを直列接続したＮＡＮＤセルを
用いることも可能である。ここでは、ＤＲＡＭとして説
明する。

【００２１】図２は、図１のメモリセルアレイの読み出
し動作を示しているが、最初にワード線ＷＬ1lが選択さ
れると、ＷＬ1lに関してランダムリードが行われ、メモ
リセルＭ11l 〜Ｍ1nl の記憶データがセンスアンプ兼デ
ータラッチ回路ＬＡ1l〜ＬＡnlに転送される。次に、セ
ンスアンプ兼データラッチ回路に転送されたデータが順
次ページリードされている間に、次のワード線ＷＬ1rが
選択され、ＷＬ1rに関してランダムリードが行われ、メ
モリセルＭ11r 〜Ｍ1nr の記憶データがセンスアンプ兼
データラッチ回路ＬＡ1r〜ＬＡnrに転送され、ＬＡ1l〜
ＬＡnlのページリードが終わると連続的にＬＡ1r〜ＬＡ
nrのページリードが行われる。

【００２２】そして、次にワード線ＷＬ2l、その次にＷ
Ｌ2rと選択され、サブアレイｌとサブアレイｒとのペー
ジデータが交互に途中間断なくシリアル読み出しされ
る。また、ページとページの切り替え時に、図３に示し
たようにワード線選択のためのロウアドレスＲＡを入力
してもよい。この場合、例えば最初にワード線ＷＬ(m-
1)lが選択され、次にＷＬ1r，ＷＬ3l，ＷＬ(m-2)rとい
うように、サブアレイｌとサブアレイｒとのページデー
タは交互にシリアル読み出しが行われるが、サブアレイ
内のワード線の選択は入力するロウアドレスに応じて行
われる。

【００２３】また、図４に示したように、ワード線選択
のためのロウアドレスＲＡの入力は、ページとページの
切り替え時に行わず、読み出し時の最初にまとめて行っ
てもよい。

【００２４】図５は、図１のメモリセルアレイの書き込
み動作を示しているが、最初に２分割されたサブアレイ
ｌとサブアレイｒの両方のセンスアンプ兼データラッチ
回路ＬＡ1l〜ＬＡnlとＬＡ1r〜ＬＡnrに２ページ分のデ
ータがロードされる。次に、例えば、ワード線ＷＬ1lと
ＷＬ1rとが同時に選択されると、メモリセルＭ11l 〜Ｍ
1nl とＭ11r 〜Ｍ1nr にセンスアンプ兼データラッチ回
路ＬＡ1l〜ＬＡnlとＬＡ1r〜ＬＡnrにロードされたデー
タが同時に書き込まれる。

【００２５】この場合、サブアレイｌとサブアレイｒと
に関して、選択されるワード線はＷＬ1lとＷＬ1rとであ
るように、書き込み時に入力されるロウアドレスが、例
えば“１”番地のみで、サブアレイｌとサブアレイｒと
を区別するロウアドレスがなくても、ロウデコーダＲ／
Ｄ1 で対のワード線ＷＬ1lとＷＬ1rとが選択されること
になる。

【００２６】また、図６に示したように、サブアレイｌ
とサブアレイｒとに関して、それぞれ任意の１本のワー
ド線をロウアドレスＲＡ入力によって選択してもよい。
この場合、サブアレイｌに関しては、“３ｌ”番地、サ
ブアレイｒに関しては“（ｍ−２）ｒ”番地が入力さ
れ、２分割されたサブアレイｌとサブアレイｒの両方の
センスアンプ兼データラッチ回路ＬＡ1l〜ＬＡnlとＬＡ
1r〜ＬＡnrに２ページ分のデータがロードされると、ワ
ード線ＷＬ3lとＷＬ(m-2)rとが同時に選択され、メモリ
セルＭ３1l〜Ｍ３nlとＭ(m-2)1r 〜Ｍ(m-2)nr にセンス
アンプ兼データラッチ回路ＬＡ1l〜ＬＡnlとＬＡ1r〜Ｌ
Ａnrにロードされたデータが同時に書き込まれる。

【００２７】このように本実施例によれば、メモリセル
アレイを２つのサブアレイｌ，ｒに分割し、複数ページ
分のデータの連続読み出しに際し、アレイ分割されたワ
ード線ＷＬを順次選択することにより、ページの切り替
えでのランダムリード時間が見かけ上無駄とならず、こ
れにより円滑なページ読み出しを行うことができる。し
かも、書き込み動作時には、アレイ分割された２本のワ
ード線ＷＬを同時に選択するため、書き込み動作時のペ
ージサイズが読み出し動作時のページサイズより長くな
り、これにより高速書き込みを行うことができる。（実施例２）図７には、メモリセルアレイが４分割され
た場合を示している。図中の１はサブアレイ、２はセン
スアンプ兼データラッチ回路、３はロウデコーダ、４は
カラムデコーダ、５はデータ入出力バッファを示してい
る。メモリセルアレイをＡ〜Ｄの４つのサブアレイ１に
分割し、各々のサブアレイ１（Ａ〜Ｄ）毎にセンスアン
プ兼データラッチ回路２（Ａ〜Ｄ），カラムデコーダ４
（Ａ〜Ｄ）が設けられている。ロウデコーダ３はサブア
レイＡ，Ｂ間とサブアレイＣ，Ｄ間に設けられている。

【００２８】この実施例の場合も、読み出し時には、ワ
ード線が１本ずつ選択される。例えば、図８に示したよ
うにワード線Ａ，Ｂ，Ｃ，Ｄが入力したロウアドレスＲ
Ａに応じて順次選択され、円滑なシリアル読み出しが行
われる。

【００２９】また、図９に示したように書き込み時に、
書き込みデータがセンスアンプ兼データラッチ回路Ａ〜
Ｄにロードされた後、４本のワード線Ａ〜Ｄが入力した
ロウアドレスＲＡに応じて同時に選択され、ワード線Ａ
〜Ｄに関するメモリセルにセンスアンプ兼データラッチ
回路Ａ〜Ｄにロードされたデータが書き込まれる。

【００３０】従って、ロウデコーダＡＢ，ロウデコーダ
ＣＤにより、読み出し時にはワード線Ａとワード線Ｂ、
及びワード線Ｃとワード線Ｄとをそれぞれ別々に選択で
き、書き込み時にはワード線Ａ〜Ｄを同時に選択でき
る。（実施例３）以上は、ＤＲＡＭ，ＳＲＡＭを含む一般的
な書き替え可能なメモリについて実施例を説明してきた
が、本発明はこれに限らず、制御ゲートと浮遊ゲート
（電荷蓄積層）を有する不揮発性メモリに適用すること
もできる。但し、長いページに渡ってアクセスすること
を考えると、トンネル電流で書き込みができるものが望
ましい。また、メモリセルを複数個接続してなるメモリ
セルユニットは、メモリセルを直列接続したＮＡＮＤ
型、メモリセルを複数個並列接続したＯＲ型、メモリセ
ルを複数個並列接続し、その両端に選択ゲートを設けた
ＡＮＤ型、メモリセルを複数個並列接続し、その一方の
端に選択ゲートを設けたＤＩＮＯＲ型であってもよい。

【００３１】これらのフラッシュＥＥＰＲＯＭにおけ
る、読み出し及び書き込みのワード線電圧は、それぞれ
のデバイスに従う。例えば、ＮＡＮＤ型ＥＥＰＲＯＭの
場合、読み出し時に、選択されたメモリセルのワード線
（制御ゲート）を０Ｖとし、それ以外のメモリセルのワ
ード線及び選択ゲートを電源電位Ｖccとして、選択メモ
リセルで電流が流れるか否かを検出することにより行わ
れる。

【００３２】また、書き込み時には、選択されたメモリ
セルのワード線（制御ゲート）には昇圧された書き込み
電位Ｖpp（＝２０Ｖ程度）を印加し、他の非選択メモリ
セルの制御ゲート及び選択ゲートには中間電位（＝１０
Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
（“０”書き込み）又は中間電位（“１”書き込み）を
印加する。このとき、ビット線の電位は選択メモリセル
に伝達される。

【００３３】そして、データ“０”の時は、選択メモリ
セルの浮遊ゲートと基板間に高電圧がかかり、基板から
浮遊ゲートに電子がトンネル注入されてしきい値が正方
向に移動する。データ“１”のときはしきい値は変化し
ない。

【００３４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対してほぼ同時に行われる。即ち、全ての制
御ゲート，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型
基板に昇圧された消去電位ＶppE （２０Ｖ程度）を印加
する。これにより、全てのメモリセルにおいて浮遊ゲー
トの電子がウエルに放出され、しきい値が負方向に移動
する。

【００３５】このような実施例であっても第１の実施例
と同様の効果が得られるが、複数本のワード線を同時に
選択して書き込みを行う動作は、ＮＡＮＤ型ＥＥＰＲＯ
Ｍのように、書き込み確認読み出しを含んだワード線選
択の書き込み時間が長いものにあって特に有効である。

【００３６】なお、本発明は上述した実施例に限定され
るものではない。メモリセルアレイの分割数は２個や４
個に限るものではなく、仕様に応じて適宜変更可能であ
る。また、１回の動作で選択されるワード線の本数は、
各々のサブアレイにおいて最大で１本であり、読み出し
動作で選択されるワード線の本数よりも、書き込み動作
で選択されるワード線の本数を多くすればよい。一般的
には、読み出し動作では、アレイ分割されたワード線を
１本ずつ順次選択し、書き込み動作では、アレイ分割さ
れたワード線の複数本を同時に選択すればよい。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。

【００３７】

【発明の効果】以上詳述したように本発明によれば、読
み出し動作時には、アレイ分割されたワード線が順次選
択されるため、複数ページ分のデータの連続読み出しに
際し、ページの切り替えでのランダムリード時間が見か
け上無駄とならず、円滑なページ読み出しが実現でき
る。また、書き込み動作時には、アレイ分割された複数
本のワード線を同時に選択するため、書き込み動作時の
ページサイズが読み出し動作時のページサイズより長く
なり、高速書き込みが実現できる。

【図面の簡単な説明】

【図１】第１の実施例に係わる半導体記憶装置の基本構
成を示すブロック図。

【図２】図１のメモリセルアレイの読み出し動作を示す
信号波形図。

【図３】図１のメモリセルアレイの読み出し動作を示す
信号波形図。

【図４】図１のメモリセルアレイの読み出し動作を示す
信号波形図。

【図５】図１のメモリセルアレイの書き込み動作を示す
信号波形図。

【図６】図１のメモリセルアレイの書き込み動作を示す
信号波形図。

【図７】第２の実施例に係わる半導体記憶装置の基本構
成を示すブロック図。

【図８】図７のメモリセルアレイの読み出し動作を示す
信号波形図。

【図９】図７のメモリセルアレイの書き込み動作を示す
信号波形図。

【符号の説明】

１，ｌ，ｒ…サブアレイ２，ＬＡ1l〜ＬＡnl，ＬＡ1r〜ＬＡnr…センスアンプ兼
データラッチ回路３，Ｒ／Ｄ1 〜Ｒ／Ｄm …ロウデコーダ４…カラムデコーダ５…データ入出力バッファＷＬ1l〜ＷＬml，ＷＬ1r〜ＷＬmr…ワード線Ｍ11l 〜Ｍmnl ，Ｍ11r 〜Ｍmnr …メモリセル

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１ (72)発明者舛岡富士雄神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】互いに交差する複数本ずつのワード線とビ
ット線が配設され、これらワード線とビット線の各交差
部に書き替え可能なメモリセルが配置されたアレイを複
数のサブアレイに分割した半導体記憶装置において、読み出し動作と書き込み動作とで、選択されるワード線
の本数を異ならせたことを特徴とする半導体記憶装置。
【請求項２】前記読み出し動作若しくは書き込み動作
で、１回の動作で選択されるワード線の本数は前記各サ
ブアレイにおいて最大で１本であることを特徴とする請
求項１記載の半導体記憶装置。
【請求項３】前記読み出し動作で選択されるワード線の
本数よりも、前記書き込み動作で選択されるワード線の
本数を多くしたことを特徴とする請求項１又は２に記載
の半導体記憶装置。
【請求項４】前記読み出し動作では、アレイ分割された
ワード線を１本ずつ順次選択し、前記書き込み動作で
は、アレイ分割されたワード線の複数本を同時に選択す
ることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】前記書き替え可能なメモリセルは、トンネ
ル電流で書き込みできる不揮発性メモリセルであること
を特徴とする請求項１，２，３又は４に記載の半導体記
憶装置。
【請求項６】前記電気的書き替え可能な不揮発性メモリ
セルは、複数個ずつ直列接続されてＮＡＮＤセルを構成
していることを特徴とする請求項５記載の半導体記憶装
置。