JPH08502849A

JPH08502849A - 複数の分割アドレスをもつメモリアレイ

Info

Publication number: JPH08502849A
Application number: JP6517284A
Authority: JP
Inventors: ユー、シイ−チャン
Original assignee: ユー、シイ−チャン
Priority date: 1993-01-27
Filing date: 1994-01-26
Publication date: 1996-03-26
Also published as: US5359571A; WO1994017528A1

Abstract

(57)【要約】メインメモリアレイ（4）に分割されている複数のサブアレイ（6または8）を備えた、半導体メモリ集積回路（2）が開示された。メインメモリアレイアドレスラインも4つのグループに分割されている。第1グループ（U₀-U_p-1）と第2グループ（V₀-V_Q-1）は、サブアレイのアドレッシング専用である。第1グループ（U₀-U_p-1）と第2グループ（V₀-V_Q-1）から選択したアドレスライン対の同時活性化により、各サブアレイがアドレス指定される。第3グループ（X₀-X_R-1、図5と6）と第4グループ（Y₀-Y_s-1、図5と6）は、サブアレイ上の個々のメモリセルのアドレッシングに用いる。第3グループ（X₀-X_R-1）と第4グループ（Y₀-Y_S-1）から選択した、一対のアドレスラインの同時活性化により、選択したサブアレイのどのメモリセルもアドレスできる。メモリアレイ（4）を基本的な構成ブロックとして用いた、各種実施例が開示されている。発明の第1実施例において、メモリ回路は1ビット幅回路である。発明の第2と第3実施例において、メモリ回路は、データを並列にプログラム可能なマルチビット幅回路として設計されている。さらに、第3実施例において、プログラム書き込み時、データが1期間内にレジスタ回路へ累積的にロードされ、別の期間内にメインアレイへ同時にプログラムされるよう、保存レジスタ回路が実装されている。プログラム書き込みと累積データローディングステップは、並列的に実行されるため、無駄なアイドル時間がなくなる。その結果、この発明の第3実施例のメモリ回路は読み出しと同じ速度でプログラム書き込みできる。

Description

【発明の詳細な説明】複数の分割アドレスをもつメモリアレイ技術分野この発明は、半導体集積回路の設計に関するものである。特にこの発明は、リードオンリメモリ（ROM）、スタティックランダムアクセスメモリ（SRAM）、ダイナミックランダムアクセスメモリ（DRAM）、電気的消去可能リードオンリメモリ（EPROM）、電気的消去・プログラム可能リードオンリメモリ（EEPROM）、フラッシュEEPROMなどの、大規模集積メモリセルを備えた半導体集積回路の設計アーキテクチャに関するものである。従来技術半導体プロセス技術の急速な進展につれ、大規模メモリシステムの実現に半導体メモリが広範囲に用いられるようになってきた。半導体メモリは、一般に、2 つの型、すなわち、揮発性型と不揮発性型に分けられる。揮発性メモリの例がSR AMとDRAMで、この型のメモリは、電源の遮断とともに記憶データが消えてしまう。これに対し、ROM、EPROM、EEPROMなどの不揮発性メモリは、電源が入っているか、入っていないかにかかわらず、メモリセルに記憶データを保持する。現在、さまざまな構造と特性を備えた各種メモリ集積回路がある。このうち、最も広く用いられているのが、メモリセルごとに3端子を備えた型である。3端子とは、従来の金属酸化膜電界効果トランジスタ（MOSFET）のソース、ドレイン、それにゲータである。ここでROMなどの不揮発性メモリ回路の例をとりあげる。各ROMセルのあらかじめプログラムされたMOSFETの低しきい値電圧と高しきい値電圧が、ROM回路に記録されたディジタルビット「0」と「1」に対応している。その他の例では、各メモリセルがMOSFETの上に設けたフローティングゲートを含むEPROM、EEPROM、フラッシュEEPROMの場合、MOSFETのしきい値電圧を、フローティングゲートを経由してプログラムする事が可能である。このような従来のメモリ回路のアドレッシングには、2つのグループへのNアドレスラインの分割が関与している。図1にこの構造を示す。例えば、第1グループは、A_O、A₁、A₂、... Ａ_i-1で示し、第2グループは、A_i、A_i+1、A_i+2、...A_N-1で示している。iは整数である。アドレスラインの第１グループA₀、A₁、A₂、...A_i-1は、例えば、行デコーダーを通して、xワードラインWL₀、WL₁、WL₂、...WL_x-1いずれかの駆動に用いる。ここで xとiとは数式で表すとx=2ⁱの関係がある。アドレスラインの第2グループA_i、A_i+ ₁ 、A_i+2、...A_N-1は、例えば、列デコーダーを通して、YビットラインBL₀、BL₁ 、BL₂、・・・BL_y-1いずれかの駆動に用いる。ここでyとiは数式で表すとy=2^N-iの関係がある。このようなアドレッシング方式は、3端子記憶素子を備えたメモリアレイに適している。通常、メモリセルのマトリックスの内、列方向にあるMOSF ETのドレイン端子は、互いに接続してビットラインを形成し、一方、マトリックスの内、行方向にあるMOSFETのゲート端子は、互いに接続してワードラインを形成している。図1bは、図1cまたは図1dに示すメモリセルのいずれか1つを構成する3端子記憶素子の略図である。図1cは、ROMセルの概略図、図1dは、EPROM、EEP ROM、または、フラッシュEEPROMセルの概略図である。ここで注意するのは、図1 aに示してあるものは、マトリックスの行と列の内、メモリアレイの中心となる部分のみである。図1aには載っていないが、前述した、各メモリセルのアドレッシングに用いる行と列デコーダーもある。別の方法として、もう一つの制御ラインを前述のアレイに追加できる。メモリセルの基板を既定の電圧レベルに上げて、高速なセクタ消去ができるよう、追加の制御ラインが基板に接続されている。この種のメモリセルの詳細は、ジンボ他著”セクター消去モードを備えた５Ｖ単電源フラッシュ・メモリ”IEEE個体回路ジャーナル、Vol.27、No.11、1992年11 月、1547-1553ページに記載されている。集積密度を向上させる努力の成果として、メモリセルとNAND構造を結合して、情報ビットをシリアルに記憶したメモリセルがある。この型の回路は、シロタ他著”１６メガバイトＮＡＮＤＥＥＰＲＯＭの為の２．３平方ナノメートルのメモリセル”IEDM 1990、テクニカル・ダイジェスト、103-106ページ、および、モモドミ他著”ＮＡＮＤ構造のセルをもつ４メガバイト５Ｖ単電源ＥＥＰＲＯＭの為の新たなデバイス製造技術”IEDM、1988、テクニカル・ダイジェスト、412-41 5ページに記載されている。大きなメインアレイを備えたメモリ回路のアドレッシングを容易にするため、アドレスラインを3つのグループに分割した回路が、過去に設計されている。これは2つのアドレスライングループが、ワードラインとビットラインにそれそれ分割された従来のメモリ回路と好対照である。アドレスラインの追加グループは、メインアレイから分割された多くのサブアレイや、あらかじめ分割されたワードラインへのアドレッシングに用いる。このようなメモリ回路の例は、Yiuの、米国特許番号第5，117，389号、”平板セルで構成したＲＯＭ集積回路”1992年5 月26日に記載されている。Yiuによると、メモリ回路には、各サブアレイの制御用と選択用のトランジスタが含まれる。制御用と選択用トランジスタが、メモリセルといっしょにメモリの中心部に組み込まれている。図2にこの回路の概略図を示す。図に示すように、ワードラインは、SWL_N1、SWL_N2、...SWL_NMで示し、ビットラインは、BL_N、BL_N+1で示している。仮想グランドラインは、VG_NとVG_N+1、サブアレイ選択ラインは、BWL_NとBWL_N+1で示してある。前述の型のメモリ回路には、非常に複雑なアドレッシング方式が使われている。通常、メインアレイの全列、または、全行が最初にアドレスされる。次に読み出し、または、プログラム書き込みの際に、アドレスされた列か行が別々にデコードされる。また、関連するアドレッシング回路は設計が複雑である。同様に望ましくないのは、個々のメモリセルのアクセスに数回ものタイミングサイクルが使われ、メモリアドレッシング速度が低下する事である。発明の開示この発明の主たる目的は、複雑なアドレッシング回路を用いる事なく、高速なアドレッシングが可能な各メモリセルを備えたメモリ回路を提供することである。さらに、最小の周辺サポート回路を備えた大規模集積回路を提供することも目的としている。この発明によるメモリ回路は、独自の構造化設計によりこの目的を達成している。この発明は、複数のサブアレイに分割されたメインメモリアレイを備えた半導体メモリ集積回路に関するものである。又、メインアレイへのアドレスラインは 4つのグループに分割されている。分割されたアドレスラインの第1と第2グルーブは、サブアレイのアドレスに用いる。分割されたアドレスラインの第3と第4グループは、選択したサブアレイにある個々のメモリセルのアドレスに用いる。この発明のメモリ回路は、4端子を備えた記憶素子に最適である。この発明の実施例において、各メモリセルは4つの端子、すなわち、ドレイン、第1制御ゲート、第 2制御ゲート、ソースを備えている。メモリセルは、一般に、サブアレイ内に行と列からなるマトリックス状に配置されている。前述のサブアレイは、各種構成に配置可能である。1つの構成として、メモリセルを、隣接列の片側のメモリセルと鏡像関係になるように配置する構成がある。このような構成は、非交換グランド回路と呼ばれている。他の例としては、サブアレイ各列のメモリセルを、隣接列の片方と実質的に同じに配置する構成がある。このような実施例は、交換グランド回路と呼ばれている。両実施例において、各サブアレイ中のマトリックス列のメモリセルのドレイン端子が互いに接続して、ビットラインを形成している。マトリックスの行方向のメモリセルの第1制御ゲート端子が、互いに接続してX制御ラインを形成する。マトリックスの列方向のメモリセルの第2制御端子が、互いに接続してY制御ラインを形成している。さらに、列方向のメモリセルのソース端子が、互いに接続してソースラインを形成している。しかし、交換グランド回路では、ビットラインとソースラインは互いに区別しにくいので、接続トランジスタにより、いずれかの目的のにために切り替える事が出来る。前述のサブアレイを基本的な構成部分として、いくつかの新規なメモリ回路の配置が可能である。この発明の第1実施例においては、メモリ回路は、全メモリアレイの各メモリセルに任意かつ高速にアドレス可能な、1ビット幅構成になっている。この発明の第2実施例においては、メモリ回路は、メモリセルに1度に複数ビットにアドレス可能なマルチビット幅メモリアレイ構成になっている。この発明の第3実施例においては、メモリ回路もマルチビット幅アレイとして構成されており、プログラム書き込み時間と読み出し時間が本来等しくないEPRO M、または、EEPROM用として特別に設計されている。この実施例の独自の設計により、既定の期間内にデータを累積的に一時記憶回路に読み出し、同時に前の期間に記録された累積データが、メモリセルアレイにプログラムされる。アイドル時間が最小限まで短縮され、読み出し時間と同じ速度で不揮発性メモリセルのプログラム書き込みができるようになる。この発明によるこれらの、また、他の特徴および、長所は、同様の参照番号と部品を用いている添付図面と合わせて以下の詳細な説明により、この技術分野に詳しい者にとって明白であろう。図面の簡単な説明図1aは3端子を備えた記憶素子の従来技術によるメモリ回路の部分図；図1bは3端子を備えた従来技術によるメモリセルの概略図；図1cは3端子を備えた従来技術によるROMセルの概略図；図1dは3端子を備えた従来技術のEPROM、または、EEPROMセルの概略図；図2はメモリアドレスラインが3つのグループに分割されている、3端子を備えた別の従来技術の部分概略図；図3は複数のサブアレイに分割されたメインメモリアレイを備えた、この発明の第1実施例のメモリ回路の部分概略図；図4aは一般的な4端子メモリセルの概略図；図4bは4端子ROMセルの概略図；図4cは4端子EPROMセルの概略図；図4dは別の4端子EEPROMセルの概略図；図4eは4端子DRAMセルの概略図；図4fは4端子SRAMセルの概略図。図5はサブアレイ各列のメモリセルが、隣接列の片側のメモリセルと鏡像関係になるように配置されている、非交換グランド回路と呼ばれる図3に示すメモリ回路サブアレイの第1構成の概略図；図6はサブアレイ各行のメモリセルが、隣接列の片側と実質的に同じように配置されている、交換グランド回路と呼ばれる図3に示すメモリ回路サブアレイの第2 構成図；図7はこの発明の第2実施例のマルチビット幅メモリ回路の部分概略図；図8は図7のメモリ回路のプログラム書き込みプロセスを示すタイミング図式表；図9はこの発明の第3実施例のマルチビット幅メモリ回路の部分概略図；図10は図9に示すメモリ回路のデータバッファ回路の1つの略図；図11は図9のメモリ回路のプログラム書き込みプロセスを示すタイミング図式表；発明の実施例図3について説明する。図3は参照番号４に示されるメインメモリアレイを備えた1ビット幅メモリ回路2である。メインアレイ4は複数のサブアレイ6または8からなり、サブアレイ6は非交換グランド回路、サブアレイ8は交換グランド回路としてある。サブアレイ6または8は、それそれ図5と6に示す内部構造をもつ複数メモリセルからなる。サブアレイ6と8の構造および動作の詳細は、以下で詳述する。図3に示すメインアレイ4は、Pの行とQの列からなるサブアレイのマトリックスとして配置されている。又、順に行アドレッシング回路10の制御に用いるP行アドレスラインU₀、U₁、U₂、...U_P-1もある。この実施例において、行アドレッシング回路10は、UT₀、UT₁、UT₂、...UT_p-1、で示すMOSFETからなる。同様に、順に列アドレッシング回路12の制御に用いるQ列アドレスラインV₀、V₁、V₂、...V_Q _-1 もある。この実施例において、行アドレッシング回路12は、VT₀、VT₁、VT₂、. ..VT_Q-1で示すMOSFETからなる。サブアレイ6または8を横切っているのが、RX-アドレスラインX₀、X₁、X₂、・・・X_R-1とSYアドレスラインY₀、Y_１、Y₂、...Y_S-1である。RXアドレスラインとSYアドレスラインは、図5と6に示されているので、簡略化のため図3には載っていない。メインメモリアレイ4のすべてのメモリセルの数は、P、Q、R、とSの積で表されることに注意すべきである。さらに、メインアレイ4の各メモリセルは、各4ライングループP、Q、R、Sのそれぞれから1ラインを選択する4つのNアドレスラインの同時活性化により、個別にアドレス可能である。この発明のメモリ回路は、4端子メモリセルで用いるのに最適である。このメモリセルの例を図4a-4fに示す。図4aは、ドレイン端子D、ソース端子S、二つの制御ゲート端子、すなわち、第１制御ゲートXと第2制御ゲートYを備えた4端子メモリセル9の一般的な概略図である。図4bは、諭理ビット「1」と「0」を表すため、ROMセルのMOSFETトランジスタのしきい値電圧を、あらかじめ異なる電圧にプログラムしている4端子ROMセルの概略図である。図4cと4dにフローティングゲートFGを電荷蓄積素子として備えるメモリセルを示す。各フローティングゲートFGは、第 1制御ゲートXと第2制御ゲートYの同時活性化によって活性化できる。図4cはEPRO M回路のメモリセルの、図4dはフラッシュEEPROM回路の別の略図である。図4eは寄生、または、個別のコンデンサ11を蓄積素子として備えるDRAMセルの概略図である。制御ゲートXとYは、MOSFETのチャネル部分の上に重なっている。DRAMセルのアドレッシングには、制御ゲートXとY両方の同時活性化が含まれる。図4fはSR AMセルの略図である。SRAMの内部には、情報記憶の基礎となる双安定回路を構成する2つの相互結合インバータゲゲート13と15がある。また、インバーターゲゲート13と15にそれそれ電気的に接続した、2つの周辺トランジスタ17と19もある。SRAMセルへのアクセスは、制御ゲートXとYの両方を同時活性化することによってトランジスタ17と19がオンになることにより行われる。SRAMセルのドレイン端子Dは、しばしばデータ端子と呼ばれる。SRAMセルに組み込まれている相補型データ端子と呼ばれるオプシヨンのD’端子があることに注意されたい。SRAMセルに他のインバータゲートが含まれる場合、D’端子を削除できる。図3に示すサブアレイ6、または、8は、各種構成をとりうる。2つの構成例をここで説明する。図5に非交換グランド回路のサブアレイを示す。サブアレイは参照番号6で示され、サブアレイ6においてメモリセルは、R行とS列からなるマトリックス状に配置されている。図に示すように、列のすべてのメモリセルのドレイン端子Dが、互いに接続してビツトラインBLを形成している。また、行のすべてのメモリセルの第1制御ゲートXが、互いに接続してXアドレスラインX₀、X₁、X₂、...X_R-1を形成している。同様に、列のすべてのメモリセルの第2制御ゲートが、互いに接続してYアドレスラインY₀、Y₁、Y₂、...Y_S-1を形成している。さらに、列のすべてのメモリセルのソースSが、互いに接続してソースラインSLを形成している。サブアレイ6の外部にあり行アドレッシング回路10（図3）の一部である、MOSF ETUT_i（0≦i≦P-1）は、P行アドレスラインU_i（0≦i≦P-1）の1つによって制御される。同様に、サブアレイ6の外部にあり列アドレッシング回路12（図3）の一部である、他方のMOSFET VT_j（0≦j≦Q-1）は、Q列アドレスラインV_j（0≦j≦Q- 1）の1つによって制御される。MOSFET UT_iとVT_jの両方を同時活性化することにより、メインメモリアレイ4（図3）のi番目の行とj番目の列のサブアレイ6へのアドレッシングが可能になる。サブアレイ6の外部には、電位供給回路14（図3）の一部である第3M0SFET GTがあり、それはソースラインSLに電気的に接続している。MOSFET GTは、プログラム書き込み、プログラム消去、読み出しなどのサブアレイ6の動作モードに応じて、ソースラインSLへのグランド電位とプログラム書き込み電位の切り替えに用いられている。ゲート端子16を電源供給端子、行アドレスラインU_i、列アドレスラインV_i、または、行と列アドレスラインU_iとV_iの諭理AND関数を生成する、論理回路出力に接続することにより、MOSFET GTの制御ができる。非交換グランド回路のサブアレイ6、各S列のメモリセルは、隣接列の片側のメモリセルと鏡像関係になるように配置されていることに注目すべきである。図6に交換グランド回路のサブアレイを示す。図6に示すサブアレイ6に比べると、サブアレイ8には多くの類似点がある。明確かつ簡潔な説明の為、ここでは相違点のみ強調して示している。図5に示すサブアレイ6とは異なり、サブアレイ8の各列のメモリセルは、隣接列の片方と実質的に同じように配置されている。さらに、列の各メモリセルには、MOSFET VT_jと列の全メモリセルの接続ドレインとの間に、電気的に接続したMO SFET BLCT（ビットライン接続トランジスタ）を備えた第1接続回路18がある。同様に、MOSFET GTと列の全メモリセルのソースとの間に電気的に接続した別のMOS FET GCT（グランド接続トランジスタ）を備えた第2接続回路20がある。MOSFET B LCTとMOSFET GCT両方は、Yアドレスライン、Y₀、Y₁、Y₂、・・・Y_S-1で制御される。DSで示された共通ラインは、どの列アドレスラインが活性化されているかに応じて、ビットラインあるいはグランドラインとして用いることができる。共通ラインDSは2つの役割を演じているので、「交換グランド」という用語もこれに由来している。交換グランド機能を備えたサブアレイを実装する長所の大半は経済的であるという理由にある。交換グランド機能を備えたサブアレイは、図5に示すサブアレイのような非交換グランド機能を備えたサブアレイに比較し、製造工程時、マスクの位置合わせの誤差の許容範囲がより緩やかである。そのため、高い歩留まりが達成できる反面、複雑な追加回路が必要になる。交換グランド回路と非交換グランド回路両方の動作の詳細をここで説明する。両型のメモリ回路とも、プログラム書き込み、プログラム消去、読み出しが可能である。例えば、読み出し動作時、メインメモリアレイ4（図3）のi番目の行とj 番目の列のサブアレイは、MOSFET UT_iとVT_jをオンにして選択する必要がある。M OSFET UT_iとVT_jをオンにすると、選択したサブアレイ6のビットラインBL、または、選択したサブアレイ8の共通ラインDSが+2Vに活性化される。同時に、選択したXアドレスラインXm（0≦m≦R-1）と選択したYアドレスラインY_n（0≦n≦S-1）が+3Vに活性化される。その結果、サブアレイ6のm番目の行とn番目の列のメモリセルがアドレスされる。アドレスしたメモリセルのMOSFETにあらかじめプログラムしたしきい値電圧により、ビットラインBLもしくは共通ラインDSからデータ端子Dへさらにセンスアンプへと供給される電流を流す／流さないを制御している。例えば、アドレスされたメモリセルのMOSFETのしきい値電圧が、あらかじめ+5 V電圧値にプログラムされている場合、データ端子Dへ電流が流れず諭理ビット「 0」が読み出される。逆に、アドレスしたメモリセルのMOSFETのしきい値電圧が、あらかじめ+1V値にプログラムされている場合、データ端子Dへ電流が流れて、諭理ビット例えば「1」が読み出される。前述したように、メモリセルは、DRAM 、SRAM、ROM、EPROM、EEPROM、またはフラッシュEEPROM回路のいずれかである。 ROM以外のすべてのメモリセルは、プログラム書き込みとプログラム消去が可能である。ROMの場合、各メモリセルのMOSFETのしきい値電圧は、製造工程時に、既定のコードであらかじめプログラムされる。 EPROM、EEPROM、SRAM、および、DRAMへのプログラム書き込みは、電気的に行なわれる。しかし、EPROMのプログラム消去は、通常、半導体回路パッケージの石英窓（消去窓）を通し紫外線（UV）を照射することにより行う。EEPROMのプログラム消去は、複数のメモリセルが、サブアレイ、セクター、或いは、全メインアレイのいずれかの群で同時に行われる。SRAMとDRAMのプログラム消去は、選択したメモリセルの古いデータを新しいデータで上書きすると云う、プログラム書き込みプロセスとして、ランダムに、かつ同時に実行される。ここで説明を簡潔にする為、戻って図5と6を参照する。EPROMやEEPROMなどの不揮発性メモリ回路の動作機構をここで詳しく説明する。好都合な事は、SRAMとDR AMなどの揮発性メモリ回路の動作の詳細は、実質的に同じである。ここで図5と6に戻り、まず、最初に選択したサブアレイのMOSFET GTをオンにしなければならない。こうすると、図5に示すサブアレイ6のソースラインSLへプログラム書き込み電位V_ppを供給できるようになる。この場合、プログラム書き込み電位V_ppは+12Vに設定される。図6に示すサブアレイ8を備えた非交換グランド回路の場合、プログラム書き込み電位V_ppを共通ラインDSと結合させるには、M OSFETGTを活性化するだけでなく、MOSFET GCTとBLCTもオンにする必要がある。図4dに示すメモリセル9などの独自のメモリセル設計により、フローティングゲートFGにある電子が、”フォウラー・ノルドハイムトンネル”（Fowler-Nordh eim Tunnering）（FNT）効果と呼ばれるプロセスを通して、正電荷領域にジャンプする。その結果、各メモリセルのフローティングゲートFGの電子が放出され、そのため、正に帯電する。正に帯電したフローティングゲートFGが、メモリセル 9のMOSFETチャネルの中にある電子を静電誘導し、MOSFETのしきい値電圧を約−2 Vに変える。こうして、メモリセル9のプログラムが消去される。図5に示すサブアレイ6のm番目の行（0≦m≦R-1）とn番目の列（0≦m≦S-1）メモリセル9のプログラム書き込みには、ビットラインBL、XアドレスラインX_m、Y アドレスラインY_n、ソースラインSLの電圧をそれそれ、+5V、+12V、+2V、OVへと同時活性化することが必要である。図4dに示すメモリセル9のようなメモリセルの独自の設計によって、第1制御ゲートXを+12Vに第2制御ゲートYを+12Vと+2Vにへ同時活性化することよりフローティングゲートFGに電荷が誘導され正に帯電する。その結果、ソースサイド注入（SSI）効果と呼ばれるプロセスにより、メモリセル9のMOSFETのチャネル内の電子かフローティングゲートFGへジャンプする。フローティングゲートFGに捕獲された電子が、MOSFETのしきい値電圧を静電的に+5Vへ変化させる。こうして、サブアレイ6のm番目の行とn番目の列のメモリセルがプログラムされたことになる。図6に示すサブアレイ8のm番目の行（0≦m≦R-1）とn番目の列（0≦m≦S-1）の任意のメモリセル9のプログラム書き込みをする時には、YアドレスラインY_nの同時活性化によりMOSFET GCT_nとBLCT_nが自動的にオンになる。残りのプログラム書き込み機構は、上述したものと実質的に同じである。図5に示すサブアレイ6と図6に示すサブアレイ8両方には、異なるプログラム電圧が印加できることに注目すべきである。たとえば、図5に示すサブアレイ6、または、図6に示すサブアレイ8いずれかの、m番目の行（0≦m≦R-1）とn番目の列（0≦m≦S-1）のメモリセル9のプログラムをするとき、ビットラインBL、XアドレスラインX_m、YアドレスラインY_n、ソースラインSLの同時活性化により、それぞれ+7V、+12V、+7V、OVを印加できる。この場合、高い電位をメモリセル9のドレインDに与えると、各メモリセルのドレイン領域に近いフローティングゲートF Gへ電子がジャンプする。この現象は、ホットエレクトロン注入（HEI）効果と呼ばれている。この発明のメモリ回路の製造をここで簡単に説明する。まず最初に、図5に示すビットラインBLとソースラインSL、または、図6に示す共通ラインDSを形成するため、半導体基板に複数の平行拡散領域が形成される。ROMの場合は、特別の製造ステップを実行しなければならない。既定のROMコードに従ったそれそれ異なるしきい値電圧が得られるMOSFETを、後の製造工程で形成する為に、ここでは、半導体基板に既定のコンセントレーシヨンパターンを書き込む必要がある。その後、ゲート酸化膜層を半導体基板の上に成長させる。従来のポリシリコンラインの成膜技術とエッチング技術により、ビットラインBL、または、共通ラインDS と平行にYアドレスライン、Y₀、Y₁、Y₂、...Y_S-1をゲート酸化膜層の上に形成する。次に、別の酸化膜層を成膜したYアドレスランの上に成長させる。ROM回路を製造するには、再度、従来の成膜プロセス技術とポリシリコンラインエッチングにより、列アドレスラインと直角にXアドレスライン、X₀、X₁、X₂、・・・X_R-1を形成する。EPROMまたはEEPROMを製造するには、Xアドレスライン形成ステップの前に、まずフローティングゲート形成ステップを実行しなけれぼならない。フローティングゲートの形成も、先ほどと同様に、従来のポリシリコン成膜技術とエッチング技術で可能である。他の材料も行と列のアドレスライン製造の代替材料として用いることができることに注目すべきである。代替材料の例として、耐溶性ケイ素化合物と金属がある。また、UT、VT、GT、BLCT、GCTのようなMOSFETが製造工程時に、メモリセルと同時に形成されることに注目すべきである。この種の MOSFETの形成は、周知の技術であるのでここでさらに説明を繰り返さない。最後に、全メモリ回路の電気的接続を良好にするため、半導体基板の上に金属線を形成する。図7はこの発明の第2実施例の略図である。この実施例のメモリ回路は参照番号 20で示され、データバッファ回路22とメインアレイ24からなる。メモリ回路20は、ワードビット幅でデータの書き込み、または、読み出しをするワードビット幅回路である。メインアレイ24には複数のメモリセクタ26が含まれる。この場合、メモリセクタ26の数はWである。各メモリセクターは、図3に示すメインアレイ4 と実質的に同じである。とくに、メモリ回路2は、動作時1ビット幅メモリ回路であり、通常、1ビット幅以上のデータ処理に於いて、複数のメモリ回路2は、並列に用いなければならない。例えば、データが1バイトと呼ばれる、8ビット幅で構成されるディジタルコンピュータシステムにおいては、8つのメモリ回路2が並列に用いてデータ保存作業を実行しなけれなならない。本質的には、図7に示すメモリ回路20は、図3に示すメモリ回路2の複数集積されたものである。しかしながら、ここで注目すべきは、すべてのメモリセクタ26の行アドレスライン、U₀、U₁ 、U₃、・・・U_P-1と、列アドレスライン、V₀、V₁、V₂...V_Q-1が相対して接続されている事である。同様に、各Wセクタ26の各サブアレイ6か8を横切るXアドレスラインX_O、X₁、X₂...X_R-1とYアドレスライン、Y₀、Y₁、Y₂...Y_S-1が対応して接続されている。メモリ回路20のアドレッシング方式を、図7と8を参照しながらここで説明する。どのWメモリセクター26のメモリセルも、ランダムかつ直接的にアドレスできることがメモリ回路20の機能特性である。これは、従来の技術による多くのメモリ回路の場合とは、対照的である。つまり、1行中の列のメモリセルを最初にアクセスし、プログラム書き込み、プログラム消去、読み出し時に、アドレスしたメモリ行または列の個別メモリセルをデコードしなければならないからである。例えば、m番目の行のメモリセルと、i番目の行のサブアレイのn番目の列と、各W メモリセクター26のj番目の列をプログラムする必要があるとする。まず最初に、データラインD₀-D_wにデータが供給される。時間を適切に設定した書き込み許可信号、WEが、ANDゲート30を介してレジスター28にデータをラッチする。選択したメモリセルが、4つのアドレスライン、すなわち、行アドレスラインU_i、列アドレスラインV_i、XアドレスラインX_m、YアドレスラインY_nの同時活性化により、直ちにプログラムできる。他のどのメモリセルも同様にプログラムできる。図 8に示すタイミングダイアグラムは、ある程度ランダムなプログラム書き込みパターンによるメモリ回路 20のプログラム書き込みを図示している。例えば、t1の期間、0番目の行のメモリセル、0番目の行のサブアレイの0番目の列、各メモリセクタ26の0番目の列がプログラムされる。t2の期間、1番目の行のメモリセル、1番目の行のサブアレイの1番目の列、各セクタ26の1番目の列がプログラムされる。この実施例において、レジスタ28へのデータ読み込み時間をt_r、メモリアレイ 24ヘデータがプログラムされる時間と実質的に等しい時間をt_pで表す。揮発性メモリ回路の現在の技術状態では、t_rとt_pの長さに実質的に等しいので、プログラム書き込みプロセスに多くのアイドル時間は含まれない。そのため、最適なタイミングを備えたメモリ回路を設計できる。しかし、不揮発性メモリ回路に関しては、事情が異なる。技術的に良く知られている事は、プログラム書き込み時間t_p は、少なくとも読み出し時間t_rより一桁程度遅い。不揮発性メモリセルは浮遊ゲートを用いてFowler-Nordheim Tunnering（FNT）効果、もしくは電子注入効果を利用して荷電粒子の捕獲／放出を行っているため、トランジスタのスイッチング速度が比較的遅くなっている。その結果、不揮発性メモリセルのプログラム書き込みをするとき、メモリアレイにより、データロードとデータ書き込みが、交互に実行されている場合、多くのアイドル時間が発生する。図9は参照番号40で示されるこの発明の第3実施例の概略図である。メモリ回路 40は、前述の欠点を克服するため設計されている。メモリ回路40は、プログラム書き込み時間t_pがデータ読み出し時間t_rよりかなり遅いメモリセルに最適である。この制限は一般に多くの不揮発性メモリセルに見られる。この実施例の主な特徴は、既定期間内に、データを一時記憶レジスタに累積的に読み込み、同時に、記憶した累積データを前の既定期間からメインアレイヘプログラムされる点にある。図9に示すように、メモリ回路40はＷデータラインD₀-D_w-1を備えたワードビット幅である。Wデータラインにそれそれ接続したQデータバッファリング回路BF₀- BF_Q-1もある。WデータラインD_0-Dwと各Qデータバッファリング回路BF₀-BF_Q-1、の間に設けられているのが、列アドレッシング回路10である。この実施例において、列アドレッシング回路10は、列アドレスラインV₀-V_Q-1で制御される複数のM OSFETVT₀-VT_Q-1から構成される。各データバッファリング回路BF₀-BF_Q-1の内部構成は、実質的に同じである。典型的な例として、j番目の列（0≦j≦Q）BF_jのデータバッファリング回路例を図10に示す。この実施例のデータバッファリング回路BF₀- BF_Q-1は、前の実施例と実質的に同じなので、ここでの詳細な説明は割愛する。しかし、レジスタ回路49の各Ｗレジスタ44は、2レベルレジスタでなければならない。とくに、クロック期間の第1部位時にマスタ回路部分46にデータをゲートし、同じクロック期間の第2部位時にスレーブ回路部分48にシフトできるようにする為、レジスタ44はマスタ回路部分46とスレーブ回路部分48から構成されている。この種の2レベルレジスタの例には、マスタスレーブフリップフロップ、他のフリップフロップ、または、並列接続したラッチがある。レジスタ回路49の役割は以下で説明する。図9に示すメインアレイ42について説明する。メインアレイ42には、複数のメモリセクタが含まれる。この場合、図5と6に示す複数のサブアレイ6または8をそれぞれ備えた、QメモリセクタMS_O-MS_Q-1がある。とくに、各セクタMS₀-MS_Q-1のサブアレイ6または8は、P行とW列からなるマトリックス状に配置されている。各 Qセクター行の各サブアレイに接続しているのは、行アドレスラインU₀-U_p-1により制御される、複数のMOSFET UT₀-UT_p-1からなる行アドレッシング回路12である。メモリ回路40の動作機構は、図9-11を参照するとよく理解できる。一般に、メモリ回路40にプログラムするには、まず、データバッファリング回路BF₀-BF_Q-1 にデータが累積的にロードされる。その後、累積データが、メインアレイ42へ同時にプログラムされる。データロードとプログラム書き込みプロセスは、並列に実行される。メモリ回路40は、最少のアイドル時間の後に、読み出しと同じ速度でブログラムできる。さらに、具体的な例をもって、この点を説明する。メモリ回路40をプログラムするには、最初、データラインにデータが現れ、次に、各Qデータバッファリング回路BF₀-BF_Q-1のレジスタ44のマスタ回路部分46に連続的にロードする。これは図11に示すt1期間内に、列アドレスラインV_O-V_Q-1 を連続的に活性化することにより、すべて行われる。また、t1期間内に、各Qデータバッファリング回路BF₀-BF_Q-1の各レジスタ回路49のローディングに掛かる時間は、少なくとも図11に図示する時間期間trと同じ長さでなければならない。期間trは、あらかじめ各レジスタ44に所定のデータを確実にロードするのに必要な最少限の時間として定義されている。また、すべてのレジスタ44で同じデータ期間t1に起こる事象は、マスタ回路部分46にロードされたデータは、スレーブ回路部分48に自動的に転送され、マスター回路部分46を新しいデータの受け取りに利用出来る様になっている事である。期間t2の立ち上がり時に、Qデータバッファリング回路BF₀-BF_Q-1の全レジスタをスレーブ回路部分48に完全にロードすると、列アドレスラインU₀、XアドレスラインX₀、YアドレスラインY₀がすべて自動的に活性化される。活性化時間は、少なくとも図11に図示するtpの時間と同じ長さでなければならない。tpは各メモリセルヘ確実にプログラムされる最小限のプログラム書き込み時間として定義されている。その結果、Qメモリセルがメインアレイ42にプログラムされる。これらの各Qメモリセルは、各メモリセクタMS₀-MS_Q-1の0番目の行と列の、サブアレイの0番目の行と列に配置されている。前述のプロセスの実行中、各QデータバッファリングBF₀-BF_Q-1の各Wレジスタ44のマスタ回路部分46が、同じ期間t2の間、別のデータを受け取る。期間t3の立ち上がり時に、列アドレスラインU₁、XアドレスラインX₁、YアドレスラインY₁が同時に活性化される。その結果、他のQメモリセルがメインアレイ42にプログラムされる。このとき、これらの各メモリセルは、各メモリセクターMS₀-MS_Q-1の1番目の行と列のサブアレイの1番目の行と列に配置している。前述のプロセスをメインアレイ42の全メモリセルがプログラムされるまで繰り返す。メモリ回路40のプログラムタイミングは、次の数式を満足するとき、最も最適に設計される。 Q×tr＝tp ここで、パラメータQ、trとtpは上式で定義されている。換言すれば、Qデータバッファリング回路BF₀-BF_Q-1へのデータ読み込み時間trが、各メモリセルの必要な最少のプログラミング時間tpに等しく、アイドル時間がないことになる。メモリ回路40は、データを累積的にロードしたレジスタ回路49と、同時に並列的にプログラムしたメモリセクタMS₀-MS_Q-1とを備えている。その結果、プログラミング時間は、メモリ回路40のデータ読み出し時間と同じになる。メモリ回路40の読み出しをするには、各メモリセクタMS₀-MS_Q-1のどのメモリセルも、各行アドレスラインU₀-U_P-1、列アドレスラインV₀-V_P-1、Xアドレスライン X₀-X_R-1、YアドレスラインY₀-Y_S-1から選択した4つのアドレスラインを同時活性化してアドレスできる。図のように、すべてのQメモリセクターのi番目（0＜i＜ P）の行とj番目（0＜j＜Q）の列のサブアレイのm番目（0＜m＜R）の行と、n番目（0＜n＜S）の列のメモリセルを読み出さなければならないと仮定する。この時、行アドレスラインU_i、列アドレスラインV_i、XアドレスラインX_m、YアドレスラインY_mを同時に活性化する必要がある。選択したメモリセルのMOSFETのあらかじめプログラムしたしきい値電圧により、MOSFETのチャネルは、導電性か非導電性のいずれかになる。この情報はセンスアンプ34に供給され、出力許可信号OE制御ライン（図10）を活性化するとき、ANDゲート32に出力される。列アドレス信号V₀ -V_Q-1が活性化されるため、全MOSFET VT₀-VT_Q-1がオンになる（図9）。その結果、データラインD₀-D_Wにデータが読み出される。この様に説明すれば、この発明は、ここで行った形態と細部の変更は、然るべき技術を会得している者にとって理解しうる。なお、ここに掲げた実施例の説明は、すべて網羅されているわけでもなく、開示した形態に限定されるのものでもない。実施例の各種変更は、次に説明する特許請求の範囲に含まれる。

───────────────────────────────────────────────────── 【要約の続き】において、プログラム書き込み時、データが1期間内にレジスタ回路へ累積的にロードされ、別の期間内にメインアレイへ同時にプログラムされるよう、保存レジスタ回路が実装されている。プログラム書き込みと累積データローディングステップは、並列的に実行されるため、無駄なアイドル時間がなくなる。その結果、この発明の第3実施例のメモリ回路は読み出しと同じ速度でプログラム書き込みできる。

Claims

【特許請求の範囲】 1.第1と第2制御ゲートを同時活性化して、各メモリセルのアドレッシングができるよう、メモリアレイの各メモリセルに第1制御ゲートと第2制御ゲート含む、複数のメモリセルを備えたメモリアレイにおいて：行の各メモリセルを電気的に接続することにより複数のXアドレスラインを形成している第1制御ゲートおよび、列の各メモリセルを電気的に接続することにより複数のYアドレスラインを形成している第2制御ゲートを備えた、行と列からなるマトリックス状に配置された複数のメモリセルを含む複数のサブアレイと；複数の行アドレスラインと；前記各行と列アドレスラインから選択したアドレス対の同時アドレッシングにより、前記サブアレイの1つに選択的にアドレッシングできるよう、複数の前記行と列アドレスラインが前記サブアレイに動作時に接続する複数の前記行アドレスラインとを備え；メモリアレイの選択したメモリセルのアドレッシングは、前記サブアレイの1 つを選択的にアドレッシングするため選択した前記行、および、列アドレスライン対の同時活性化と、さらに、前記選択したサブアレイの前記選択したメモリセルの選択的アドレッシングをする、選択したXアドレスラインとYアドレスライン対の同時活性化とからになることを特徴とするメモリアレイ。 2.前記選択したメモリセルをアドレスしたとき、前記電位供給回路が、プログラム書き込み、プログラム消去、読み出し時に、前記選択したメモリセルへ既定の電位を供給できるようにした、前記サブアレイへ電気的に接続した電位供給回路をさらに備えたことを特徴とする請求項1記載のメモリアレイ。 3.前記サブアレイと前記複数の行アドレスラインの間に電気的に設けた、行アドレッシング回路、前記サブアレイと前記複数の列アドレスラインの間に電気的に設けた、列アドレッシング回路を備えることと、前記行と列アドレッシング回路は、前記行と列アドレスラインによりそれそれ制御されることを特徴とする請求項１記載のメモリアレイ。 4.プログラム書き込み時、前記サブアレイがプログラムされる前に前記列アドレスラインの活性化に応答して、前記列アドレッシング回路により、データが前記複数のレジスター回路へ累積的に記録できるよう、前記列アドレッシング回路と前記複数のサブアレイの間に電気的に設けた、複数のレジスタ回路をさらに備えることを特徴とする請求項３記載のメモリアレイ。 5.前記各複数のレジスタ回路が、複数のマスタとスレーブ回路部分を備えることと、プログラム書き込み時、データを前記マスタ回路部分に累積的に記録し、第1既定期間内に前記スレーブ回路部分へ転送して、第2既定期間内に前記スレーブ回路部分のデータを前記サブアレイヘプログラムできるようにし、同時に、別のデータを前記マスタ回路部分へ同時に記録できるようにしたことを特徴とする請求項４記載のメモリアレイ。 6.各列のメモリセルを、半導体基板へ前記各サブアレイの隣接列の鏡像として設けていることを特徴とする請求項１記載の不揮発性メモリ回路。 7.各列のメモリセルを、半導体基板へ前記各サブアレイの隣接列と実質的に同じに設けていることを特徴とする請求項２記載の不揮発性メモリ回路。 8.前記各メモリセルはさらにソースとドレインを備えることと、前記各サブアレイの各列のメモリセルのソースとドレインが第1と第2接続回路にそれそれ電気的に接続され、Yアドレスラインが活性化されたとき、前記Yアドレスラインより活性化された列のメモリセルが、前記電位供給回路へ動作時に接続されるよう、前記第1と第2接続回路が、前記メモリセルへ接続した対応するYアドレスラインにより制御されることを特徴とする請求項７記載の不揮発性メモリ回路。 9.前記行アドレッシング回路、列アドレッシング回路、および、電位供給回路が、金属酸化膜半導体電界効果トランジスタからなることを特徴とする請求項１記載の不揮発性メモリセル。 10.前記XアドレスラインとYアドレスラインが、ポリシリコン、耐溶性ケイ素化合物、または、金属からなることを特徴とする請求項１記載の不揮発性メモリセル。 11.前記各メモリセルがソースとドレインをさらに備えることと、各列の前記各メモリセルの前記ソースと前記ドレインが、電気的に互いに接続してそれそれソースラインとビットラインを形成し、前記ソースラインと前記ビットラインが、半導体基板の拡散領域に埋め込まれた状態で形成されている事を特徴とする請求項１記載の不揮発性メモリセル。 12.第1制御ゲートと第2制御ゲートの同時活性化により、各メモリセルのアドレッシングができるよう、第1と第2制御ケート含む複数のメモリセルを備えた複数のメモリセクターを含むメモリアレイにおいて：行の各メモリセルの第1制御ゲートを電気的に接続することにより形成した複数のXアドレスライン、および、行の各メモリセルの第2制御ゲートを電気的に接続することにより形成した複数のYアドレスラインを備える、行と列からなるマトリックス状に配置された複数のサブアレイと；複数の行アドレスラインと；前記各行と列アドレスラインから選択したアドレスライン対の同時活性化により、前記サブアレイの1つに選択的にアドレッシングできるよう、複数の行と列アドレスラインが、前記サブアレイに動作上接続している複数の列アドレスラインとを備え；前記複数のメモリセクタは、電気的に接続している前記メモリセクタの対応するXアドレス、Yアドレス、行アドレス、および、列アドレスラインに動作上接続して、各メモリセクタの各サブアレイの各メモリセルを、前記Xアドレス、Yアドレス、行アドレスと列アドレスラインから選択した、アドレスライン群の同時活性化により、各メモリセクターの各サブアレイの各メモリセルへ選択的にアドレスできるようにすることを特徴とするメモリアレイ。 13.前記サブアレイと前記各メモリセクタの前記各複数の行アドレスラインの間に電気的に設けた行アドレッシング回路と、前記サブアレイと前記各メモリセクタの前記複数の列アドレスラインの間に電気的に設けた列アドレッシング回路とをさらに備え、前記行と前記列アドレッシング回路が、前記行と列アドレスラインによりそれそれ制御されることを特徴とする請求項１２記載のメモリアレイ。 14.プログラム書き込み時に、前記各メモリセクタの前記サブアレイがプログラムされる前に、前記列アドレスラインの活性化に応答して、前記列アドレッシング回路により、前記レジスタ回路へデータが累積的に記憶されるよう、前記列アドレッシング回路と前記各メモリセクタの前記複数のサブアレイの間に電気的に設けられたレジスタ回路を備えることを特徴する請求項１３記載のメモリアレイ。 15.前記各複数のレジスタ回路が、複数のマスタとスレーブ回路部分を備えることと、プログラム書き込み時、データを前記マスタ回路部分へ累積的に記録し、第1既定時間内に前記スレーブ回路部分へ転送して、第2既定期間内に前記スレーブ回路部分のデータを前記サブアレイヘプログラムできるようにし、同時に、別のデータを前記マスタ回路部分へ記録できることを特徴とする請求項１４記載のメモリアレイ。