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JPH0548354A - 利得制御回路および半導体装置 - Google Patents

利得制御回路および半導体装置

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Publication number
JPH0548354A
JPH0548354A JP3206889A JP20688991A JPH0548354A JP H0548354 A JPH0548354 A JP H0548354A JP 3206889 A JP3206889 A JP 3206889A JP 20688991 A JP20688991 A JP 20688991A JP H0548354 A JPH0548354 A JP H0548354A
Authority
JP
Japan
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fet
electrode
terminal
source
gain control
Prior art date
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Pending
Application number
JP3206889A
Other languages
English (en)
Inventor
Taketo Kunihisa
武人 國久
Yukio Sakai
幸雄 堺
Kazuhiro Hachiman
和宏 八幡
Tadayoshi Nakatsuka
忠良 中塚
Hideki Yakida
秀樹 八木田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP3206889A priority Critical patent/JPH0548354A/ja
Priority to KR1019920014628A priority patent/KR950009809B1/ko
Priority to US07/931,711 priority patent/US5319318A/en
Priority to EP19920114137 priority patent/EP0528413A3/en
Publication of JPH0548354A publication Critical patent/JPH0548354A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/347—DC amplifiers in which all stages are DC-coupled with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices

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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Control Of Amplification And Gain Control (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 十分な利得および安定した直流バイアスを同
時に得ることができ、低３次相互変調歪積特性を有した
利得制御回路および半導体装置を提供する。 【構成】 同じマスクパターンを有し同じプロセス条件
で作成したＴｒ１，Ｔｒ２およびＴｒ３により、安定な
直流バイアスを得、外付け回路部品として高周波接地用
コンデンサ（図示せず）を高周波接地端子４００と接地
端子５００との間に接続し、利得制御端子３００の印加
電圧すなわちＴｒ４のゲート電圧を制御することにより
増幅器であるＴｒ２の側路インピーダンスを変化させる
ことによって、利得を制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＴＶチューナなどに用
いられるＧａＡｓＭＥＳＦＥＴを用いた利得制御回路お
よび半導体装置に関するものである。
【０００２】
【従来の技術】従来、ＴＶチューナなどに用いられる利
得制御回路としては、ＰＩＮダイオードによる減衰器と
固定利得の増幅器とを組み合わせて利得を制御するもの
やデュアルゲートＦＥＴの動作点を変えて利得を制御す
るものがあった。しかし、ＰＩＮダイオードについて
は、現在、ＧａＡｓで安定な特性を有するＰＩＮ構造の
製作が困難であるため実用上問題がある。また、デュア
ルゲートＦＥＴを用いる利得制御回路は、動作点の変化
によってドレイン電流（以下「ＩDS」という。）が変化
するため、例えば、IEEE Transactions on Consumer El
ectronics,Vol.53,No.3,AUGUST 1989 に示されているよ
うに、直流バイアスを安定化し利得制御電圧による利得
制御回路全体の消費電流変動を安定化するための回路が
別に必要であった。
【０００３】
【発明が解決しようとする課題】利得制御回路を構成す
るためにＧａＡｓＭＥＳＦＥＴのようにＩDSのばらつき
が大きいデバイスを集積した半導体装置においては、ソ
ース接地増幅器のドレイン電極と電源との間に抵抗負荷
を用いると、ＩDSのばらつきにより電圧降下量が変動す
ることによって、ドレイン電極の直流バイアスが変動す
る。一方、十分な利得が必要な場合、ドレイン負荷抵抗
を大きくする必要があるが、これにより、ドレイン電極
の直流バイアスがより大きな変動を生じることとなる。
従って、従来の半導体装置では、電源電圧が小さい場合
に、電界効果型トランジスタを飽和領域で動作させるの
に十分なドレイン・ソース間電圧ＶDSを設定し、かつ、
十分な利得および安定な直流バイアスを同時に得ること
は困難であるという問題があった。
【０００４】また、利得制御回路に対しては、利得制御
電圧を設定するのに特別な電源を必要とせず、さらに負
電圧を与える電源も必要としない回路構成が汎用性の点
で望まれているが、このような回路を実現するために
は、最大利得を与える電圧から最小利得を与える電圧の
範囲が、利得制御回路の電源電圧から接地電圧の範囲内
であることが必要となり、従来の利得制御回路では不可
能であった。
【０００５】この発明の目的は、上記問題点に鑑み、十
分な利得および安定した直流バイアスを同時に得ること
ができ、低３次相互変調歪積特性を有した利得制御回路
および半導体装置を提供することである。
【０００６】
【課題を解決するための手段】請求項１記載の利得制御
回路は、能動負荷として用いる第１の電界効果型トラン
ジスタ（以下「ＦＥＴ」という。）と、この第１のＦＥ
Ｔと同じマスクパターンを有し同じプロセス条件で作成
された増幅器として用いる第２のＦＥＴと、第１のＦＥ
Ｔおよび第２のＦＥＴと同じマスクパターンを有し同じ
プロセス条件で作成された定電流源として用いる第３の
ＦＥＴと、可変能動負荷として用いる第４のＦＥＴと、
バイアス設定用ダンピング抵抗と、高周波接地用コンデ
ンサとを有し、第１のＦＥＴのドレイン電極を電源に接
続し、第１のＦＥＴのソース電極およびゲート電極を第
２のＦＥＴのドレイン電極に接続し、バイアス設定用ダ
ンピング抵抗を第２のＦＥＴのゲート電極とソース電極
との間に接続し、第２のＦＥＴのソース電極を第３のＦ
ＥＴのドレイン電極および第４のＦＥＴのドレイン電極
に接続し、第３のＦＥＴのゲート電極およびソース電極
を接地し、高周波接地用コンデンサを第４のＦＥＴのソ
ース電極と接地との間に接続し、かつ、第２のＦＥＴの
ゲート電極を入力端子とし第２のＦＥＴのドレイン電極
を出力端子とし、第４のＦＥＴのゲート電極を利得制御
端子とし、利得制御端子への印加電圧を変化させること
によって増幅器となる第２のＦＥＴの利得を変化させる
ようにしたものである。
【０００７】請求項２記載の利得制御回路は、能動負荷
として用いる第１の電界効果型トランジスタ（以下「Ｆ
ＥＴ」という。）と、この第１のＦＥＴと同じマスクパ
ターンを有し同じプロセス条件下で作成された増幅器と
して用いる第２のＦＥＴと、可変能動負荷として用いる
第３のＦＥＴと、バイアス設定用ダンピング抵抗と、チ
ョークコイルと、高周波接地用コンデンサとを有し、第
１のＦＥＴのドレイン電極を電源に接続し、第１のＦＥ
Ｔのゲート電極およびソース電極を第３のＦＥＴのドレ
イン電極に接続し、高周波接地用コンデンサを第１のＦ
ＥＴのソースと接地または電源との間に接続し、第３の
ＦＥＴのソース電極を第２のＦＥＴのドレイン電極に接
続し、チョークコイルを第３のＦＥＴのドレイン電極と
ソース電極との間に接続し、バイアス設定用ダンピング
抵抗を第２のＦＥＴのゲート電極と接地との間に接続
し、第２のＦＥＴのソース電極を接地し、かつ、第２の
ＦＥＴのゲート電極を入力端子とし、第２のＦＥＴのド
レイン電極を出力端子とし、第３のＦＥＴのゲート電極
を利得制御端子とし、この利得制御端子の印加電圧を変
化させることによって増幅器となる第２のＦＥＴの利得
を変化させるようにしたものである。
【０００８】請求項３記載の利得制御回路は、能動負荷
として用いる第１の電界効果型トランジスタ（以下「Ｆ
ＥＴ」という。）と、この第１のＦＥＴと同じマスクパ
ターンを有し同じプロセス条件で作成された増幅器とし
て用いる第２のＦＥＴと、可変能動負荷として用いる第
３のＦＥＴと、バイアス設定用ダンピング抵抗と、結合
コンデンサとを有し、第１のＦＥＴのドレイン電極を電
源に接続し、第１のＦＥＴのソース電極およびゲート電
極を第２のＦＥＴのドレイン電極に接続し、第２のＦＥ
Ｔのゲート電極と接地との間にバイアス設定用ダンピン
グ抵抗を接続し、第２のＦＥＴのソース電極を接地し、
第３のＦＥＴのドレイン電極を第２のＦＥＴのドレイン
電極に接続し、結合コンデンサを第３のＦＥＴのソース
電極および第２のＦＥＴのゲート電極に接続し、かつ、
第２のＦＥＴのゲート電極を入力端子とし、第２のＦＥ
Ｔのドレイン電極を出力端子とし、第３のＦＥＴのゲー
ト電極を利得制御端子とし、この利得制御端子の印加電
圧を変化させることによって増幅器となる第２のＦＥＴ
の利得を変化させるようにしたものである。
【０００９】請求項４記載の半導体装置は、能動負荷と
して用いる第１の電界効果型トランジスタ（以下「ＦＥ
Ｔ」という。）と、この第１のＦＥＴと同じマスクパタ
ーンを有し同じプロセス条件で作成された増幅器として
用いる第２のＦＥＴと、第１のＦＥＴおよび第２のＦＥ
Ｔと同じマスクパターンを有し同じプロセス条件で作成
された定電流源として用いる第３のＦＥＴと、可変能動
負荷として用いる第４のＦＥＴと、ソースフォロアとし
て用いる第５のＦＥＴと、定電流源として用いる第６の
ＦＥＴと、バイアス設定用ダンピング抵抗と、利得クラ
ンプ用抵抗と、電流クランプ用抵抗とを有し、第１のＦ
ＥＴのドレイン電極を電源端子に接続し、第１のＦＥＴ
のソース電極およびゲート電極を第２のＦＥＴのドレイ
ン電極に接続し、バイアス設定用ダンピング抵抗を第２
のＦＥＴのゲート電極とソース電極との間に接続し、第
２のＦＥＴのソース電極を第３のＦＥＴのドレイン電極
および第４のＦＥＴのドレイン電極に接続し、第３のＦ
ＥＴのゲート電極およびソース電極を接地端子に接続
し、利得クランプ用抵抗を第４のＦＥＴのドレイン電極
とソース電極との間に接続し、電流クランプ用抵抗を第
４のＦＥＴのゲート電極と利得制御端子との間に接続
し、第５のＦＥＴのドレイン電極を電源端子に接続し、
第５のＦＥＴのゲート電極を第２のＦＥＴのドレイン電
極に接続し、第５のＦＥＴのソース電極を第６のＦＥＴ
のドレイン電極に接続し、第６のＦＥＴのゲート電極お
よびソース電極を接地端子に接続し、かつ、第２のＦＥ
Ｔのゲート電極を入力端子とし、第５のＦＥＴのソース
電極を出力端子とし、第４のＦＥＴのソース電極を高周
波接地端子とし、この高周波接地端子と接地または電源
などの高周波接地点との間に高周波接地用コンデンサを
外付けし、利得制御端子の印加電圧を変化させることに
よって増幅器となる第２のＦＥＴの利得を変化させるよ
うにしたものである。
【００１０】請求項５記載の半導体装置は、能動負荷と
して用いる第１の電界効果型トランジスタ（以下「ＦＥ
Ｔ」という。）と、この第１のＦＥＴと同じマスクパタ
ーンを有し同じプロセス条件で作成された増幅器として
用いる第２のＦＥＴと、可変能動負荷として用いる第３
のＦＥＴと、ソースフォロアとして用いる第４のＦＥＴ
と、定電流源として用いる第５のＦＥＴと、バイアス設
定用ダンピング抵抗と、電流クランプ用抵抗とを有し、
第１のＦＥＴのドレイン電極を電源端子に接続し、第１
のＦＥＴのゲート電極およびソース電極を第３のＦＥＴ
のドレイン電極に接続し、第１のＦＥＴのソース電極を
高周波接地端子に接続し、電流クランプ用抵抗を第３の
ＦＥＴゲート電極と利得制御端子との間に接続し、第３
のＦＥＴのソース電極を第２のＦＥＴのドレイン電極に
接続し、第３のＦＥＴのソース電極をチョークコイル用
端子に接続し、バイアス設定用ダンピング抵抗を第２の
ＦＥＴのゲート電極と接地端子との間に接続し、第２の
ＦＥＴのソース電極を接地端子に接続し、第４のＦＥＴ
のドレイン電極を電源端子に接続し、第２のＦＥＴのド
レイン電極を第４のＦＥＴのゲート電極に接続し、第４
のＦＥＴのソース電極を第５のＦＥＴのドレイン電極に
接続し、第５のＦＥＴのゲート電極およびソース電極を
接地端子に接続し、かつ、第２のＦＥＴのゲート電極を
入力端子とし、第４のＦＥＴのソース電極を出力端子と
し、高周波接地用コンデンサを高周波接地端子と接地ま
たは電源などの高周波接地点との間に外付けし、チョー
クコイルを高周波接地端子とチョークコイル用端子との
間に外付けし、利得制御端子の印加電圧を変化させるこ
とによって増幅器となる第２のＦＥＴの利得を変化させ
るようにしたものである。
【００１１】請求項６記載の半導体装置は、能動負荷と
して用いる第１の電界効果型トランジスタ（以下「ＦＥ
Ｔ」という。）と、この第１のＦＥＴと同じマスクパタ
ーンを有し同じプロセス条件で作成された増幅器として
用いる第２のＦＥＴと、可変能動負荷として用いる第３
のＦＥＴと、ソースフォロアとして用いる第４のＦＥＴ
と、定電流源として用いる第５のＦＥＴと、バイアス設
定用ダンピング抵抗と、利得クランプ用抵抗と、電流ク
ランプ用抵抗とを有し、第１のＦＥＴのドレイン電極を
電源端子に接続し、第１のＦＥＴのゲート電極およびソ
ース電極を第２のＦＥＴのドレイン電極に接続し、第２
のＦＥＴのゲート電極と接地端子との間にバイアス設定
用ダンピング抵抗を接続し、第２のＦＥＴのソース電極
を接地端子に接続し、第３のＦＥＴのドレイン電極を第
２のＦＥＴのドレイン電極に接続し、利得クランプ用抵
抗を第３のＦＥＴのドレイン電極とソース電極との間に
接続し、第３のＦＥＴのソース電極を結合コンデンサ用
端子に接続し、電流クランプ用抵抗を第３のＦＥＴのゲ
ート電極と利得制御端子との間に接続し、第４のＦＥＴ
のドレイン電極を電源端子に接続し、第２のＦＥＴのド
レイン電極を第４のＦＥＴのゲート電極に接続し、第４
のＦＥＴのソース電極を第５のＦＥＴのドレイン電極に
接続し、第５のＦＥＴのゲート電極およびソース電極を
接地端子に接続し、かつ、第２のＦＥＴのゲート電極を
入力端子とし、第４のＦＥＴのソース電極を出力端子と
し、結合コンデンサを結合コンデンサ用端子と入力端子
との間に外付けし、利得制御端子の印加電圧を変化させ
ることによって増幅器となる第２のＦＥＴの利得を変化
させるようにしたものである。
【００１２】
【作用】請求項１記載の構成によれば、直流バイアスお
よび高周波特性について次のような作用を得ることがで
きる。まず、直流バイアスについて説明する。第１のＦ
ＥＴ，第２のＦＥＴおよび第３のＦＥＴは、同じマスク
パターンを有し同じプロセス条件で作成したものである
ため、同じ特性が得られる。
【００１３】そこで、第２のＦＥＴのゲートリーク電流
によるバイアス設定用ダンピング抵抗での電圧降下が十
分小さくなるようにバイアス設定用ダンピング抵抗の抵
抗値を設定し、利得制御端子から第４のＦＥＴのゲート
電極を介して第３のＦＥＴに流出入する電流が、第３の
ＦＥＴの最大飽和ドレイン電流より十分小さくなるよう
に第３のＦＥＴの最大飽和ドレイン電流を設定する。
【００１４】これにより、第１のＦＥＴ，第２のＦＥＴ
および第３のＦＥＴには等しく第３のＦＥＴの最大飽和
ドレイン電流が流れ、第１のＦＥＴ，第２のＦＥＴおよ
び第３のＦＥＴのドレイン・ソース間電圧はすべて等し
くなり、かつ、ゲート・ソース間電圧もすべて等しくな
るように自己バイアスされる。したがって、最大飽和ド
レイン電流とは無関係に、出力端子電圧は電源電圧の２
／３となり、第２のＦＥＴのソース電圧は電源電圧の１
／３となり、安定した直流バイアスを得ることができ
る。
【００１５】次に、高周波特性について説明する。増幅
器となる第２のＦＥＴのソース電極と接地との間のイン
ピーダンスは、第４のＦＥＴのドレイン入力インピーダ
ンスが支配的となる。この第４のＦＥＴのドレイン入力
インピーダンスは、ゲート・ドレイン間電圧の値により
変化させることができる。したがって、第４のＦＥＴの
ゲート電圧すなわち利得制御端子の印加電圧を制御する
ことにより、第２のＦＥＴのソース電極および接地間の
インピーダンスを変化させることができ、利得制御が可
能となる。
【００１６】また、能動負荷である第１のＦＥＴは、ソ
ース電極およびゲート電極に同じ信号が入力されて高イ
ンピーダンスを有するため、増幅器となる第２のＦＥＴ
は十分な利得を得ることができ、しかも抵抗負荷と比較
してドレイン電流による電圧降下が小さいため、直流バ
イアスに変動を与えることがない。請求項２記載の構成
によれば、直流バイアスおよび高周波特性について次の
ような作用を得ることができる。
【００１７】まず、直流バイアスについて説明する。第
１のＦＥＴおよび第２のＦＥＴは同じマスクパターンを
有し同じプロセス条件で作成したものであるため、同じ
特性が得られる。そこで、第２のＦＥＴのゲートリーク
電流によるバイアス設定用ダンピング抵抗での電圧降下
が十分小さくなるようにバイアス設定用ダンピング抵抗
の抵抗値を設定し、利得制御端子から第３のＦＥＴのゲ
ート電極を介して第２のＦＥＴに流出入する電流が第２
のＦＥＴの最大飽和ドレイン電流より十分小さくなるよ
うに第２のＦＥＴの最大飽和ドレイン電流を設定する。
【００１８】これにより、第１のＦＥＴおよび第２のＦ
ＥＴには等しく第２のＦＥＴの最大飽和電流が流れ、第
１のＦＥＴおよび第２のＦＥＴのドレイン・ソース間電
圧は等しくなり、かつ、ゲート・ソース間電圧も等しく
なるように自己バイアスされる。したがって、最大飽和
ドレイン電流とは無関係に、出力端子の電圧は電源電圧
の１／２となり、安定した直流バイアスを得ることがで
きる。
【００１９】次に、高周波特性について説明する。増幅
器である第２のＦＥＴのドレイン電極と高周波接地点で
ある電源との間のインピーダンスは、第３のＦＥＴのソ
ース入力インピーダンスが支配的になる。この第３のＦ
ＥＴのソース入力インピーダンスは、ゲート・ソース間
電圧の値により変化する。従って、第３のＦＥＴのゲー
ト電圧すなわち利得制御端子の印加電圧を制御すること
により、第２のＦＥＴのドレイン負荷のインピーダンス
が変化させることができ、利得制御が可能となる。
【００２０】また、能動負荷である第１のＦＥＴは、ソ
ース電極およびゲート電極に同じ信号が入力されて高イ
ンピーダンスを有するため、増幅器である第２のＦＥＴ
は十分な利得を得ることができ、しかも抵抗負荷と比較
してドレイン電流による電圧降下が小さいため、直流バ
イアスに変動を与えることがない。請求項３記載の構成
によれば、直流バイアスおよび高周波特性について次の
ような作用を得ることができる。
【００２１】まず、直流バイアスについて説明する。第
１のＦＥＴおよび第２のＦＥＴは同じマスクパターンを
有し同じプロセス条件で作成したものであるため、同じ
特性が得られる。そこで第２のＦＥＴのゲートリーク電
流によるバイアス設定用ダンピング抵抗での電圧降下が
十分小さくなるようにバイアス設定用ダンピング抵抗の
抵抗値を設定し、利得制御端子から第３のＦＥＴのゲー
ト電極を介して、第２のＦＥＴに流出入する電流が、第
２のＦＥＴの最大飽和ドレイン電流より十分小さくなる
ように第２のＦＥＴの最大飽和ドレイン電流を設定す
る。
【００２２】これにより、第１のＦＥＴおよび第２のＦ
ＥＴには等しく第２のＦＥＴの最大飽和ドレイン電流が
流れ、第１のＦＥＴおよび第２のＦＥＴのドレイン・ソ
ース間電圧は等しく、かつ、ゲート・ソース間電圧も等
しくなるように自己バイアスされる。したがって、最大
飽和ドレイン電流とは無関係に、出力端子の電圧は電源
電圧の１／２になり、安定した直流バイアスを得ること
ができる。
【００２３】次に、高周波特性について説明する。増幅
器である第２のＦＥＴのドレイン電極とゲート電極との
間の帰還インピーダンスは、第３のＦＥＴのドレイン・
ソース間インピーダンスが支配的になる。この第３のＦ
ＥＴのドレイン・ソース間インピーダンスは、ゲート・
ソース間電圧により変化する。従って、第３のＦＥＴの
ゲート電圧すなわち利得制御端子の印加電圧を制御する
ことにより、第２のＦＥＴのドレイン電極からゲート電
極への帰還量が変化させることができ、利得制御が可能
となる。
【００２４】また、能動負荷である第１のＦＥＴは、ソ
ース電極およびゲート電極に同じ信号が入力されて高イ
ンピーダンスを有するため、増幅器である第２のＦＥＴ
は十分な利得を得ることができ、しかも抵抗負荷と比較
してドレイン電流による電圧降下が小さいため、直流バ
イアスに変動を与えることがない。請求項４記載の構成
によれば、直流バイアスおよび高周波特性について次の
ような作用を得ることができる。
【００２５】直流バイアスについては、請求項１記載の
発明と同様に、第１のＦＥＴ，第２のＦＥＴおよび第３
のＦＥＴには等しく第３のＦＥＴの最大飽和ドレイン電
流が流れ、第１のＦＥＴ，第２のＦＥＴおよび第３のＦ
ＥＴのドレイン・ソース間電圧はすべて等しくなり、か
つ、ゲート・ソース間電圧もすべて等しくなるように自
己バイアスされる。したがって、最大飽和ドレイン電流
とは無関係に、出力端子電圧は電源電圧の２／３とな
り、第２のＦＥＴのソース電圧は電源電圧の１／３とな
り、安定した直流バイアスを得ることができる。
【００２６】また、高周波特性については、請求項１記
載の発明と同様に、増幅器となる第２のＦＥＴのソース
電極と接地との間のインピーダンスは、第４のＦＥＴの
ドレイン入力インピーダンスが支配的となり、この第４
のＦＥＴのドレイン入力インピーダンスは、ゲート・ド
レイン間電圧の値により変化させることができる。した
がって、第４のＦＥＴのゲート電圧すなわち利得制御端
子の印加電圧を制御することにより、第２のＦＥＴのソ
ース電極および接地間のインピーダンスを変化させるこ
とができ、利得制御が可能となる。また、能動負荷であ
る第１のＦＥＴは、ソース電極およびゲート電極に同じ
信号が入力されて高インピーダンスを有するため、増幅
器となる第２のＦＥＴは十分な利得を得ることができ、
しかも抵抗負荷と比較してドレイン電流による電圧降下
が小さいため、直流バイアスに変動を与えることがな
い。
【００２７】また、第４のＦＥＴのドレイン電極とソー
ス電極との間に接続した利得クランプ用抵抗により、側
路インピーダンスが大きくなりすぎることにより生じる
３次相互変調歪特性の劣化を防止することができる。ま
た、第４のＦＥＴのゲート電極と利得制御端子との間に
接続した電流クランプ用抵抗は、直流的には、第４のＦ
ＥＴのゲート電位を低下させ、また、高周波的には第４
のＦＥＴのドレイン・ゲート容量を介して利得制御端子
に漏洩する信号を阻害するため、直流バイアスの変動を
容易に抑えることができ、フォアード電流によるゲート
破壊を回避することができ、周波数特性を改善すること
ができる。
【００２８】請求項５記載の構成によれば、直流バイア
スおよび高周波特性について次のような作用を得ること
ができる。直流バイアスについては、請求項２記載の発
明と同様に、第１のＦＥＴおよび第２のＦＥＴには等し
く第２のＦＥＴの最大飽和電流が流れ、第１のＦＥＴお
よび第２のＦＥＴのドレイン・ソース間電圧は等しくな
り、かつ、ゲート・ソース間電圧も等しくなるように自
己バイアスされる。したがって、最大飽和ドレイン電流
とは無関係に、出力端子の電圧は電源電圧の１／２とな
り、安定した直流バイアスを得ることができる。
【００２９】また、高周波特性については、請求項２記
載の発明と同様に、増幅器である第２のＦＥＴのドレイ
ン電極と高周波接地点である電源との間のインピーダン
スは、第２のＦＥＴのソース入力インピーダンスが支配
的になる。この第２のＦＥＴのソース入力インピーダン
スは、ゲート・ソース間電圧の値により変化する。従っ
て、第２のＦＥＴのゲート電圧すなわち利得制御端子の
印加電圧を制御することにより、第２のＦＥＴのドレイ
ン負荷のインピーダンスが変化させることができ、利得
制御が可能となる。また、能動負荷である第１のＦＥＴ
は、ソース電極およびゲート電極に同じ信号が入力され
て高インピーダンスを有するため、増幅器となる第２の
ＦＥＴは十分な利得を得ることができ、しかも抵抗負荷
と比較してドレイン電流による電圧降下が小さいため、
直流バイアスに変動を与えることがない。
【００３０】また、第３のＦＥＴと利得制御端子との間
に接続した電流クランプ用抵抗は、直流的には、第３の
ＦＥＴのゲート電位を低下させ、高周波的には、第３の
ＦＥＴのソース・ゲート容量を介して利得制御端子に漏
洩する信号を阻害するため、直流バイアスの変動を容易
に抑えることができ、フォアード電流によるゲート破壊
を回避することができ、周波数特性を改善することがで
きる。
【００３１】請求項６記載の構成によれば、直流バイア
スおよび高周波特性について次のような作用を得ること
ができる。直流バイアスについては、請求項３記載の発
明と同様に、第１のＦＥＴおよび第２のＦＥＴには等し
く第２のＦＥＴの最大飽和ドレイン電流が流れ、第１の
ＦＥＴおよび第２のＦＥＴのドレイン・ソース間電圧は
等しく、かつ、ゲート・ソース間電圧も等しくなるよう
に自己バイアスされる。したがって、最大飽和ドレイン
電流とは無関係に、出力端子の電圧は電源電圧の１／２
になり、安定した直流バイアスを得ることができる。
【００３２】また、高周波特性については、請求項３記
載の発明と同様に、増幅器である第２のＦＥＴのドレイ
ン電極とゲート電極との間の帰還インピーダンスは、第
３のＦＥＴのドレイン・ソース間インピーダンスが支配
的になる。この第３のＦＥＴのドレイン・ソース間イン
ピーダンスは、ゲート・ソース間電圧により変化する。
従って、第３のＦＥＴのゲート電圧すなわち利得制御端
子の印加電圧を制御することにより、第２のＦＥＴのド
レイン電極からゲート電極への帰還量が変化させること
ができ、利得制御が可能となる。また、能動負荷である
第１のＦＥＴは、ソース電極およびゲート電極に同じ信
号が入力されて高インピーダンスを有するため、増幅器
である第２のＦＥＴは十分な利得を得ることができ、し
かも抵抗負荷と比較してドレイン電流による電圧降下が
小さいため、直流バイアスに変動を与えることがない。
【００３３】また、第３のＦＥＴのドレイン電極とソー
ス電極との間に接続した利得クランプ抵抗により、第２
のＦＥＴのドレイン電極からゲート電極への帰還量が小
さくなりすぎることにより生じる３次相互変調歪特性の
劣化を防ぐことができる。また、第３のＦＥＴのゲート
電極と利得制御端子との間に接続した電流クランプ用抵
抗は、直流的には、第３のＦＥＴのゲート電位を低下さ
せ、また、高周波的には第３のＦＥＴのドレイン・ゲー
ト容量およびドレイン・ソース容量を介して、利得制御
端子に漏洩する信号を阻害するため、直流バイアスの変
動を容易に抑えることができ、フォアード電流によるゲ
ート破壊を回避することができ、周波数特性を改善する
ことができる。
【００３４】
【実施例】図１はこの発明の第１の実施例の利得制御回
路の回路構成図である。図１において、Ｔｒ１は能動負
荷として用いる第１の電界効果型トランジスタ（以下
「ＦＥＴ」という。）、Ｔｒ２はＴｒ１と同じマスクパ
ターンを有し同じプロセス条件で作成された増幅器とし
て用いる第２のＦＥＴ、Ｔｒ３は第１のＦＥＴおよび第
２のＦＥＴと同じマスクパターンを有し同じプロセス条
件で作成された定電流源として用いる第３のＦＥＴ、Ｔ
ｒ４は可変能動負荷として用いる第４のＦＥＴ、Ｒ１は
バイアス設定用ダンピング抵抗、Ｃ１は高周波接地用コ
ンデンサ、１００は入力端子、２００は出力端子、３０
０は利得制御端子である。
【００３５】図１に示すように、利得制御回路は、Ｔｒ
１のドレイン電極を電源に接続し、Ｔｒ１のソース電極
およびゲート電極をＴｒ２のドレイン電極に接続し、バ
イアス設定用ダンピング抵抗Ｒ１をＴｒ２のゲート電極
とソース電極との間に接続し、Ｔｒ２のソース電極をＴ
ｒ３のドレイン電極およびＴｒ４のドレイン電極に接続
し、Ｔｒ３のゲート電極およびソース電極を接地し、高
周波接地用コンデンサＣ１をＴｒ４のソース電極と接地
との間に接続する。そして、Ｔｒ２のゲート電極を入力
端子１００とし、Ｔｒ２のドレイン電極を出力端子２０
０とし、Ｔｒ４のゲート電極を利得制御端子３００とし
たものであり、利得制御端子３００への印加電圧を変化
させることにより増幅器となるＴｒ２の利得を変化させ
るようにしたものである。
【００３６】まず、直流バイアスについて説明する。Ｔ
ｒ１，Ｔｒ２およびＴｒ３は集積化することにより、ほ
とんど同じ特性が得られる。そこで、Ｔｒ２のゲートリ
ーク電流によるバイアス設定用ダンピング抵抗Ｒ１での
電圧降下が十分小さくなるようにバイアス設定用ダンピ
ング抵抗Ｒ１の抵抗値を設定する。また、利得制御端子
３００からＴｒ４のゲート電極を介してＴｒ３に流出入
する電流が、Ｔｒ３の最大飽和ドレイン電流（以下「Ｉ
DSS 」という。）より十分小さくなるようにＴｒ３のＩ
DSS を設定する。これにより、Ｔｒ１，Ｔｒ２およびＴ
ｒ３には等しくＴｒ３のＩDSS が流れ、Ｔｒ１，Ｔｒ２
およびＴｒ３のドレイン・ソース間電圧（以下「ＶDS」
という。）はすべて等しく、かつ、ゲート・ソース間電
圧（以下「ＶGS」という。）もすべて等しくなるように
自己バイアスされる。したがって、出力端子２００の電
圧は電源電圧Ｖddの２／３、また、Ｔｒ２のソース電圧
は電源電圧Ｖddの１／３になる。これは上述条件を満た
す限りＩDSS に無関係に設定される。
【００３７】次に、高周波特性について説明する。ソー
ス接地型の増幅器であるＴｒ２のソース電極と接地との
間のインピーダンスは、Ｔｒ３のドレイン入力インピー
ダンスと、Ｔｒ４のドレイン入力インピーダンスおよび
高周波接地用コンデンサＣ１の直列インピーダンスとの
並列値となる。Ｔｒ３のドレイン入力インピーダンス
は、例えば、ゲート長ｌｇ＝１〔μｍ〕とし、ゲート幅
ｗｇ＝２５０〔μｍ〕とし、閾値電圧Ｖｔｈ＝０．４Ｖ
とすると、７００〔Ω〕程度と大きい。これに対し、高
周波接地用コンデンサＣ１のインピーダンスは、例え
ば、１〔ＧＨｚ〕の信号に対し１００〔ｐＦ〕とすると
１０〔Ω〕と小さい。したがって、全並列値はＴｒ４の
ドレイン入力インピーダンスが支配的となる。このＴｒ
４のドレイン入力インピーダンスは、ＶDS＝０Ｖのイン
ピーダンスとなるが、これはゲート・ドレイン間電圧
（以下「ＶGD」という。）の値により変化し、例えば、
ゲート長ｌｇ＝１〔μｍ〕とし、ゲート幅ｗｇ＝４００
〔μｍ〕とし、閾値電圧Ｖｔｈ＝０．４Ｖとすると、Ｖ
GD＝−０．４Ｖから０Ｖの間で２５０Ωから２０Ωの間
を変化する。従って、Ｔｒ４のゲート電圧を制御するこ
とにより、Ｔｒ３の側路のインピーダンスが変化し利得
制御が可能となる。
【００３８】一方、能動負荷であるＴｒ１は、ソース電
極およびゲート電極に同じ信号が入力されるため、７０
０〔Ω〕程度の高インピーダンスを有する。すなわち、
増幅器となるＴｒ２のドレイン負荷は大きく、これによ
り、十分な利得を得ることができる。また、この負荷を
抵抗負荷に置き換えた場合、ＩDSS＝１０ｍＡに対して
７Ｖもの電圧降下を生じるが、上述のように能動負荷と
してＴｒ１を使用することにより、２〔Ｖ〕程度の電位
差で実現することができる。これにより、直流バイアス
の変動を防止できる。
【００３９】ここで、図７および図８を参照しながら、
図１に示す第１の実施例の利得制御回路における出力端
子バイアスの最大飽和ドレイン電流依存性と、利得の利
得制御電圧依存性とについて述べる。図７はこの発明の
第１の実施例の利得制御回路における出力端子バイアス
の最大飽和ドレイン電流依存性を示す図、図８はこの発
明の第１の実施例の利得制御回路における利得の利得制
御電圧依存性を示す図である。なお、電源電圧を５
〔Ｖ〕とし、利得制御端子３００の印加電圧すなわち、
利得制御電圧を１．０〜１．６〔Ｖ〕の範囲とし、ま
た、Ｔｒ１，Ｔｒ２およびＴｒ３はゲート幅ｗｇ＝２５
０〔μｍ〕とし、Ｔｒ４はゲート幅ｗｇ＝４００〔μ
ｍ〕とした。また、バイアス設定用ダンピング抵抗Ｒ１
＝１〔ｋΩ〕、高周波接地用コンデンサＣ１＝１０００
〔ｐＦ〕、測定周波数は１００〔ＭＨｚ〕である。
【００４０】図７に示すように、最大飽和ドレイン電流
ＩDSS が４．９〔ｍＡ〕〜１２．５〔ｍＡ〕の範囲でバ
イアスレベルが３．３〔Ｖ〕で安定することがわかる。
なお、この際、利得制御電圧は１．５〔Ｖ〕とした。ま
た、図８に示すように、利得制御電圧が１．０〔Ｖ〕〜
１．６〔Ｖ〕の範囲で＋３４〔ｄＢ〕〜＋５〔ｄＢ〕の
範囲の利得制御が可能であることがわかる。すなわち、
最大利得を与える電圧から最小利得を与える電圧の範囲
は、利得制御回路の電源電圧から接地電圧の範囲内とな
り、これにより、利得制御用の特別な電源は不要とな
る。なお、この際の最大飽和ドレイン電流ＩDSS は８．
３〔ｍＡ〕であった。
【００４１】次に、図２はこの発明の第２の実施例の利
得制御回路の回路構成図である。図２において、Ｔｒ１
１は能動負荷として用いる第１の電界効果型トランジス
タ（以下「ＦＥＴ」という。）、Ｔｒ１２はＴｒ１１と
同じマスクパターンを有し同じプロセス条件で作成され
た増幅器として用いる第２のＦＥＴ、Ｔｒ１３は可変能
動負荷として用いる第３のＦＥＴ、Ｒ１１はバイアス設
定用ダンピング抵抗、Ｌ１１はチョークコイル、Ｃ１１
は高周波接地用コンデンサ、１００は入力端子、２００
は出力端子、３００は利得制御端子である。
【００４２】図２に示すように、利得制御回路は、Ｔｒ
１１のドレイン電極を電源に接続し、Ｔｒ１１のゲート
電極およびソース電極をＴｒ１３のドレイン電極に接続
し、高周波接地用コンデンサＣ１１を電源とＴｒ１１の
ソース電極との間に接続し、Ｔｒ１３のソース電極をＴ
ｒ１２のドレイン電極に接続し、チョークコイルＬ１１
をＴｒ１３のドレイン電極とソース電極との間に接続
し、バイアス設定用ダンピング抵抗Ｒ１１をＴｒ１２の
ゲート電極と接地との間に接続し、Ｔｒ１２のソース電
極を接地する。そして、Ｔｒ１２のゲート電極を入力端
子１００とし、Ｔｒ１２のドレイン電極を出力端子２０
０とし、Ｔｒ１３のゲート電極を利得制御端子３００と
したものであり、利得制御端子の印加電圧を変化させる
ことによって増幅器となるＴｒ１２の利得を変化させる
ようにしたものである。
【００４３】まず、直流バイアスについて説明する。Ｔ
ｒ１１およびＴｒ１２は集積化することによりほとんど
同じ特性が得られる。そこで、Ｔｒ１２のゲートリーク
電流によるバイアス設定用ダンピング抵抗Ｒ１１での電
圧降下が十分小さくなるようにバイアス設定用ダンピン
グ抵抗Ｒ１１の抵抗値を設定する。また、利得制御端子
３００からＴｒ１３のゲート電極を介してＴｒ１２に流
出入する電流がＴｒ１２のＩDSS より十分小さくなるよ
うにＴｒ１２のＩDSS を設定する。これにより、Ｔｒ１
１およびＴｒ１２には等しくＴｒ１２のＩDSS が流れ、
Ｔｒ１１およびＴｒ１２のＶDSは等しく、かつ、ＶGSも
等しくなるように自己バイアスされる。これにより、出
力端子２００の電圧は電源電圧Ｖddの１／２になる。こ
れは、上述条件を満たす限りＩDSS に無関係に設定され
る。
【００４４】次に、高周波特性について説明する。ソー
ス接地型の増幅器であるＴｒ１２のドレイン電極と高周
波接地点である電源との間のインピーダンスは、Ｔｒ１
３のソース入力インピーダンスおよびチョークコイルＬ
１１のインピーダンスの並列インピーダンスと、Ｔｒ１
１のソース入力インピーダンスおよび高周波接地用コン
デンサＣ１１の並列インピーダンスとの直列値となる
が、Ｔｒ１１のソース入力インピーダンスは、ソース電
極およびゲート電極に同じ信号が入力されるため、ゲー
ト長ｌｇ＝１〔μｍ〕とし、ゲート幅ｗｇ＝２５０〔μ
ｍ〕とし、閾値電圧Ｖｔｈ＝０．４〔Ｖ〕とすると、７
００〔Ω〕程度と大きい。また、高周波接地用コンデン
サＣ１１のインピーダンスは、例えば１〔ＧＨｚ〕の信
号に対し１００〔ｐＦ〕とすると１０〔Ω〕と小さくな
る。これにより、Ｔｒ１１および高周波接地用コンデン
サＣ１１の並列インピーダンスは１０〔Ω〕以下とな
る。また、チョークコイルＬ１１のインピーダンスは、
１〔ＧＨｚ〕の信号に対し１〔μＨ〕とすると１〔ｋ
Ω〕となる。したがって、全直列値ではＴｒ１３のソー
ス入力インピーダンスが支配的になる。Ｔｒ１３のソー
ス入力インピーダンスは、ＶDS＝０Ｖのインピーダンス
となるが、これはＶGSの値により変化し、例えばゲート
長ｌｇ＝１〔μｍ〕とし、ゲート幅ｗｇ＝４００〔μ
ｍ〕とし、閾値電圧Ｖｔｈ＝０．４Ｖとすると、ＶGS＝
−０．４Ｖから０Ｖの間で２５０Ωから２０Ωの間を変
化する。従って、Ｔｒ１３のゲート電圧の制御すること
により、Ｔｒ１２のドレイン負荷のインピーダンスが変
化し利得制御が可能となる。
【００４５】また、上述のように能動負荷であるＴｒ１
１は、７００Ω程度の高インピーダンスを有する。すな
わち、増幅器となるＴｒ１２のドレイン負荷は大きくな
り、これにより、十分な利得を得ることができる。ま
た、この負荷を抵抗負荷に置き換えた場合、ＩDSS ＝１
０ｍＡに対して７Ｖもの電圧降下を生じるが、能動負荷
としてＴｒ１１を使用することにより２Ｖ程度の電位差
で実現することができる。これにより、直流バイアスの
変動を防止できる。
【００４６】ここで、図９および図１０を参照しなが
ら、図２に示す第２の実施例の利得制御回路における出
力端子バイアスの最大飽和ドレイン電流依存性と、利得
の利得制御電圧依存性とについて述べる。図９はこの発
明の第２の実施例の利得制御回路における出力端子バイ
アスの最大飽和ドレイン電流依存性を示す図、図１０は
この発明の第２の実施例の利得制御回路における利得の
利得制御電圧依存性を示す図である。
【００４７】なお、電源電圧を５〔Ｖ〕とし、利得制御
端子３００の印加電圧すなわち、利得制御電圧を２．０
〜２．５〔Ｖ〕の範囲とし、また、Ｔｒ１１，Ｔｒ１２
およびＴｒ１３はゲート幅ｗｇ＝２５０〔μｍ〕とし
た。また、バイアス設定用ダンピング抵抗Ｒ１１＝１
〔ｋΩ〕、Ｃ１１＝１０００〔ｐＦ〕、チョークコイル
Ｌ１１＝１〔μＨ〕、測定周波数は１００〔ＭＨｚ〕で
ある。
【００４８】図９に示すように、最大飽和ドレイン電流
ＩDSS が５．１〔ｍＡ〕〜１３．０〔ｍＡ〕の範囲でバ
イアスレベルが２．５〔Ｖ〕で安定することがわかる。
なお、この際、利得制御電圧は２．５〔Ｖ〕とした。図
１０に示すように、利得制御電圧が２．０〔Ｖ〕〜２．
５〔Ｖ〕の範囲で＋３５〔ｄＢ〕〜＋８〔ｄＢ〕の範囲
の利得制御が可能であることがわかる。すなわち、最大
利得を与える電圧から最小利得を与える電圧の範囲は、
利得制御回路の電源電圧から接地電圧の範囲内となり、
これにより、利得制御用の特別な電源は不要となる。な
お、この際、最大飽和ドレイン電流ＩDSS は８．７〔ｍ
Ａ〕であった。
【００４９】なお、上述、第２の実施例では、高周波接
地用コンデンサＣ１１を電源とＴｒ１１のソース電極と
の間に接続したが、Ｔｒ１１のソース電極および接地間
に接続しても同様の効果を得ることができる。次に、図
３はこの発明の第３の実施例の利得制御回路を示す回路
構成図である。
【００５０】図３において、Ｔｒ２１は能動負荷として
用いる第１の電界効果型トランジスタ（以下「ＦＥＴ」
という。）、Ｔｒ２２はＴｒ２１と同じマスクパターン
を有し同じプロセス条件で作成された増幅器として用い
る第２のＦＥＴ、Ｔｒ２３は可変能動負荷として用いる
第３のＦＥＴ、Ｒ２１はバイアス設定用ダンピング抵
抗、Ｃ２１は結合コンデンサ、１００は入力端子、２０
０は出力端子、３００は利得制御端子である。
【００５１】図３に示すように、利得制御回路は、Ｔｒ
２１のドレイン電極を電源に接続し、Ｔｒ２１のソース
電極およびゲート電極をＴｒ２２のドレイン電極に接続
し、バイアス設定用ダンピング抵抗Ｒ１をＴｒ２２のゲ
ート電極と接地との間に接続し、Ｔｒ２２のソース電極
を接地し、Ｔｒ２３のドレイン電極を第２のＦＥＴのド
レイン電極に接続し、高周波接地用コンデンサＣ２１を
Ｔｒ２３のソース電極およびＴｒ２２のゲート電極に接
続する。そして、Ｔｒ２２のゲート電極を入力端子１０
０とし、Ｔｒ２２のドレイン電極を出力端子２００と
し、Ｔｒ２３のゲート電極を利得制御端子３００とした
ものであり、利得制御端子３００の印加電圧を変化させ
ることによって増幅器となるＴｒ２２の利得を変化させ
るようにしたものである。
【００５２】まず、直流バイアスについて説明する。Ｔ
ｒ２１およびＴｒ２２は集積化することにより、ほとん
ど同じ特性が得られる。そこでＴｒ２２のゲートリーク
電流によるバイアス設定用ダンピング抵抗Ｒ２１での電
圧降下が十分小さくなるようにバイアス設定用ダンピン
グ抵抗Ｒ２１の抵抗値を設定する。また、利得制御端子
３００からＴｒ２３のゲート電極を介して、Ｔｒ２２に
流出入する電流が、Ｔｒ２２のＩDSS より十分小さくな
るようにＴｒ２２のＩDSS を設定する。これにより、Ｔ
ｒ２１およびＴｒ２２には等しくＴｒ２２のＩDSS が流
れ、Ｔｒ２１およびＴｒ２２のＶDSは等しく、かつ、Ｖ
GSも等しくなるように自己バイアスされる。これによ
り、出力端子２００の電圧は電源電圧Ｖddの１／２にな
る。これは上述条件を満たす限りＩDSS に無関係に設定
される。
【００５３】次に、高周波特性について説明する。ソー
ス接地型の増幅器であるＴｒ２２のドレイン電極とゲー
ト電極との間の帰還インピーダンスは、Ｔｒ２３のドレ
イン・ソース間インピーダンスと高周波接地用コンデン
サＣ２１のインピーダンスとの直列値となるが、高周波
接地用コンデンサＣ２１のインピーダンスは、例えば１
〔ＧＨｚ〕の信号に対し１００〔ｐＦ〕とすると１０
〔Ω〕と小さいため、Ｔｒ２３のドレイン・ソース間イ
ンピーダンスが支配的になる。Ｔｒ２３のソース入力イ
ンピーダンスは、ＶDS＝０Ｖのインピーダンスとなる
が、これはＶGSの値により変化し、例えばゲート長ｌｇ
＝１〔μｍ〕とし、ゲート幅ｗｇ＝４００〔μｍ〕と
し、閾値電圧Ｖｔｈ＝０．４Ｖとすると、ＶGS＝−０．
４Ｖから０Ｖの間で２５０Ωから２０Ωの間を変化す
る。従って、Ｔｒ２３のゲート電圧の制御することによ
り、Ｔｒ２２のドレイン電極からゲート電極への帰還量
が変化し利得制御が可能となる。
【００５４】一方、能動負荷であるＴｒ２１は、ソース
電極およびゲート電極に同じ信号が入力されるため、７
００Ω程度の高インピーダンスを有する。すなわち、増
幅器となるＴｒ２のドレイン負荷は大きく、これによ
り、十分な利得を得ることができる。また、この負荷を
抵抗負荷に置き換えた場合、ＩDSS ＝１０ｍＡに対して
７Ｖもの電圧降下を生じるが能動負荷としてＴｒ２１を
使用することにより２Ｖ程度の電位差で実現することが
できる。これにより、直流バイアスの変動を防止するこ
とができる。
【００５５】ここで、図１１および図１２を参照しなが
ら、図３に示す第３の実施例の利得制御回路における出
力端子バイアスの最大飽和ドレイン電流依存性と、利得
の利得制御電圧依存性とについて述べる。図１１はこの
発明の第３の実施例の利得制御回路における出力端子バ
イアスの最大飽和ドレイン電流依存性を示す図、図１２
はこの発明の第３の実施例の利得制御回路における利得
の利得制御電圧依存性を示す図である。
【００５６】なお、電源電圧を５〔Ｖ〕とし、利得制御
端子３００の印加電圧すなわち、利得制御電圧を２．０
〜２．５〔Ｖ〕の範囲とし、また、Ｔｒ２１，Ｔｒ２２
およびＴｒ２３はゲート幅ｗｇ＝２５０〔μｍ〕とし
た。また、バイアス設定用ダンピング抵抗Ｒ２１＝１
〔ｋΩ〕、結合コンデンサＣ２１＝１０００〔ｐＦ〕、
測定周波数は１００〔ＭＨｚ〕である。
【００５７】図１１に示すように、最大飽和ドレイン電
流ＩDSS が５．１〔ｍＡ〕〜１３．０〔ｍＡ〕の範囲で
バイアスレベルが２．５〔Ｖ〕で安定することがわか
る。なお、この際、利得制御電圧は２．５〔Ｖ〕とし
た。図１２に示すように、利得制御電圧２．０〔Ｖ〕〜
２．５〔Ｖ〕で＋３７〔ｄＢ〕〜−１５〔ｄＢ〕の利得
制御が可能であることがわかる。すなわち、最大利得を
与える電圧から最小利得を与える電圧の範囲は、利得制
御回路の電源電圧から接地電圧の範囲内となり、これに
より、利得制御用の特別な電源は不要となる。なお、こ
の際、最大飽和ドレイン電流ＩDSS は８．７〔ｍＡ〕で
あった。
【００５８】次に、図４はこの発明の第１の実施例の半
導体装置の構成を示す回路図である。図４において、Ｔ
ｒ１は能動負荷として用いる第１の電界効果型トランジ
スタ（以下、「ＦＥＴ」という。）、Ｔｒ２はＴｒ１と
同じマスクパターンを有し同じプロセス条件で作成され
た増幅器として用いる第２のＦＥＴ、Ｔｒ３はＴｒ１お
よびＴｒ２と同じマスクパターンを有し同じプロセス条
件で作成された定電流源として用いる第３のＦＥＴ、Ｔ
ｒ４は可変能動負荷として用いる第４のＦＥＴ、Ｔｒ５
はソースフォロアとして用いる第５のＦＥＴ、Ｔｒ６は
定電流源として用いる第６のＦＥＴ、Ｒ１はバイアス設
定用ダンピング抵抗、Ｒ２は利得クランプ用抵抗、Ｒ３
は電流クランプ用抵抗、１００は入力端子、２００は出
力端子、３００は利得制御端子、４００は高周波接地端
子、５００は接地端子、６００は電源端子である。
【００５９】図４に示すように、Ｔｒ１のドレイン電極
を電源端子６００に接続し、Ｔｒ１のソース電極および
ゲート電極をＴｒ２のドレイン電極に接続し、バイアス
設定用ダンピング抵抗Ｒ１をＴｒ２のゲート電極とソー
ス電極との間に接続し、Ｔｒ２のソース電極をＴｒ３の
ドレイン電極およびＴｒ４のドレイン電極に接続し、Ｔ
ｒ３のゲート電極およびソース電極を接地端子５００に
接続し、利得クランプ用抵抗Ｒ２をＴｒ４のドレイン電
極とソース電極との間に接続し、電流クランプ用抵抗Ｒ
３をＴｒ４のゲート電極と利得制御端子３００との間に
接続し、Ｔｒ５のドレイン電極を電源端子６００に接続
し、Ｔｒ５のゲート電極をＴｒ２のドレイン電極に接続
し、Ｔｒ５のソース電極をＴｒ６のドレイン電極に接続
し、Ｔｒ６のゲート電極およびソース電極を接地端子５
００に接続する。そして、Ｔｒ２のゲート電極を入力端
子１００とし、Ｔｒ５のソース電極を出力端子２００と
し、Ｔｒ４のソース電極を高周波接地端子４００とし、
さらに、高周波接地端子４００と、接地端子５００もし
くは電源端子６００などの高周波接地点との間に高周波
接地用コンデンサ（図示せず）を外付けしたものであ
り、利得制御端子３００の印加電圧を変化させることに
より増幅器となるＴｒ３の利得を変化させるようにした
ものである。
【００６０】このように構成した半導体装置は、図１に
示す第１の実施例の利得制御回路から集積化しにくい大
容量の高周波接地用コンデンサＣ１を外付けとし、出力
バッファをソースフォロアとなるＴｒ５により構成し、
利得クランプ用抵抗Ｒ２および電流クランプ用抵抗Ｒ３
を加えたものである。したがって、第１の実施例の利得
回路と同様に、Ｔｒ１，Ｔｒ２およびＴｒ３のＶDSはす
べて等しくなるように自己バイアスされる。これによ
り、ＩDSS と無関係に出力端子２００の電圧は、電源電
圧Ｖddの２／３に固定され、また、Ｔｒ２のソース電圧
は電源電圧Ｖddの１／３に固定される。また、Ｔｒ４の
ゲート電圧を制御することにより、Ｔｒ３の側路のイン
ピーダンスが変化し利得制御が可能となる。
【００６１】また、出力端子２００のバイアスレベル変
動については、Ｔｒ５はＴｒ６のＩ DSS により駆動され
るためこの電流を流すＶGSが生じる。この値はＴｒ６の
ＩDS S 変動に依存するが、ＶGSの変動に対するＩDSの変
化は小さく、例えばゲート長ｌｇ＝１〔μｍ〕、ゲート
幅ｗｇ＝５００〔μｍ〕、閾値電圧Ｖｔｈ＝０．４Ｖ、
コンダクタンスｇｍ＝１００〔ｍＳ〕とすると、Ｔｒ６
のＩDSS が１０ｍＡ変動してもＶGSは０．１Ｖの変動し
か生じない。これは、Ｔｒ５のゲート電圧が電源電圧Ｖ
ddの２／３で固定されていることより、Ｔｒ５およびＴ
ｒ６を飽和領域で用いるということに関し極めて安定な
バイアスレベルである。
【００６２】また、利得クランプ用抵抗Ｒ２は、側路イ
ンピーダンスが大きくなりすぎることにより生じる３次
相互変調歪特性の劣化を防止するためのものである。ま
た、電流クランプ用抵抗Ｒ３は、次のような２つの働き
を有するものである。すなわち、直流的には、利得制御
端子３００とＴｒ２のソース電極との差電圧がショット
キ障壁より大きくなる場合にＴｒ４のゲートからＴｒ３
に大電流が流れることがあるため、これを防止するため
に電流クランプ抵抗Ｒ３により電圧降下を生じさせＴｒ
４のゲート電位を下げる。また、高周波的にはＴｒ４の
ドレイン・ゲート容量を介して、利得制御端子３００に
漏洩する信号を阻害する。従って、電流クランプ用抵抗
Ｒ３を挿入することにより、直流バイアスの変動を容易
に抑えることができ、フォアード電流によるゲート破壊
を回避することができ、周波数特性を改善することがで
きる。さらに、Ｔｒ５はソースフォロアであり広帯域に
わたり出力インピーダンスを小さくすることにより、負
荷に安定に電力を供給することができる。
【００６３】ここで、図１３および図１４を参照しなが
ら、図４に示す第１の実施例の半導体装置における利得
の利得制御電圧依存性と、３次相互変調歪抑圧比の利得
圧縮良依存性とについて述べる。図１３はこの発明の第
１の実施例の半導体装置における利得の利得制御電圧依
存性を示す図、図１４はこの発明の第１の実施例の半導
体装置における３次相互変調歪抑圧比の利得圧縮量依存
性を示す図である。
【００６４】なお、電源電圧を５〔Ｖ〕とし、利得制御
端子３００の印加電圧すなわち、利得制御電圧を１．２
〜２．０〔Ｖ〕の範囲とし、また、Ｔｒ１，Ｔｒ２およ
びＴｒ３のゲート幅ｗｇ＝２５０〔μｍ〕、Ｔｒ４のゲ
ート幅ｗｇ＝４００〔μｍ〕、Ｔｒ５のゲート幅ｗｇ＝
２５０〔μｍ〕、Ｔｒ６のゲート幅ｗｇ＝５００〔μ
ｍ〕とした。また、バイアス設定用ダンピング抵抗Ｒ１
＝１〔ｋΩ〕、利得クランプ用抵抗Ｒ２＝１ｋΩ、電流
クランプ用抵抗Ｒ３＝１０〔ｋΩ〕とした。また、高周
波接地用コンデンサは容量１０００〔ｐＦ〕とし、高周
波接地端子４００と接地端子５００との間に実装した。
【００６５】図１３に示すように、利得制御電圧が１．
０〔Ｖ〕〜１．６〔Ｖ〕の範囲で＋２４〔ｄＢ〕〜＋４
〔ｄＢ〕の範囲の利得制御が可能であることがわかる。
すなわち、最大利得を与える電圧から最小利得を与える
電圧の範囲は、利得制御回路の電源電圧から接地電圧の
範囲内となり、これにより、利得制御用の特別な電源は
不要となる。なお、この際、測定周波数を４００〔ＭＨ
ｚ〕とし、また、最大飽和ドレイン電流ＩDSS は８．３
〔ｍＡ〕であった。
【００６６】また、図１４に示す３次相互変調歪抑圧比
の利得圧縮量依存性において、３次相互変調歪成分は、
４００〔ＭＨｚ〕および４５０〔ＭＨｚ〕の２信号を入
力レベル−３０〔ｄＢｍ〕で入力した場合に発生する３
５０〔ＭＨｚ〕の３次相互変調歪出力成分とし、信号成
分は４００〔ＭＨｚ〕の信号を−３０〔ｄＢｍ〕で入力
した場合の出力成分とした。この１４図より明らかなよ
うに、利得圧縮量１５〔ｄＢ〕まで３次相互変調歪６０
〔ｄＢｃ〕以上の性能が得られることがわかる。
【００６７】次に、図５はこの発明の第２の実施例の半
導体装置の構成を示す回路図である。図５において、Ｔ
ｒ１１は能動負荷として用いる第１の電界効果型トラン
ジスタ（以下「ＦＥＴ」という。）、Ｔｒ１２はＴｒ１
１と同じマスクパターンを有し同じプロセス条件で作成
された増幅器として用いる第２のＦＥＴ、Ｔｒ１３は可
変能動負荷として用いる第３のＦＥＴ、Ｔｒ１４はソー
スフォロアとして用いる第４のＦＥＴ、Ｔｒ１５は定電
流源として用いる第５のＦＥＴ、Ｒ１１はバイアス設定
用ダンピング抵抗、Ｒ１２は電流クランプ用抵抗、１０
０は入力端子、２００は出力端子、３００は利得制御端
子、４００は高周波接地端子、５００は接地端子、６０
０は電源端子、７００はチョークコイル用端子である。
【００６８】図５に示すように、半導体装置は、Ｔｒ１
１のドレイン電極を電源端子６００に接続し、Ｔｒ１１
のゲート電極およびソース電極をＴｒ１３のドレイン電
極に接続し、Ｔｒ１１のソース電極を高周波接地端子４
００に接続し、電流クランプ用抵抗Ｒ１２をＴｒ１３の
ゲート電極と利得制御端子３００との間に接続し、Ｔｒ
１３のソース電極をＴｒ１２のドレイン電極に接続し、
Ｔｒ１３のソース電極をチョークコイル用端子７００に
接続し、利得クランプ用抵抗Ｒ１１をＴｒ１２のゲート
電極と接地端子５００との間に接続し、Ｔｒ１２のソー
ス電極を接地端子５００に接続し、Ｔｒ１４のドレイン
電極を電源端子６００に接続し、Ｔｒ１２のドレイン電
極をＴｒ１４のゲート電極に接続し、Ｔｒ１４のソース
電極をＴｒ１５のドレイン電極に接続し、Ｔｒ１５のゲ
ート電極およびソース電極を接地端子５００に接続す
る。そして、Ｔｒ１２のゲート電極を入力端子１００と
し、Ｔｒ１４のソース電極を出力端子２００とする。さ
らに、高周波接地用コンデンサ（図示せず）を高周波接
地端子４００と接地端子５００もしくは電源端子６００
などの高周波接地点との間に外付けし、また、チョーク
コイル（図示せず）を高周波接地端子４００とチョーク
コイル用端子７００に外付けしたものである。これによ
り、利得制御端子３００の印加電圧を変化させることに
より増幅器となるＴｒ１２の利得を変化させる。
【００６９】このように構成した半導体装置は、図２に
示す利得制御回路から集積化しづらい大容量の高周波接
地用コンデンサＣ１およびチョークコイルＬ１１を外付
けとし、出力バッファをソースフォロアとなるＴｒ１４
により構成し、電流クランプ用抵抗Ｒ１２を加えたもの
である。したがって、第２の実施例の利得制御回路と同
様に、Ｔｒ１１およびＴｒ１２のＶDSは等しくなるよう
に自己バイアスされる。これにより、ＩDSS に無関係に
出力端子２００の電圧は電源電圧Ｖddの１／２に固定さ
れる。また、Ｔｒ１３のゲート電圧を制御することによ
り、Ｔｒ１２の負荷インピーダンスが変化し利得制御が
可能となる。
【００７０】また、出力端子のバイアスレベル変動につ
いては、Ｔｒ１４はＴｒ１５のＩDS S により駆動される
ためこの電流を流すＶGSが生じる。この値はＴｒ１５の
ＩDS S 変動に依存するが、ＶGSの変動に対するＩDSの変
化は小さく、例えばゲート長ｌｇ＝１〔μｍ〕、ゲート
幅ｗｇ＝５００〔μｍ〕、閾値電圧Ｖｔｈ＝０．４Ｖ、
コンダクタンスｇｍ＝１００ｍＳとすると、Ｔｒ１５の
ＩDSSが１０ｍＡ変動してもＶGSは０．１Ｖの変動しか
生じない。これはＴｒ１４のゲート電圧が電源電圧Ｖdd
の１／２で固定されていることよりＴｒ１４およびＴｒ
１５を飽和領域で用いるということに関し極めて安定な
バイアスレベルである。
【００７１】また、電流クランプ用抵抗Ｒ１２は、次の
ような２つの働きを有するものである。すなわち、直流
的には、利得制御端子３００とＴｒ１１のソース電極と
の差電圧がショットキ障壁より大きくなる場合に、Ｔｒ
１３のゲートからＴｒ１２に大電流が流れることがある
ため、これを防止するために電流クランプ用抵抗Ｒ１２
により電圧降下を生じさせＴｒ１３のゲート電位を下げ
る。また、高周波的には、Ｔｒ１３のソース・ゲート容
量を介して利得制御端子３００に漏洩する信号を阻害す
る。従って、電流クランプ用抵抗Ｒ１２をＴｒ１３のゲ
ート電極と利得制御端子３００との間に挿入することに
より、直流バイアスの変動を容易に抑えることができ、
フォアード電流によるゲート破壊を回避することがで
き、周波数特性を改善することができる。
【００７２】また、Ｔｒ１４はソースフォロアであり広
帯域にわたり出力インピーダンスを小さくすることによ
り、負荷に安定に電力を供給することができる。さら
に、負荷インピーダンスが大きくなりすぎることにより
生じる３次相互変調歪特性の劣化を防ぐため、高周波接
地端子４００とチョークコイル用端子７００との間にチ
ョークコイルと並列に利得クランプ用抵抗（図示せず）
を挿入することが可能である。
【００７３】ここで、図１５および図１６を参照しなが
ら、図５に示す第２の実施例の半導体装置における利得
の利得制御電圧依存性と、３次相互変調歪抑圧比の利得
圧縮良依存性とについて述べる。図１５はこの発明の第
２の実施例の半導体装置における利得の利得制御電圧依
存性を示す図、図１６はこの発明の第２の実施例の半導
体装置における３次相互変調歪抑圧比の利得圧縮量依存
性を示す図である。
【００７４】なお、電源電圧を５〔Ｖ〕とし、利得制御
端子３００の印加電圧すなわち、利得制御電圧を２．０
〜２．５〔Ｖ〕の範囲とし、Ｔｒ１１，Ｔｒ１２および
Ｔｒ１３はゲート幅ｗｇ＝２５０〔μｍ〕、Ｔｒ１４は
ゲート幅ｗｇ＝５００〔μｍ〕、Ｔｒ１５はゲート幅ｗ
ｇ＝５００〔μｍ〕とした。また、電流クランプ用抵抗
Ｒ１１＝１〔ｋΩ〕とし、バイアス設定用ダンピング抵
抗Ｒ１２＝１０〔ｋΩ〕とした。また、外付けの高周波
接地用コンデンサは容量１０００〔ｐＦ〕とし、高周波
接地端子４００と接地端子５００との間に実装し、チョ
ークコイルはインダクタンス１〔μＨ〕とし、高周波接
地端子４００とチョークコイル用端子７００との間に実
装した。さらに、利得クランプ用抵抗（図示せず）とし
て１〔ｋΩ〕の抵抗を高周波接地端子４００とチョーク
コイル用端子７００との間に実装した。
【００７５】図１５に示すように、利得制御電圧が２．
０〔Ｖ〕〜３．０〔Ｖ〕の範囲で＋２２〔ｄＢ〕〜＋３
〔ｄＢ〕の範囲の利得制御が可能であることがわかる。
すなわち、最大利得を与える電圧から最小利得を与える
電圧の範囲は、利得制御回路の電源電圧から接地電圧の
範囲内となり、これにより、利得制御用の特別な電源は
不要となる。なお、この際、測定周波数は４００〔ＭＨ
ｚ〕であり、最大飽和ドレイン電流ＩDSS は８．９〔ｍ
Ａ〕であった。
【００７６】また、図１５に示す３次相互変調歪抑圧比
の利得圧縮量依存性において、３次相互変調歪成分は、
４００〔ＭＨｚ〕および４５０〔ＭＨｚ〕の２信号を入
力レベル−３０〔ｄＢｍ〕で入力した場合に発生する３
５０〔ＭＨｚ〕の３次相互変調歪出力成分とし、信号成
分は４００〔ＭＨｚ〕の信号を−３０〔ｄＢｍ〕で入力
した場合の出力成分とした。この１５図より明らかなよ
うに、利得圧縮量１０〔ｄＢ〕まで３次相互変調歪６０
〔ｄＢｃ〕以上の性能が得られることがわかる。
【００７７】次に、図６はこの発明の第３の実施例の半
導体装置の構成を示す回路図である。図６において、Ｔ
ｒ２１は能動負荷として用いる第１の電界効果型トラン
ジスタ（以下、「ＦＥＴ」という。）、Ｔｒ２２はＴｒ
２と同じマスクパターンを有し同じプロセス条件で作成
された増幅器として用いる第２のＦＥＴ、Ｔｒ２３は可
変能動負荷として用いる第３のＦＥＴ、Ｔｒ２４はソー
スフォロアとして用いる第４のＦＥＴ、Ｔｒ２５は定電
流源として用いる第５のＦＥＴ、Ｒ２１はバイアス設定
用ダンピング抵抗、Ｒ２２は利得クランプ用ダンピング
抵抗、Ｒ２３は電流クランプ用抵抗、１００は入力端
子、２００は出力端子、３００は利得制御端子、５００
は接地端子、６００は電源端子、８００は結合コンデン
サ用端子である。
【００７８】図６に示すように、半導体装置は、Ｔｒ２
１のドレイン電極を電源端子６００に接続し、Ｔｒ２１
のゲート電極およびソース電極をＴｒ２２のドレイン電
極に接続し、Ｔｒ２２のゲート電極と接地端子５００と
の間にバイアス設定用ダンピング抵抗Ｒ２１を接続し、
Ｔｒ２２のソース電極を接地端子５００に接続し、Ｔｒ
２３のドレイン電極をＴｒ２２のドレイン電極に接続
し、電流クランプ用抵抗Ｒ２２をＴｒ２３のドレイン電
極とソース電極との間に接続し、Ｔｒ２３のソース電極
を結合コンデンサ用端子８００に接続し、利得クランプ
用抵抗Ｒ２３をＴｒ２３のゲート電極と利得制御端子３
００との間に接続し、Ｔｒ２４のドレイン電極を電源端
子６００に接続し、Ｔｒ２２のドレイン電極をＴｒ２４
のゲート電極に接続し、Ｔｒ２４のソース電極をＴｒ２
５のドレイン電極に接続し、Ｔｒ２５のゲート電極およ
びソース電極を接地端子５００に接続する。そして、Ｔ
ｒ２２のゲート電極を入力端子とし、Ｔｒ２４のソース
電極を出力端子とする。さらに、結合コンデンサ（図示
せず）を結合コンデンサ用端子８００と入力端子１００
との間に外付けしたものである。これにより、利得制御
端子３００の印加電圧を変化させることにより増幅器と
なるＴｒ２２の利得を変化させる。
【００７９】このように構成した半導体装置は、図３に
示す第３の利得制御回路から集積化しづらい大容量の結
合コンデンサ２１を外付けとし、出力バッファをソース
フォロアとなるＴｒ２４により構成し、利得クランプ用
抵抗Ｒ２２および電流クランプ用抵抗Ｒ２３を加えたも
のである。したがって、第３の実施例の利得制御回路と
同様に、Ｔｒ２１およびＴｒ２２のＶDSは等しくなるよ
うに自己バイアスされる。これにより、ＩDSS に無関係
に、出力端子２００の電圧は電源電圧Ｖddの１／２とな
る。また、Ｔｒ２３のゲート電圧の制御することによ
り、Ｔｒ２２のドレイン電極からゲート電極への帰還量
が変化し利得制御が可能となる。
【００８０】また、出力端子２００のバイアスレベル変
動については、Ｔｒ２４はＴｒ２５のＩDSS により駆動
されるためこの電流を流すＶGSが生じる。この値はＴｒ
２５のＩDSS 変動に依存するが、ＶGSの変動に対するＩ
DSの変化は小さく、例えばゲート長ｌｇ＝１〔μｍ〕、
ゲート幅ｗｇ＝５００〔μｍ〕、閾値電圧Ｖｔｈ＝０．
４Ｖ、コンダクタンスｇｍ＝１００〔ｍＳ〕とすると、
Ｔｒ２５のＩDSS が１０ｍＡ変動してもＶGSは０．１Ｖ
の変動しか生じない。これは、Ｔｒ２４のゲート電圧が
電源電圧Ｖddの１／２で固定されていることより、Ｔｒ
２４およびＴｒ２５を飽和領域で用いるということに関
し極めて安定なバイアスレベルである。
【００８１】また、利得クランプ抵抗Ｒ２２は、Ｔｒ２
２のドレイン電極からゲート電極への帰還量が小さくな
りすぎることにより生じる３次相互変調歪特性の劣化を
防ぐためものである。また、電流クランプ用抵抗Ｒ２３
は、次のような２つの働きを有するものである。すなわ
ち、直流的には、利得制御端子３００とＴｒ２３のドレ
イン電極との差電圧がショットキ障壁より大きくなる場
合に、Ｔｒ２３のゲート電極からＴｒ２２に大電流が流
れることがあるため、これを防止するために電流クラン
プ用抵抗Ｒ２３により電圧降下を生じさせＴｒ２３のゲ
ート電位を下げる。また、高周波的にはＴｒ２３のドレ
イン・ゲート容量およびドレイン・ソース容量を介し
て、利得制御端子３００に漏洩する信号を阻害する。従
って、電流クランプ用抵抗Ｒ２３を挿入することにより
直流バイアスの変動を容易に抑えることができ、フォア
ード電流によるゲート破壊を回避することができ、周波
数特性を改善することができる。さらに、Ｔｒ２４はソ
ースフォロアであり広帯域にわたり出力インピーダンス
を小さくすることにより、負荷に安定に電力を供給する
ことができる。
【００８２】ここで、図１７および図１８を参照しなが
ら、図６に示す第３の実施例の半導体装置における利得
の利得制御電圧依存性と、３次相互変調歪抑圧比の利得
圧縮良依存性とについて述べる。図１７はこの発明の第
３の実施例の半導体装置における利得の利得制御電圧依
存性を示す図、図１８はこの発明の第３の実施例の半導
体装置における３次相互変調歪抑圧比の利得圧縮量依存
性を示す図である。
【００８３】なお、電源電圧を５〔Ｖ〕とし、利得制御
端子３００の印加電圧すなわち、利得制御電圧を２．０
〜３．０〔Ｖ〕とし、Ｔｒ２１およびＴｒ２２はゲート
幅ｗｇ＝２５０〔μｍ〕、Ｔｒ２３はゲート幅ｗｇ＝２
５０〔μｍ〕、Ｔｒ２４はゲート幅ｗｇ＝５００〔μ
ｍ〕、Ｔｒ２５はゲート幅ｗｇ＝５００〔μｍ〕とし
た。また、バイアス設定用ダンピング抵抗Ｒ２１＝１
〔ｋΩ〕、利得クランプ用抵抗Ｒ２２＝１〔ｋΩ〕、電
流クランプ用抵抗Ｒ２３＝１０〔ｋΩ〕とした。また、
結合コンデンサは容量１０００〔ｐＦ〕とし、結合コン
デンサ用端子８００と入力端子１００との間に実装し
た。
【００８４】図１７に示すように、利得制御電圧が２．
０〔Ｖ〕〜３．０〔Ｖ〕の範囲で＋１４〔ｄＢ〕〜−２
２〔ｄＢ〕の範囲の利得制御が可能であることがわか
る。すなわち、最大利得を与える電圧から最小利得を与
える電圧の範囲は、利得制御回路の電源電圧から接地電
圧の範囲内となり、これにより、利得制御用の特別な電
源は不要となる。なお、この際、測定周波数は４００
〔ＭＨｚ〕であり、最大飽和ドレイン電流ＩDSS は８．
９〔ｍＡ〕であった。
【００８５】また、図１８に示す３次相互変調歪抑圧比
の利得圧縮量依存性において、３次相互変調歪成分は、
４００〔ＭＨｚ〕および４５０〔ＭＨｚ〕の２信号を入
力レベル−３０〔ｄＢｍ〕で入力した場合に発生する３
５０〔ＭＨｚ〕の３次相互変調歪出力成分とし、信号成
分は４００〔ＭＨｚ〕の信号を−３０〔ｄＢｍ〕で入力
した場合の出力成分とした。この１８図より明らかなよ
うに、利得圧縮量１０〔ｄＢ〕まで３次相互変調歪６０
〔ｄＢｃ〕以上の性能が得られることがわかる。
【００８６】なお、この発明は上記実施例に限定される
ものではなく、この発明の趣旨に基付い手種々の変形が
可能であり、これらをこの発明の範囲から排除するもの
ではない。
【００８７】
【発明の効果】以上、説明したように、この発明の利得
制御回路および半導体装置によれば、最大飽和ドレイン
電流のばらつきが大きく、電源電圧が小さい場合にも、
各ＦＥＴを飽和領域で動作させるのに十分なドレイン・
ソース間電圧を設定することができ、かつ、低３次相互
変調歪積特性を有し、十分な利得および安定した直流バ
イアスを同時に得ることができる。また、最大利得を与
える電圧から最小利得を与える電圧の範囲が、利得制御
回路の電源電圧から接地電圧の範囲内となるため、利得
制御用の特別な電源が不要となる。さらに、利得制御回
路を集積化した半導体装置は、外部端子が少なく、必要
とする外付部品が少ないため、組立工程の省力化を図る
ことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例の利得制御回路の回路
構成図である。
【図２】この発明の第２の実施例の利得制御回路の回路
構成図である。
【図３】この発明の第３の実施例の利得制御回路の回路
構成図である。
【図４】この発明の第１の実施例の半導体装置の構成を
示す回路図である。
【図５】この発明の第２の実施例の半導体装置の構成を
示す回路図である。
【図６】この発明の第３の実施例の半導体装置の構成を
示す回路図である。
【図７】この発明の第１の実施例の利得制御回路におけ
る出力端子バイアスの最大飽和ドレイン電流依存性を示
す図である。
【図８】この発明の第１の実施例の利得制御回路におけ
る利得の利得制御電圧依存性を示す図である。
【図９】この発明の第２の実施例の利得制御回路におけ
る出力端子バイアスの最大飽和ドレイン電流依存性を示
す図である。
【図１０】この発明の第２の実施例の利得制御回路にお
ける利得の利得制御電圧依存性を示す図である。
【図１１】この発明の第３の実施例の利得制御回路にお
ける出力端子バイアスの最大飽和ドレイン電流依存性を
示す図である。
【図１２】この発明の第３の実施例の利得制御回路にお
ける利得の利得制御電圧依存性を示す図である。
【図１３】この発明の第１の実施例の半導体装置におけ
る利得の利得制御電圧依存性を示す図である。
【図１４】この発明の第１の実施例の半導体装置におけ
る３次相互変調歪抑圧比の利得圧縮量依存性を示す図で
ある。
【図１５】この発明の第２の実施例の半導体装置におけ
る利得の利得制御電圧依存性を示す図である。
【図１６】この発明の第２の実施例の半導体装置におけ
る３次相互変調歪抑圧比の利得圧縮量依存性を示す図で
ある。
【図１７】この発明の第３の実施例の半導体装置におけ
る利得の利得制御電圧依存性を示す図である。
【図１８】この発明の第３の実施例の半導体装置におけ
る３次相互変調歪抑圧比の利得圧縮量依存性を示す図で
ある。
【符号の説明】
Ｔｒ１ 能動負荷として用いる第１のＦＥＴ Ｔｒ２ 増幅器として用いる第２のＦＥＴ Ｔｒ３ 定電流源として用いる第３のＦＥＴ Ｔｒ４ 可変能動負荷として用いる第４のＦＥＴ Ｒ１ バイアス設定用ダンピング抵抗 Ｃ１ 高周波接地用コンデンサ Ｔｒ１１ 能動負荷として用いる第１のＦＥＴ Ｔｒ１２ 増幅器として用いる第２のＦＥＴ Ｔｒ１３ 可変能動負荷として用いる第３のＦＥＴ Ｒ１１ バイアス設定用ダンピング抵抗 Ｃ１１ 高周波接地用コンデンサ Ｌ１１ チョークコイル Ｔｒ２１ 能動負荷として用いる第１のＦＥＴ Ｔｒ２２ 増幅器として用いる第２のＦＥＴ Ｔｒ２３ 可変能動負荷として用いる第３のＦＥＴ Ｒ２１ バイアス設定用ダンピング抵抗 Ｃ２１ 結合コンデンサ Ｔｒ５ ソースフォロアとして用いる第５のＦＥＴ Ｔｒ６ 定電流源として用いる第６のＦＥＴ Ｒ２ 利得クランプ用抵抗 Ｒ３ 電流クランプ用抵抗 Ｔｒ１４ ソースフォロアとして用いる第４のＦＥＴ Ｔｒ１５ 定電流源として用いる第５のＦＥＴ Ｒ１２ 電流クランプ用抵抗 Ｔｒ２４ ソースフォロアとして用いるＦＥＴ Ｔｒ２５ 定電流源として用いるＦＥＴ Ｒ２２ 利得クランプ用抵抗 Ｒ２３ 電流クランプ用抵抗 １００ 入力端子 ２００ 出力端子 ３００ 利得制御端子 ４００ 高周波接地端子 ５００ 接地端子 ６００ 電源端子 ７００ チョークコイル用端子 ８００ 結合コンデンサ用端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中塚 忠良 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 八木田 秀樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 能動負荷として用いる第１の電界効果型
    トランジスタ（以下「ＦＥＴ」という。）と、この第１
    のＦＥＴと同じマスクパターンを有し同じプロセス条件
    で作成された増幅器として用いる第２のＦＥＴと、前記
    第１のＦＥＴおよび前記第２のＦＥＴと同じマスクパタ
    ーンを有し同じプロセス条件で作成された定電流源とし
    て用いる第３のＦＥＴと、可変能動負荷として用いる第
    ４のＦＥＴと、バイアス設定用ダンピング抵抗と、高周
    波接地用コンデンサとを有し、 前記第１のＦＥＴのドレイン電極を電源に接続し、前記
    第１のＦＥＴのソース電極およびゲート電極を前記第２
    のＦＥＴのドレイン電極に接続し、前記バイアス設定用
    ダンピング抵抗を前記第２のＦＥＴのゲート電極とソー
    ス電極との間に接続し、前記第２のＦＥＴのソース電極
    を前記第３のＦＥＴのドレイン電極および前記第４のＦ
    ＥＴのドレイン電極に接続し、前記第３のＦＥＴのゲー
    ト電極およびソース電極を接地し、前記高周波接地用コ
    ンデンサを前記第４のＦＥＴのソース電極と接地との間
    に接続し、 かつ、前記第２のＦＥＴのゲート電極を入力端子とし、
    前記第２のＦＥＴのドレイン電極を出力端子とし、前記
    第４のＦＥＴのゲート電極を利得制御端子とし、前記利
    得制御端子への印加電圧を変化させることによって増幅
    器となる前記第２のＦＥＴの利得を変化させるようにし
    た利得制御回路。
  2. 【請求項２】 能動負荷として用いる第１の電界効果型
    トランジスタ（以下「ＦＥＴ」という。）と、この第１
    のＦＥＴと同じマスクパターンを有し同じプロセス条件
    下で作成された増幅器として用いる第２のＦＥＴと、可
    変能動負荷として用いる第３のＦＥＴと、バイアス設定
    用ダンピング抵抗と、チョークコイルと、高周波接地用
    コンデンサとを有し、 前記第１のＦＥＴのドレイン電極を電源に接続し、前記
    第１のＦＥＴのゲート電極およびソース電極を前記第３
    のＦＥＴのドレイン電極に接続し、前記高周波接地用コ
    ンデンサを前記第１のＦＥＴのソースと接地または電源
    との間に接続し、前記第３のＦＥＴのソース電極を前記
    第２のＦＥＴのドレイン電極に接続し、 前記チョークコイルを前記第３のＦＥＴのドレイン電極
    とソース電極との間に接続し、前記バイアス設定用ダン
    ピング抵抗を前記第２のＦＥＴのゲート電極と接地との
    間に接続し、前記第２のＦＥＴのソース電極を接地し、 かつ、前記第２のＦＥＴのゲート電極を入力端子とし、
    前記第２のＦＥＴのドレイン電極を出力端子とし、前記
    第３のＦＥＴのゲート電極を利得制御端子とし、この利
    得制御端子の印加電圧を変化させることによって増幅器
    となる前記第２のＦＥＴの利得を変化させるようにした
    利得制御回路。
  3. 【請求項３】 能動負荷として用いる第１の電界効果型
    トランジスタ（以下「ＦＥＴ」という。）と、この第１
    のＦＥＴと同じマスクパターンを有し同じプロセス条件
    で作成された増幅器として用いる第２のＦＥＴと、可変
    能動負荷として用いる第３のＦＥＴと、バイアス設定用
    ダンピング抵抗と、結合コンデンサとを有し、 前記第１のＦＥＴのドレイン電極を電源に接続し、前記
    第１のＦＥＴのソース電極およびゲート電極を前記第２
    のＦＥＴのドレイン電極に接続し、前記第２のＦＥＴの
    ゲート電極と接地との間に前記バイアス設定用ダンピン
    グ抵抗を接続し、前記第２のＦＥＴのソース電極を接地
    し、前記第３のＦＥＴのドレイン電極を前記第２のＦＥ
    Ｔのドレイン電極に接続し、前記結合コンデンサを前記
    第３のＦＥＴのソース電極および前記第２のＦＥＴのゲ
    ート電極に接続し、 かつ、前記第２のＦＥＴのゲート電極を入力端子とし、
    前記第２のＦＥＴのドレイン電極を出力端子とし、前記
    第３のＦＥＴのゲート電極を利得制御端子とし、この利
    得制御端子の印加電圧を変化させることによって増幅器
    となる前記第２のＦＥＴの利得を変化させるようにした
    利得制御回路。
  4. 【請求項４】 能動負荷として用いる第１の電界効果型
    トランジスタ（以下「ＦＥＴ」という。）と、この第１
    のＦＥＴと同じマスクパターンを有し同じプロセス条件
    で作成された増幅器として用いる第２のＦＥＴと、前記
    第１のＦＥＴおよび前記第２のＦＥＴと同じマスクパタ
    ーンを有し同じプロセス条件で作成された定電流源とし
    て用いる第３のＦＥＴと、可変能動負荷として用いる第
    ４のＦＥＴと、ソースフォロアとして用いる第５のＦＥ
    Ｔと、定電流源として用いる第６のＦＥＴと、バイアス
    設定用ダンピング抵抗と、利得クランプ用抵抗と、電流
    クランプ用抵抗とを有し、 前記第１のＦＥＴのドレイン電極を電源端子に接続し、
    前記第１のＦＥＴのソース電極およびゲート電極を前記
    第２のＦＥＴのドレイン電極に接続し、前記バイアス設
    定用ダンピング抵抗を前記第２のＦＥＴのゲート電極と
    ソース電極との間に接続し、前記第２のＦＥＴのソース
    電極を前記第３のＦＥＴのドレイン電極および第４のＦ
    ＥＴのドレイン電極に接続し、前記第３のＦＥＴのゲー
    ト電極およびソース電極を接地端子に接続し、前記利得
    クランプ用抵抗を前記第４のＦＥＴのドレイン電極とソ
    ース電極との間に接続し、前記電流クランプ用抵抗を前
    記第４のＦＥＴのゲート電極と利得制御端子との間に接
    続し、前記第５のＦＥＴのドレイン電極を電源端子に接
    続し、前記第５のＦＥＴのゲート電極を前記第２のＦＥ
    Ｔのドレイン電極に接続し、前記第５のＦＥＴのソース
    電極を前記第６のＦＥＴのドレイン電極に接続し、前記
    第６のＦＥＴのゲート電極およびソース電極を前記接地
    端子に接続し、 かつ、前記第２のＦＥＴのゲート電極を入力端子とし、
    前記第５のＦＥＴのソース電極を出力端子とし、前記第
    ４のＦＥＴのソース電極を高周波接地端子とし、この高
    周波接地端子と接地または電源などの高周波接地点との
    間に高周波接地用コンデンサを外付けし、前記利得制御
    端子の印加電圧を変化させることによって増幅器となる
    前記第２のＦＥＴの利得を変化させるようにした半導体
    装置。
  5. 【請求項５】 能動負荷として用いる第１の電界効果型
    トランジスタ（以下「ＦＥＴ」という。）と、この第１
    のＦＥＴと同じマスクパターンを有し同じプロセス条件
    で作成された増幅器として用いる第２のＦＥＴと、可変
    能動負荷として用いる第３のＦＥＴと、ソースフォロア
    として用いる第４のＦＥＴと、定電流源として用いる第
    ５のＦＥＴと、バイアス設定用ダンピング抵抗と、電流
    クランプ用抵抗とを有し、 前記第１のＦＥＴのドレイン電極を電源端子に接続し、
    前記第１のＦＥＴのゲート電極およびソース電極を前記
    第３のＦＥＴのドレイン電極に接続し、前記第１のＦＥ
    Ｔのソース電極を高周波接地端子に接続し、前記電流ク
    ランプ用抵抗を前記第３のＦＥＴゲート電極と利得制御
    端子との間に接続し、前記第３のＦＥＴのソース電極を
    前記第２のＦＥＴのドレイン電極に接続し、前記第３の
    ＦＥＴのソース電極を前記チョークコイル用端子に接続
    し、前記バイアス設定用ダンピング抵抗を前記第２のＦ
    ＥＴのゲート電極と接地端子との間に接続し、前記第２
    のＦＥＴのソース電極を前記接地端子に接続し、前記第
    ４のＦＥＴのドレイン電極を電源端子に接続し、前記第
    ２のＦＥＴのドレイン電極を前記第４のＦＥＴのゲート
    電極に接続し、前記第４のＦＥＴのソース電極を前記第
    ５のＦＥＴのドレイン電極に接続し、前記第５のＦＥＴ
    のゲート電極およびソース電極を接地端子に接続し、 かつ、前記第２のＦＥＴのゲート電極を入力端子とし、
    前記第４のＦＥＴのソース電極を出力端子とし、前記高
    周波接地用コンデンサを前記高周波接地端子と接地また
    は電源などの高周波接地点との間に外付けし、前記チョ
    ークコイルを前記高周波接地端子と前記チョークコイル
    用端子との間に外付けし、前記利得制御端子の印加電圧
    を変化させることによって増幅器となる第２のＦＥＴの
    利得を変化させるようにした半導体装置。
  6. 【請求項６】 能動負荷として用いる第１の電界効果型
    トランジスタ（以下「ＦＥＴ」という。）と、この第１
    のＦＥＴと同じマスクパターンを有し同じプロセス条件
    で作成された増幅器として用いる第２のＦＥＴと、可変
    能動負荷として用いる第３のＦＥＴと、ソースフォロア
    として用いる第４のＦＥＴと、定電流源として用いる第
    ５のＦＥＴと、バイアス設定用ダンピング抵抗と、利得
    クランプ用抵抗と、電流クランプ用抵抗とを有し、 前記第１のＦＥＴのドレイン電極を電源端子に接続し、
    前記第１のＦＥＴのゲート電極およびソース電極を前記
    第２のＦＥＴのドレイン電極に接続し、前記第２のＦＥ
    Ｔのゲート電極と接地端子との間に前記バイアス設定用
    ダンピング抵抗を接続し、前記第２のＦＥＴのソース電
    極を前記接地端子に接続し、前記第３のＦＥＴのドレイ
    ン電極を前記第２のＦＥＴのドレイン電極に接続し、前
    記利得クランプ用抵抗を前記第３のＦＥＴのドレイン電
    極とソース電極との間に接続し、前記第３のＦＥＴのソ
    ース電極を結合コンデンサ用端子に接続し、前記電流ク
    ランプ用抵抗を前記第３のＦＥＴのゲート電極と前記利
    得制御端子との間に接続し、前記第４のＦＥＴのドレイ
    ン電極を前記電源端子に接続し、前記第２のＦＥＴのド
    レイン電極を前記第４のＦＥＴのゲート電極に接続し、
    前記第４のＦＥＴのソース電極を前記第５のＦＥＴのド
    レイン電極に接続し、前記第５のＦＥＴのゲート電極お
    よびソース電極を接地端子に接続し、 かつ、前記第２のＦＥＴのゲート電極を入力端子とし、
    前記第４のＦＥＴのソース電極を出力端子とし、前記結
    合コンデンサを前記結合コンデンサ用端子と入力端子と
    の間に外付けし、前記利得制御端子の印加電圧を変化さ
    せることによって増幅器となる第２のＦＥＴの利得を変
    化させるようにした半導体装置。
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