JPH0837300A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0837300A JPH0837300A JP6170553A JP17055394A JPH0837300A JP H0837300 A JPH0837300 A JP H0837300A JP 6170553 A JP6170553 A JP 6170553A JP 17055394 A JP17055394 A JP 17055394A JP H0837300 A JPH0837300 A JP H0837300A
- Authority
- JP
- Japan
- Prior art keywords
- resist film
- layer
- film
- gate electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造方法、特に半導体層にイオ
ン注入する方法に関し、十分高い加速エネルギーをもっ
てイオン注入しても、例えばＭＯＳ電界効果トランジス
タのソース・ドレインを形成するときにイオンがゲート
電極をチャネリングしてチャネル領域に突き抜けること
がなく、またゲート電極にイオンを注入するときにイオ
ンがゲート酸化膜またはチャネル領域に突き抜けること
がないようにして、しきい値電圧が低下したり、フラッ
トバンド電圧が上昇したりしないようなＭＯＳ電界効果
トランジスタを高いスループットで製造する方法を提供
することを目的とする。 【構成】 半導体層上に多層レジスト膜の少なくとも１
層を形成した状態で、この少なくとも１層を貫通する加
速エネルギーをもって半導体層に不純物をイオン注入し
て半導体層の抵抗を低減するように構成する。
ン注入する方法に関し、十分高い加速エネルギーをもっ
てイオン注入しても、例えばＭＯＳ電界効果トランジス
タのソース・ドレインを形成するときにイオンがゲート
電極をチャネリングしてチャネル領域に突き抜けること
がなく、またゲート電極にイオンを注入するときにイオ
ンがゲート酸化膜またはチャネル領域に突き抜けること
がないようにして、しきい値電圧が低下したり、フラッ
トバンド電圧が上昇したりしないようなＭＯＳ電界効果
トランジスタを高いスループットで製造する方法を提供
することを目的とする。 【構成】 半導体層上に多層レジスト膜の少なくとも１
層を形成した状態で、この少なくとも１層を貫通する加
速エネルギーをもって半導体層に不純物をイオン注入し
て半導体層の抵抗を低減するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に半導体層にイオン注入する方法に関する。
法、特に半導体層にイオン注入する方法に関する。
【０００２】
【従来の技術】相補型ＭＯＳ電界効果トランジスタ（以
下、ＣＭＯＳと云う。）の製造方法を例にして従来例を
説明する。
下、ＣＭＯＳと云う。）の製造方法を例にして従来例を
説明する。
【０００３】図８（ａ）に示すように、シリコン基板１
上に薄い酸化膜２と窒化シリコン（ＳｉＮ）膜３とを順
次形成する。
上に薄い酸化膜２と窒化シリコン（ＳｉＮ）膜３とを順
次形成する。
【０００４】図８（ｂ）に示すように、レジスト膜４を
形成し、これをフォトリソグラフィー技術を使用してパ
ターニングしてｎチャネルトランジスタ形成領域から除
去し、ボロン等のｐ型不純物を注入してｐ−ウエル５を
形成し、レジスト膜４を除去する。
形成し、これをフォトリソグラフィー技術を使用してパ
ターニングしてｎチャネルトランジスタ形成領域から除
去し、ボロン等のｐ型不純物を注入してｐ−ウエル５を
形成し、レジスト膜４を除去する。
【０００５】図８（ｃ）に示すように、ｐ−チャネルト
ランジスタ形成領域に開口を有するレジスト膜６を形成
し、リン等のｎ型不純物を注入してｎ−ウエル７を形成
する。
ランジスタ形成領域に開口を有するレジスト膜６を形成
し、リン等のｎ型不純物を注入してｎ−ウエル７を形成
する。
【０００６】図９（ａ）に示すように、レジスト膜８を
塗布し、これをパターニングして素子活性領域となる領
域に残留し、これをマスクとしてＳｉＮ膜３を異方性エ
ッチングした後、レジスト膜８を除去する。
塗布し、これをパターニングして素子活性領域となる領
域に残留し、これをマスクとしてＳｉＮ膜３を異方性エ
ッチングした後、レジスト膜８を除去する。
【０００７】図９（ｂ）に示すように、レジスト膜９を
形成し、これをパターニングしてｐ−ウエル５上から除
去し、ボロンをイオン注入してチャネルストップ１０を
形成する。
形成し、これをパターニングしてｐ−ウエル５上から除
去し、ボロンをイオン注入してチャネルストップ１０を
形成する。
【０００８】図９（ｃ）に示すように、熱酸化をなして
厚いフィールド酸化膜１１を形成する。
厚いフィールド酸化膜１１を形成する。
【０００９】図１０（ａ）に示すように、ＳｉＮ膜３を
リン酸を使用して除去し、ゲート酸化膜１２とゲート電
極となるシリコン層１３とを積層形成する。
リン酸を使用して除去し、ゲート酸化膜１２とゲート電
極となるシリコン層１３とを積層形成する。
【００１０】図１０（ｂ）に示すように、シリコン層１
３の抵抗を下げるために、ｐ−ウエル５上に開口を有す
るレジスト膜１４を形成し、ｎチャネルトランジスタ形
成領域のシリコン層１３にリンをイオン注入してｎ型と
する。
３の抵抗を下げるために、ｐ−ウエル５上に開口を有す
るレジスト膜１４を形成し、ｎチャネルトランジスタ形
成領域のシリコン層１３にリンをイオン注入してｎ型と
する。
【００１１】図１０（ｃ）に示すように、上記と反対に
ｎ−ウエル７上に開口を有するレジスト膜１５を形成
し、シリコン層１３にフッ化ボロンまたはボロンをイオ
ン注入してｐ型とする。
ｎ−ウエル７上に開口を有するレジスト膜１５を形成
し、シリコン層１３にフッ化ボロンまたはボロンをイオ
ン注入してｐ型とする。
【００１２】図１１（ａ）に示すように、レジスト膜１
６を塗布し、これをフォトリソグラフィー技術を使用し
てパターニングしてゲート電極形成領域上に残留する。
この時に形成するレジスト膜は、トランジスタの高集積
化に伴ってパターンが微細化しているため、平坦性、反
射防止の面で効果のある多層レジスト膜が使用されるこ
とがある。このレジストパターンをマスクとしてシリコ
ン膜１３をエッチングしてゲート電極１７を形成し、レ
ジスト膜１６を除去する。
６を塗布し、これをフォトリソグラフィー技術を使用し
てパターニングしてゲート電極形成領域上に残留する。
この時に形成するレジスト膜は、トランジスタの高集積
化に伴ってパターンが微細化しているため、平坦性、反
射防止の面で効果のある多層レジスト膜が使用されるこ
とがある。このレジストパターンをマスクとしてシリコ
ン膜１３をエッチングしてゲート電極１７を形成し、レ
ジスト膜１６を除去する。
【００１３】以下に、シングルドレイン構造の電界効果
トランジスタを製造する場合について説明する。
トランジスタを製造する場合について説明する。
【００１４】図１１（ｂ）に示すように、ｎ−ウエル５
上に開口を有するレジスト膜１８を形成し、フッ化ボロ
ンまたはボロンをイオン注入してｐ型ソース・ドレイン
１９を形成する。
上に開口を有するレジスト膜１８を形成し、フッ化ボロ
ンまたはボロンをイオン注入してｐ型ソース・ドレイン
１９を形成する。
【００１５】図１１（ｃ）に示すように、ｐ−ウエル５
上に開口を有するレジスト膜２０を形成し、リンまたは
ヒ素をイオン注入してｎ型ソース・ドレイン２１を形成
し、レジスト膜２０を除去する。
上に開口を有するレジスト膜２０を形成し、リンまたは
ヒ素をイオン注入してｎ型ソース・ドレイン２１を形成
し、レジスト膜２０を除去する。
【００１６】以下に、ＬＤＤ（Lightly Doped Drain ）
構造の電界効果トランジスタを製造する場合について説
明する。
構造の電界効果トランジスタを製造する場合について説
明する。
【００１７】図１１（ａ）に示す工程まで進んだ後、図
１２（ａ）に示すように、ｐ−ウエル５上に開口を有す
るレジスト膜２２を形成し、リンを低濃度に浅くイオン
注入してＬＤＤ領域２３を形成する。
１２（ａ）に示すように、ｐ−ウエル５上に開口を有す
るレジスト膜２２を形成し、リンを低濃度に浅くイオン
注入してＬＤＤ領域２３を形成する。
【００１８】レジスト膜２２を除去して全面に絶縁膜を
形成し、異方性エッチングをなして、図１２（ｂ）に示
すように、ゲート電極１７の側壁にサイドウォール絶縁
膜２４を形成する。
形成し、異方性エッチングをなして、図１２（ｂ）に示
すように、ゲート電極１７の側壁にサイドウォール絶縁
膜２４を形成する。
【００１９】ｐ−ウエル５上に開口を有するレジスト膜
２５を形成し、ヒ素をイオン注入してｎ型ソース・ドレ
イン２６を形成する。
２５を形成し、ヒ素をイオン注入してｎ型ソース・ドレ
イン２６を形成する。
【００２０】図１２（ｃ）に示すように、ｎ−ウエル７
上に開口を有するレジスト膜２７を形成し、フッ化ボロ
ンまたはボロンをイオン注入してｐ型ソース・ドレイン
２８を形成し、レジスト膜２７を除去する。
上に開口を有するレジスト膜２７を形成し、フッ化ボロ
ンまたはボロンをイオン注入してｐ型ソース・ドレイン
２８を形成し、レジスト膜２７を除去する。
【００２１】以下、図示しないが、シングルドレイン構
造の場合もＬＤＤ構造の場合も全面に絶縁膜を形成して
ソース・ドレイン上にコンタクトホールを形成し、次い
でこのコンタクトホールを埋めて電極・配線を形成す
る。
造の場合もＬＤＤ構造の場合も全面に絶縁膜を形成して
ソース・ドレイン上にコンタクトホールを形成し、次い
でこのコンタクトホールを埋めて電極・配線を形成す
る。
【００２２】
【発明が解決しようとする課題】半導体装置の高集積化
が進み、トランジスタが微細化するのに伴って、縦方向
の薄膜化が進んでいる。薄膜化が進むと種々の問題が発
生する。
が進み、トランジスタが微細化するのに伴って、縦方向
の薄膜化が進んでいる。薄膜化が進むと種々の問題が発
生する。
【００２３】先ず第１は、イオン注入工程において、イ
オン注入しようとする薄膜をイオンが突き抜けないよう
にするため、加速エネルギーを低くしなければならない
ので、スループットが低下するという問題である。
オン注入しようとする薄膜をイオンが突き抜けないよう
にするため、加速エネルギーを低くしなければならない
ので、スループットが低下するという問題である。
【００２４】図１３に、あるイオン注入装置における加
速エネルギーと処理時間との関係グラフを示す。なお、
ドーズ量は１×１０15cm-2である。この図から明らかな
ように、低加速エネルギーでイオン注入した場合には処
理時間が大幅に増加し、スループットが低下する。
速エネルギーと処理時間との関係グラフを示す。なお、
ドーズ量は１×１０15cm-2である。この図から明らかな
ように、低加速エネルギーでイオン注入した場合には処
理時間が大幅に増加し、スループットが低下する。
【００２５】第２は、ＭＯＳ電界効果トランジスタにお
いてゲート電極をマスクとしてシリコン基板に不純物を
イオン注入してソース・ドレインを形成する場合に、不
純物イオンがゲート電極をチャネリングしてチャネル領
域に突き抜け、ＭＯＳ電界効果トランジスタのしきい値
電圧Ｖthを低下させるという問題である（Akihiro Nita
yama, Hiroshi Takato, and Riichiro Shirota, New De
gradation PhenomenaInduced by Ion-Implantation Cha
nneling in Short Channel Transistor, Extended Abst
racts of the 18th (1986 International) Conference
on Solid State Devices and Materials, Tokyo, 1986)
。
いてゲート電極をマスクとしてシリコン基板に不純物を
イオン注入してソース・ドレインを形成する場合に、不
純物イオンがゲート電極をチャネリングしてチャネル領
域に突き抜け、ＭＯＳ電界効果トランジスタのしきい値
電圧Ｖthを低下させるという問題である（Akihiro Nita
yama, Hiroshi Takato, and Riichiro Shirota, New De
gradation PhenomenaInduced by Ion-Implantation Cha
nneling in Short Channel Transistor, Extended Abst
racts of the 18th (1986 International) Conference
on Solid State Devices and Materials, Tokyo, 1986)
。
【００２６】第３は、ｐチャネルＭＯＳ電界効果トラン
ジスタのゲート電極にｐ型不純物をイオン注入する場
合、イオンがゲート酸化膜またはチャネル領域に突き抜
けてフラットバンド電圧Ｖfbを上昇させるという問題で
ある（Philip J. Tobin, FrankK. Baker and James R.
Pfiester, The Effect of Silicon Gate Microstructur
e and Gate Oxide Process on Threshold Voltage Inst
abilities in p + −Gate p−chammel MOSFET's with F
luorine, IEEE TRANSATIONS ON ELECTRON DEVICES, vo
l. 39, No. 7, July 1992)。
ジスタのゲート電極にｐ型不純物をイオン注入する場
合、イオンがゲート酸化膜またはチャネル領域に突き抜
けてフラットバンド電圧Ｖfbを上昇させるという問題で
ある（Philip J. Tobin, FrankK. Baker and James R.
Pfiester, The Effect of Silicon Gate Microstructur
e and Gate Oxide Process on Threshold Voltage Inst
abilities in p + −Gate p−chammel MOSFET's with F
luorine, IEEE TRANSATIONS ON ELECTRON DEVICES, vo
l. 39, No. 7, July 1992)。
【００２７】このようなイオンの突き抜けの問題の解決
策の一つとして、イオン注入の加速エネルギーを低下さ
せる方法があげられるが、前記のようにスループットが
低下して好ましくない。
策の一つとして、イオン注入の加速エネルギーを低下さ
せる方法があげられるが、前記のようにスループットが
低下して好ましくない。
【００２８】本発明の目的は、これらの欠点を解消する
ことにあり、十分高い加速エネルギーをもってイオン注
入しても、例えばＭＯＳ電界効果トランジスタのソース
・ドレインを形成するときにイオンがゲート電極をチャ
ネリングしてチャネル領域に突き抜けることがなく、ま
たゲート電極にイオンを注入するときにイオンがゲート
酸化膜またはチャネル領域に突き抜けることがないよう
にして、しきい値電圧が低下したり、フラットバンド電
圧が上昇したりしないようなＭＯＳ電界効果トランジス
タを高いスループットで製造する方法を提供することに
ある。
ことにあり、十分高い加速エネルギーをもってイオン注
入しても、例えばＭＯＳ電界効果トランジスタのソース
・ドレインを形成するときにイオンがゲート電極をチャ
ネリングしてチャネル領域に突き抜けることがなく、ま
たゲート電極にイオンを注入するときにイオンがゲート
酸化膜またはチャネル領域に突き抜けることがないよう
にして、しきい値電圧が低下したり、フラットバンド電
圧が上昇したりしないようなＭＯＳ電界効果トランジス
タを高いスループットで製造する方法を提供することに
ある。
【００２９】
【課題を解決するための手段】上記の目的は、半導体層
上に多層レジスト膜の少なくとも１層を形成した状態
で、この少なくとも１層を貫通する加速エネルギーをも
って前記の半導体層に不純物をイオン注入してこの半導
体層の抵抗を低減する工程を有する半導体装置の製造方
法によって達成される。そして、この方法を使用して製
造された低抵抗の半導体層を前記の多層レジスト膜より
なるエッチングマスクを使用してパターニングしてＭＯ
Ｓ型電界効果トランジスタのゲート電極を形成するとよ
く、また、半導体基板１上にこの方法を使用してゲート
電極１７を形成し、このゲート電極１７上に前記の多層
レジスト膜よりなるエッチングマスクの少なくとも１層
を残留させた状態で前記の半導体基板１に不純物をイオ
ン注入してソース・ドレイン１９・２１を形成するとよ
い。
上に多層レジスト膜の少なくとも１層を形成した状態
で、この少なくとも１層を貫通する加速エネルギーをも
って前記の半導体層に不純物をイオン注入してこの半導
体層の抵抗を低減する工程を有する半導体装置の製造方
法によって達成される。そして、この方法を使用して製
造された低抵抗の半導体層を前記の多層レジスト膜より
なるエッチングマスクを使用してパターニングしてＭＯ
Ｓ型電界効果トランジスタのゲート電極を形成するとよ
く、また、半導体基板１上にこの方法を使用してゲート
電極１７を形成し、このゲート電極１７上に前記の多層
レジスト膜よりなるエッチングマスクの少なくとも１層
を残留させた状態で前記の半導体基板１に不純物をイオ
ン注入してソース・ドレイン１９・２１を形成するとよ
い。
【００３０】なお、前記の多層レジスト膜は２層よりな
り、下層はアモルファスカーボン膜であり、上層は通常
のレジスト膜であってもよく、また、前記の多層レジス
ト膜は３層よりなり、下層は平坦化レジスト膜であり、
中間層はスピンオングラス（ＳＯＧ）膜であり、上層は
通常のレジスト膜であってもよく、さらにまた、前記の
多層レジスト膜は３層よりなり、下層はアモルファスカ
ーボン膜であり、中間層はスピンオングラス（ＳＯＧ）
膜であり、上層は通常のレジスト膜であってもよい。
り、下層はアモルファスカーボン膜であり、上層は通常
のレジスト膜であってもよく、また、前記の多層レジス
ト膜は３層よりなり、下層は平坦化レジスト膜であり、
中間層はスピンオングラス（ＳＯＧ）膜であり、上層は
通常のレジスト膜であってもよく、さらにまた、前記の
多層レジスト膜は３層よりなり、下層はアモルファスカ
ーボン膜であり、中間層はスピンオングラス（ＳＯＧ）
膜であり、上層は通常のレジスト膜であってもよい。
【００３１】
【作用】トランジスタが微細化するのに伴って縦方向の
薄膜化が進み、その薄膜を突き抜けないように低い加速
エネルギーでイオン注入することが必要になっている。
そこで、薄膜上に多層レジスト膜を形成し、この多層レ
ジスト膜を突き抜けたイオンが薄膜に侵入するようにす
れば、高い加速エネルギーでイオン注入することが可能
になり、スループットが向上する。この方法でＭＯＳ電
界効果トランジスタのゲート電極の低抵抗化を図れば、
高い加速エネルギーでイオン注入してもゲート酸化膜や
チャネル領域にイオンが突き抜けることがなく、しかも
高いスループットで低抵抗化が可能になる。
薄膜化が進み、その薄膜を突き抜けないように低い加速
エネルギーでイオン注入することが必要になっている。
そこで、薄膜上に多層レジスト膜を形成し、この多層レ
ジスト膜を突き抜けたイオンが薄膜に侵入するようにす
れば、高い加速エネルギーでイオン注入することが可能
になり、スループットが向上する。この方法でＭＯＳ電
界効果トランジスタのゲート電極の低抵抗化を図れば、
高い加速エネルギーでイオン注入してもゲート酸化膜や
チャネル領域にイオンが突き抜けることがなく、しかも
高いスループットで低抵抗化が可能になる。
【００３２】また、ＭＯＳ電界効果トランジスタのソー
ス・ドレイン形成のためにゲート電極をマスクとしてイ
オン注入するときに、ゲート電極をエッチング形成する
ときに形成した多層レジスト膜をゲート電極上に残留さ
せた状態でイオン注入すれば、高い加速エネルギーでイ
オン注入してもイオンがゲート電極をチャネリングして
チャネル領域に突き抜けることはなくなる。
ス・ドレイン形成のためにゲート電極をマスクとしてイ
オン注入するときに、ゲート電極をエッチング形成する
ときに形成した多層レジスト膜をゲート電極上に残留さ
せた状態でイオン注入すれば、高い加速エネルギーでイ
オン注入してもイオンがゲート電極をチャネリングして
チャネル領域に突き抜けることはなくなる。
【００３３】近年トランジスタの微細化に伴って微細パ
ターンの形成が必要になり、そのため平坦性、反射防止
の面で有効な多層レジスト膜が使用されるようになって
いるので、本発明における多層レジスト膜の使用は直ち
に工程数の増加につながるものではない。
ターンの形成が必要になり、そのため平坦性、反射防止
の面で有効な多層レジスト膜が使用されるようになって
いるので、本発明における多層レジスト膜の使用は直ち
に工程数の増加につながるものではない。
【００３４】
【実施例】以下、図面を参照して、本発明の四つの実施
例に係るＣＭＯＳ電界効果トランジスタの製造方法につ
いて説明する。
例に係るＣＭＯＳ電界効果トランジスタの製造方法につ
いて説明する。
【００３５】第１例 ｐチャネルＭＯＳ電界効果トランジスタのゲート電極も
ｎチャネルＭＯＳ電界効果トランジスタのゲート電極も
共にｎ型にドープする場合について説明する。
ｎチャネルＭＯＳ電界効果トランジスタのゲート電極も
共にｎ型にドープする場合について説明する。
【００３６】図１０（ａ）参照 従来技術と同一の工程を実行して、図１０（ａ）に示す
形状に形成する。
形状に形成する。
【００３７】図１（ａ）参照 ゲート電極となるシリコン層１３上にスパッタ法を使用
して反射防止膜となるアモルファスカーボン膜２９を形
成する。なお、反射防止膜は微細パターンをパターニン
グするときには必要不可欠のものとなりつゝある。
して反射防止膜となるアモルファスカーボン膜２９を形
成する。なお、反射防止膜は微細パターンをパターニン
グするときには必要不可欠のものとなりつゝある。
【００３８】次に、不純物リンをイオン注入してシリコ
ン層１３をｎ型導電層とする。シリコン層１３へのイオ
ン注入は、アモルファスカーボン膜２９が形成されてい
ない場合には、シリコン層１３の膜厚が１０００Åの場
合２０ＫｅＶ程度の加速エネルギーで実施される。それ
に対し、反射防止アモルファスカーボン膜２９を０．５
μｍ厚に形成した場合には、加速エネルギーを１５０〜
１６０ＫｅＶに高めてイオン注入することができ、この
場合イオンはアモルファスカーボン膜２９を突き抜けて
シリコン層１３に侵入し、シリコン層１３を低抵抗化す
る。また、アモルファスカーボン膜２９の膜厚を変化さ
せることによってイオン注入時の加速エネルギーを変化
させることが可能であり、スループットは加速エネルギ
ーを高めたことで飛躍的に向上する。
ン層１３をｎ型導電層とする。シリコン層１３へのイオ
ン注入は、アモルファスカーボン膜２９が形成されてい
ない場合には、シリコン層１３の膜厚が１０００Åの場
合２０ＫｅＶ程度の加速エネルギーで実施される。それ
に対し、反射防止アモルファスカーボン膜２９を０．５
μｍ厚に形成した場合には、加速エネルギーを１５０〜
１６０ＫｅＶに高めてイオン注入することができ、この
場合イオンはアモルファスカーボン膜２９を突き抜けて
シリコン層１３に侵入し、シリコン層１３を低抵抗化す
る。また、アモルファスカーボン膜２９の膜厚を変化さ
せることによってイオン注入時の加速エネルギーを変化
させることが可能であり、スループットは加速エネルギ
ーを高めたことで飛躍的に向上する。
【００３９】図１（ｂ）参照 レジスト膜１６を形成し、これをフォトリソグラフィー
技術を使用してパターニングしてゲート電極形成領域上
とＣＭＯＳ形成領域を取り囲むフィールド酸化膜１１上
とに残留する。
技術を使用してパターニングしてゲート電極形成領域上
とＣＭＯＳ形成領域を取り囲むフィールド酸化膜１１上
とに残留する。
【００４０】図１（ｃ）参照 レジスト膜１６をマスクとして酸素ガスを使用するドラ
イエッチング法を使用してアモルファスカーボン膜２９
をエッチングし、さらに塩素と酸素との混合ガスを使用
するドライエッチング法を使用してシリコン層１３をエ
ッチングしてゲート電極１７を形成する。
イエッチング法を使用してアモルファスカーボン膜２９
をエッチングし、さらに塩素と酸素との混合ガスを使用
するドライエッチング法を使用してシリコン層１３をエ
ッチングしてゲート電極１７を形成する。
【００４１】図２（ａ）参照 レジスト膜２０を形成し、これをフォトリソグラフィー
技術を使用してパターニングしてｐ−ウエル５上から除
去する。シングルドレイン構造のＭＯＳ電界効果トラン
ジスタを形成する場合には、この状態でリンまたはヒ素
をイオン注入し、ｎ型ソース・ドレイン２１を形成す
る。
技術を使用してパターニングしてｐ−ウエル５上から除
去する。シングルドレイン構造のＭＯＳ電界効果トラン
ジスタを形成する場合には、この状態でリンまたはヒ素
をイオン注入し、ｎ型ソース・ドレイン２１を形成す
る。
【００４２】イオン注入の加速エネルギーは、ゲート電
極１７の突き抜けがないように従来は１０〜２０ＫｅＶ
にしていたが、本発明のようにアモルファスカーボン膜
２９が形成されている場合には、２０ＫｅＶ程度〜１５
０ＫｅＶ程度まで高めることができ、加速エネルギーの
選択幅が大きくなる。また、突き抜けは確率的に起きる
ものなので確率を下げることができ、歩留り向上に寄与
するところが大きい。
極１７の突き抜けがないように従来は１０〜２０ＫｅＶ
にしていたが、本発明のようにアモルファスカーボン膜
２９が形成されている場合には、２０ＫｅＶ程度〜１５
０ＫｅＶ程度まで高めることができ、加速エネルギーの
選択幅が大きくなる。また、突き抜けは確率的に起きる
ものなので確率を下げることができ、歩留り向上に寄与
するところが大きい。
【００４３】図２（ｂ）参照 レジスト膜１８を形成し、これをフォトリソグラフィー
技術を使用してパターニングしてｎ−ウエル７上から除
去し、ボロンをイオン注入してｐ型ソース・ドレイン１
９を形成する。
技術を使用してパターニングしてｎ−ウエル７上から除
去し、ボロンをイオン注入してｐ型ソース・ドレイン１
９を形成する。
【００４４】図２（ｃ）参照 アモルファスカーボン膜２９を除去して絶縁膜３０を形
成し、これをパターニングしてソース・ドレイン１９・
２１上にコンタクトホール３１を形成し、このコンタク
トホール３１内を含み絶縁膜３０上にアルミニウム膜を
形成した後これをパターニングして、ｎ型ソース・ドレ
イン２１とｐ型ソース・ドレイン１９にそれぞれにコン
タクトする電極３２を形成する。なお、アモルファスカ
ーボン膜２９を残留させておいても問題はないが、この
場合にはゲートの段差が大きくなる。
成し、これをパターニングしてソース・ドレイン１９・
２１上にコンタクトホール３１を形成し、このコンタク
トホール３１内を含み絶縁膜３０上にアルミニウム膜を
形成した後これをパターニングして、ｎ型ソース・ドレ
イン２１とｐ型ソース・ドレイン１９にそれぞれにコン
タクトする電極３２を形成する。なお、アモルファスカ
ーボン膜２９を残留させておいても問題はないが、この
場合にはゲートの段差が大きくなる。
【００４５】第２例 ＬＤＤ構造のＣＭＯＳ電界効果トランジスタを製造する
場合について説明する。
場合について説明する。
【００４６】図３（ａ）参照 第１例の図２（ａ）に示す工程において、リンまたはヒ
素を高濃度にイオン注入する工程に代えて、図３（ａ）
に示すように、リンまたはヒ素を低濃度にイオン注入し
て、ｎチャネルトランジスタ形成領域にｎ型の低不純物
濃度領域（ＬＤＤ）２３を形成する。
素を高濃度にイオン注入する工程に代えて、図３（ａ）
に示すように、リンまたはヒ素を低濃度にイオン注入し
て、ｎチャネルトランジスタ形成領域にｎ型の低不純物
濃度領域（ＬＤＤ）２３を形成する。
【００４７】図３（ｂ）参照 ＣＶＤ法を使用して、全面に酸化シリコン絶縁膜を形成
し、アモルファスカーボン膜２９が露出するまで異方性
エッチングをなしてゲート電極１７の側壁にサイドウォ
ール絶縁膜２４を形成する。なお、平行平板型プラズマ
エッチング装置を使用し、三フッ化メタンガスプラズマ
を照射してエッチングすれば、絶縁膜とゲート電極１７
上のアモルファスカーボン膜２９との選択比は十分に大
きくなるので、アモルファスカーボン膜２９の減膜は少
ない。
し、アモルファスカーボン膜２９が露出するまで異方性
エッチングをなしてゲート電極１７の側壁にサイドウォ
ール絶縁膜２４を形成する。なお、平行平板型プラズマ
エッチング装置を使用し、三フッ化メタンガスプラズマ
を照射してエッチングすれば、絶縁膜とゲート電極１７
上のアモルファスカーボン膜２９との選択比は十分に大
きくなるので、アモルファスカーボン膜２９の減膜は少
ない。
【００４８】図３（ｃ）参照 ｐ−ウエル５上に開口を有するレジスト膜２５を形成
し、ｐ−ウエル５上のゲート電極１７とアモルファスカ
ーボン膜２９とサイドウォール絶縁膜２４とをマスクと
してヒ素をイオン注入し、ｎ型ソース・ドレイン２６を
形成する。
し、ｐ−ウエル５上のゲート電極１７とアモルファスカ
ーボン膜２９とサイドウォール絶縁膜２４とをマスクと
してヒ素をイオン注入し、ｎ型ソース・ドレイン２６を
形成する。
【００４９】図４参照 同様にしてｎ−ウエル７にボロンをイオン注入してｐ型
ソース・ドレイン２８を形成した後、過酸化水素水と硫
酸との混合液を使用してアモルファスカーボン膜２９を
剥離する。なお、このアモルファスカーボン膜２９は残
留させておいても問題ないが、その場合にはゲート電極
１７上の段差が大きくなる。
ソース・ドレイン２８を形成した後、過酸化水素水と硫
酸との混合液を使用してアモルファスカーボン膜２９を
剥離する。なお、このアモルファスカーボン膜２９は残
留させておいても問題ないが、その場合にはゲート電極
１７上の段差が大きくなる。
【００５０】以下の工程は第１例と同一である。
【００５１】第３例 ｐチャネルトランジスタにはｐ型ゲート電極、ｎチャネ
ルトランジスタにはｎ型ゲート電極を形成する場合につ
いて説明する。
ルトランジスタにはｎ型ゲート電極を形成する場合につ
いて説明する。
【００５２】図５（ａ）参照 従来例の図１０（ａ）に示す工程まで実行した後、反射
防止膜となるアモルファスカーボン膜２９を０．５μｍ
厚程度に形成する。レジスト膜１４を形成し、これをフ
ォトリソグラフィー技術を使用してパターニングし、ｐ
−ウエル領域５上から除去する。次いで、リンをイオン
注入し、ｐ−ウエル５上のシリコン層１３をｎ型の導電
層とする。７０〜１００ＫｅＶの加速エネルギーでリン
をイオン注入すれば、ｐ−ウエル５上のシリコン層１３
にリンイオンが注入されるが、レジスト膜１４の膜厚が
０．４μｍ以上あればｎ−ウエル７上のシリコン層１３
にリンイオンが注入されることはない。
防止膜となるアモルファスカーボン膜２９を０．５μｍ
厚程度に形成する。レジスト膜１４を形成し、これをフ
ォトリソグラフィー技術を使用してパターニングし、ｐ
−ウエル領域５上から除去する。次いで、リンをイオン
注入し、ｐ−ウエル５上のシリコン層１３をｎ型の導電
層とする。７０〜１００ＫｅＶの加速エネルギーでリン
をイオン注入すれば、ｐ−ウエル５上のシリコン層１３
にリンイオンが注入されるが、レジスト膜１４の膜厚が
０．４μｍ以上あればｎ−ウエル７上のシリコン層１３
にリンイオンが注入されることはない。
【００５３】図５（ｂ）参照 レジスト膜１４を剥離し、新たにレジスト膜１５を形成
し、これをパターニングしてｎ−ウエル領域７上から除
去する。ｐ型ゲート電極を形成するためにイオン注入す
るときに、フッ素が入るとボロンがシリコン層１３を突
き抜け易くなり、フラットバンド電圧Ｖfbが高くなるこ
とは一般的に知られている。そのため、ボロンのみのイ
オン注入が必要となり、加速エネルギーは低くしなけれ
ばならない。１０００Å厚のシリコン層１３にボロンを
イオン注入するには、従来１５ＫｅＶ以下の加速エネル
ギーで注入しなければならない。これに対し、本発明の
ようにシリコン層１３上にアモルファスカーボン膜２９
が０．５μｍ厚程度に形成されている場合には、１２０
ＫｅＶ程度の加速エネルギーでイオン注入することが可
能になり、スループットが飛躍的に向上する。
し、これをパターニングしてｎ−ウエル領域７上から除
去する。ｐ型ゲート電極を形成するためにイオン注入す
るときに、フッ素が入るとボロンがシリコン層１３を突
き抜け易くなり、フラットバンド電圧Ｖfbが高くなるこ
とは一般的に知られている。そのため、ボロンのみのイ
オン注入が必要となり、加速エネルギーは低くしなけれ
ばならない。１０００Å厚のシリコン層１３にボロンを
イオン注入するには、従来１５ＫｅＶ以下の加速エネル
ギーで注入しなければならない。これに対し、本発明の
ようにシリコン層１３上にアモルファスカーボン膜２９
が０．５μｍ厚程度に形成されている場合には、１２０
ＫｅＶ程度の加速エネルギーでイオン注入することが可
能になり、スループットが飛躍的に向上する。
【００５４】ボロンを１２０ＫｅＶ程度の加速エネルギ
ーでイオン注入しても、レジスト膜１５の厚さが０．５
μｍあり、アモルファスカーボン膜２９の厚さが０．５
μｍあればｐ−ウエル５上のシリコン層１３にボロンが
イオン注入されることはない。
ーでイオン注入しても、レジスト膜１５の厚さが０．５
μｍあり、アモルファスカーボン膜２９の厚さが０．５
μｍあればｐ−ウエル５上のシリコン層１３にボロンが
イオン注入されることはない。
【００５５】以下、第１例の図１（ｂ）に示す工程以降
の工程と同一の工程を実行すれば、ｐチャネルトランジ
スタのゲート電極にはｐ型ゲート電極、ｎチャネルトラ
ンジスタのゲート電極にはｎ型ゲート電極が形成された
ＣＭＯＳ電界効果トランジスタが形成される。
の工程と同一の工程を実行すれば、ｐチャネルトランジ
スタのゲート電極にはｐ型ゲート電極、ｎチャネルトラ
ンジスタのゲート電極にはｎ型ゲート電極が形成された
ＣＭＯＳ電界効果トランジスタが形成される。
【００５６】第４例 ３層レジスト膜を使用してゲート電極をパターニングす
る場合について説明する。
る場合について説明する。
【００５７】図６（ａ）参照 従来例の図１０（ａ）に示す工程まで実行した後、レジ
スト膜３３とＳＯＧ膜３４とレジスト膜３５とを３層積
層形成し、上層のレジスト膜３５をパターニングしてｐ
−ウエル領域５上から除去する。次いで、リンをイオン
注入してｐ−ウエル領域５のシリコン層１３をｎ型にす
る。
スト膜３３とＳＯＧ膜３４とレジスト膜３５とを３層積
層形成し、上層のレジスト膜３５をパターニングしてｐ
−ウエル領域５上から除去する。次いで、リンをイオン
注入してｐ−ウエル領域５のシリコン層１３をｎ型にす
る。
【００５８】図６（ｂ）参照 レジスト膜３５を除去し、新たにレジスト膜３６を形成
し、これをパターニングしてｎ−ウエル領域７上から除
去する。次いで、ホウ素をイオン注入し、ｎ−ウエル領
域７のシリコン層１３をｐ型にする。
し、これをパターニングしてｎ−ウエル領域７上から除
去する。次いで、ホウ素をイオン注入し、ｎ−ウエル領
域７のシリコン層１３をｐ型にする。
【００５９】図６（ｃ）参照 レジスト膜３６を除去し、新たにレジスト膜３７を形成
し、これをパターニングしてゲート電極形成領域に残留
する。
し、これをパターニングしてゲート電極形成領域に残留
する。
【００６０】図７（ａ）参照 レジスト膜３７をマスクとしてＳＯＧ膜３４とレジスト
膜３３とシリコン層１３とをエッチングして、シリコン
層１３をゲート電極形成領域に残留する。
膜３３とシリコン層１３とをエッチングして、シリコン
層１３をゲート電極形成領域に残留する。
【００６１】図７（ｂ）参照 図２（ａ）と図２（ｂ）とに示す第１例の工程と同様に
して、ｐ−ウエル領域５にｎ型ソース・ドレイン２１を
形成し、ｎ−ウエル領域７にｐ型ソース・ドレイン１９
を形成する。
して、ｐ−ウエル領域５にｎ型ソース・ドレイン２１を
形成し、ｎ−ウエル領域７にｐ型ソース・ドレイン１９
を形成する。
【００６２】図２（ｃ）参照 レジスト膜３７とＳＯＧ膜３４とレジスト膜３３とを除
去した後、図２（ｃ）に示す第１例の工程と同様に絶縁
膜３０を形成し、それにコンタクトホール３１を形成し
てコンタクトホール３１内に電極３２を形成する。
去した後、図２（ｃ）に示す第１例の工程と同様に絶縁
膜３０を形成し、それにコンタクトホール３１を形成し
てコンタクトホール３１内に電極３２を形成する。
【００６３】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、半導体層に不純物をイオ
ン注入して抵抗を低減した後、この半導体層上に多層レ
ジスト膜よりなるエッチングマスクを形成して前記の半
導体層をパターニングする従来の方法に対して、多層レ
ジスト膜の少なくとも１層を形成した状態でその少なく
とも１層を貫通する加速エネルギーでイオン注入して半
導体層の抵抗を低減しているので、高い加速エネルギー
でイオン注入することができ、スループットが大幅に向
上する。
体装置の製造方法においては、半導体層に不純物をイオ
ン注入して抵抗を低減した後、この半導体層上に多層レ
ジスト膜よりなるエッチングマスクを形成して前記の半
導体層をパターニングする従来の方法に対して、多層レ
ジスト膜の少なくとも１層を形成した状態でその少なく
とも１層を貫通する加速エネルギーでイオン注入して半
導体層の抵抗を低減しているので、高い加速エネルギー
でイオン注入することができ、スループットが大幅に向
上する。
【００６４】また、この方法を使用してＭＯＳ電界効果
トランジスタのゲート電極に不純物をイオン注入すれ
ば、高い加速エネルギーでイオン注入してもイオンがゲ
ート酸化膜やチャネル領域に抜けてフラットバンド電圧
が上昇することがなくなり、また、ゲート電極上にゲー
ト電極をパターニングするときに使用した多層レジスト
膜の少なくとも１層を残留させた状態でソース・ドレイ
ン形成用のイオン注入を実施すれば、高い加速エネルギ
ーでイオン注入してもイオンがゲート電極をチャネリン
グしてチャネル領域に突き抜けてしきい値電圧を低下さ
せることがなくなり、特性の良好なＭＯＳ電界効果トラ
ンジスタを製造することができる。
トランジスタのゲート電極に不純物をイオン注入すれ
ば、高い加速エネルギーでイオン注入してもイオンがゲ
ート酸化膜やチャネル領域に抜けてフラットバンド電圧
が上昇することがなくなり、また、ゲート電極上にゲー
ト電極をパターニングするときに使用した多層レジスト
膜の少なくとも１層を残留させた状態でソース・ドレイ
ン形成用のイオン注入を実施すれば、高い加速エネルギ
ーでイオン注入してもイオンがゲート電極をチャネリン
グしてチャネル領域に突き抜けてしきい値電圧を低下さ
せることがなくなり、特性の良好なＭＯＳ電界効果トラ
ンジスタを製造することができる。
【図１】本発明に係るＣＭＯＳ電界効果トランジスタの
製造工程図である。
製造工程図である。
【図２】本発明に係るＣＭＯＳ電界効果トランジスタの
製造工程図である。
製造工程図である。
【図３】本発明に係るＬＤＤ構造を有するＣＭＯＳ電界
効果トランジスタの製造工程図である。
効果トランジスタの製造工程図である。
【図４】本発明に係るＬＤＤ構造を有するＣＭＯＳ電界
効果トランジスタの製造工程図である。
効果トランジスタの製造工程図である。
【図５】ｐチャネルトランジスタとｎチャネルトランジ
スタのゲート電極の導電型が異なるＣＭＯＳ電界効果ト
ランジスタの製造工程図である。
スタのゲート電極の導電型が異なるＣＭＯＳ電界効果ト
ランジスタの製造工程図である。
【図６】３層レジスト膜を使用する場合のＣＭＯＳ電界
効果トランジスタの製造工程図である。
効果トランジスタの製造工程図である。
【図７】３層レジスト膜を使用する場合のＣＭＯＳ電界
効果トランジスタの製造工程図である。
効果トランジスタの製造工程図である。
【図８】従来技術に係るＣＭＯＳ電界効果トランジスタ
の製造工程図である。
の製造工程図である。
【図９】従来技術に係るＣＭＯＳ電界効果トランジスタ
の製造工程図である。
の製造工程図である。
【図１０】従来技術に係るＣＭＯＳ電界効果トランジス
タの製造工程図である。
タの製造工程図である。
【図１１】従来技術に係るＣＭＯＳ電界効果トランジス
タの製造工程図である。
タの製造工程図である。
【図１２】従来技術に係るＬＤＤ構造を有するＭＯＳ電
界効果トランジスタの製造工程図である。
界効果トランジスタの製造工程図である。
【図１３】イオン注入の加速エネルギーと処理時間との
関係を示すグラフである。
関係を示すグラフである。
１ シリコン基板 ２ 酸化膜 ３ 窒化シリコン膜 ４・６・８・９・１４・１５・１６・１８・２０・２２
・２５・２７・３３・３５・３６・３７ レジスト膜 ５ ｐ−ウエル ７ ｎ−ウエル １０ チャネルストップ １１ フィールド酸化膜 １２ ゲート酸化膜 １３ シリコン層 １７ ゲート電極 １９・２８ ｐ型ソース・ドレイン ２１・２６ ｎ型ソース・ドレイン ２３ ＬＤＤ領域 ２４ サイドウォール絶縁膜 ２９ アモルファスカーボン膜 ３０ 絶縁膜 ３１ コンタクトホール ３２ 電極 ３４ ＳＯＧ膜
・２５・２７・３３・３５・３６・３７ レジスト膜 ５ ｐ−ウエル ７ ｎ−ウエル １０ チャネルストップ １１ フィールド酸化膜 １２ ゲート酸化膜 １３ シリコン層 １７ ゲート電極 １９・２８ ｐ型ソース・ドレイン ２１・２６ ｎ型ソース・ドレイン ２３ ＬＤＤ領域 ２４ サイドウォール絶縁膜 ２９ アモルファスカーボン膜 ３０ 絶縁膜 ３１ コンタクトホール ３２ 電極 ３４ ＳＯＧ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/027 21/8238 27/092 Ｈ０１Ｌ 21/30 ５７４ 27/08 ３２１ Ｄ ３２１ Ｅ
Claims (6)
- 【請求項１】 半導体層上に多層レジスト膜の少なくと
も１層を形成した状態で、該少なくとも１層を貫通する
加速エネルギーをもって前記半導体層に不純物をイオン
注入して該半導体層の抵抗を低減する工程を有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法を
使用して製造された低抵抗の半導体層を前記多層レジス
ト膜よりなるエッチングマスクを使用してパターニング
してＭＯＳ型電界効果トランジスタのゲート電極を形成
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体基板上に請求項２記載の方法を使
用してゲート電極を形成し、 該ゲート電極上に前記多層レジスト膜よりなるエッチン
グマスクの少なくとも１層を残留させた状態で前記半導
体基板に不純物をイオン注入してソース・ドレインを形
成する工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項４】 前記多層レジスト膜は２層よりなり、下
層はアモルファスカーボン膜であり、上層は通常のレジ
スト膜であることを特徴とする請求項１、２、または、
３記載の半導体装置の製造方法。 - 【請求項５】 前記多層レジスト膜は３層よりなり、下
層は平坦化レジスト膜であり、中間層はスピンオングラ
ス（ＳＯＧ）膜であり、上層は通常のレジスト膜である
ことを特徴とする請求項１、２、または、３記載の半導
体装置の製造方法。 - 【請求項６】 前記多層レジスト膜は３層よりなり、下
層はアモルファスカーボン膜であり、中間層はスピンオ
ングラス（ＳＯＧ）膜であり、上層は通常のレジスト膜
であることを特徴とする請求項１、２、または、３記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170553A JPH0837300A (ja) | 1994-07-22 | 1994-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170553A JPH0837300A (ja) | 1994-07-22 | 1994-07-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837300A true JPH0837300A (ja) | 1996-02-06 |
Family
ID=15907005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6170553A Withdrawn JPH0837300A (ja) | 1994-07-22 | 1994-07-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837300A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284468A (ja) * | 2000-03-30 | 2001-10-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100313716B1 (ko) * | 1999-04-08 | 2001-11-15 | 김영환 | 씨모스 소자의 제조방법 |
| KR100792402B1 (ko) * | 2005-12-28 | 2008-01-09 | 주식회사 하이닉스반도체 | 듀얼폴리게이트를 갖는 반도체소자의 제조 방법 |
| KR20150111966A (ko) * | 2013-01-22 | 2015-10-06 | 티이엘 에프에스아이, 인코포레이티드 | 기판으로부터 탄소 재료를 제거하기 위한 프로세스 |
-
1994
- 1994-07-22 JP JP6170553A patent/JPH0837300A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313716B1 (ko) * | 1999-04-08 | 2001-11-15 | 김영환 | 씨모스 소자의 제조방법 |
| JP2001284468A (ja) * | 2000-03-30 | 2001-10-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100792402B1 (ko) * | 2005-12-28 | 2008-01-09 | 주식회사 하이닉스반도체 | 듀얼폴리게이트를 갖는 반도체소자의 제조 방법 |
| US7560327B2 (en) | 2005-12-28 | 2009-07-14 | Hynix Semiconductor Inc. | Method of fabricating semiconductor device with dual gate structure |
| KR20150111966A (ko) * | 2013-01-22 | 2015-10-06 | 티이엘 에프에스아이, 인코포레이티드 | 기판으로부터 탄소 재료를 제거하기 위한 프로세스 |
| JP2016507157A (ja) * | 2013-01-22 | 2016-03-07 | ティーイーエル エフエスアイ，インコーポレイティド | 基板からカーボン材料を除去する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0294477A (ja) | 半導体装置及びその製造方法 | |
| US6242311B1 (en) | Method of fabricating a semiconductor device with silicided gates and peripheral region | |
| JP2004014875A (ja) | 半導体装置及びその製造方法 | |
| US5726081A (en) | Method of fabricating metal contact of ultra-large-scale integration metal-oxide semiconductor field effect transistor with silicon-on-insulator structure | |
| US6333249B2 (en) | Method for fabricating a semiconductor device | |
| US5407839A (en) | MOS manufacturing process having reduced gate insulator defects | |
| US6657263B2 (en) | MOS transistors having dual gates and self-aligned interconnect contact windows | |
| JPH0837300A (ja) | 半導体装置の製造方法 | |
| US5656520A (en) | Semiconductor device and method of manufacturing the same | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| US6674114B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2796047B2 (ja) | Ｃｍｏｓトランジスタの製造方法 | |
| KR100292939B1 (ko) | 반도체장치및그의제조방법 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JP2919690B2 (ja) | 半導体装置の製造方法 | |
| JP3235091B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP3363675B2 (ja) | 半導体装置の製造方法 | |
| JPH11274486A (ja) | 半導体装置およびその製造方法 | |
| JPH08186252A (ja) | 半導体装置 | |
| JPH06232394A (ja) | 半導体装置の製造方法 | |
| JPH07130997A (ja) | 高耐圧化トランジスタの製造方法 | |
| JPH07122741A (ja) | 半導体装置の製造方法 | |
| JP2000114393A (ja) | 半導体装置の製造方法 | |
| JPH0964361A (ja) | 半導体装置の製造方法 | |
| JP2000058474A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |