JPH08306885A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH08306885A JPH08306885A JP8105425A JP10542596A JPH08306885A JP H08306885 A JPH08306885 A JP H08306885A JP 8105425 A JP8105425 A JP 8105425A JP 10542596 A JP10542596 A JP 10542596A JP H08306885 A JPH08306885 A JP H08306885A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/482—Bit lines
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines
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Abstract
(57)【要約】
【課題】埋没ビットライン型のDRAMセル及びその製造方
法を提供する。 【解決手段】半導体基板に形成され、突出部Ｔを有する
長方形の活性領域５０、半導体基板の表面の活性領域５
０以外の領域の下に形成された素子分離膜、素該子分離
膜に埋込まれて形成され、活性領域５０の突出部Ｔと側
面が接触するビットラインを含むことを特徴とする。従
って、二重の素子分離膜の形成工程及びビットラインコ
ンタクトを形成するための写真工程を省略でき、工程を
単純化し、工程マージンを確保できる。
法を提供する。 【解決手段】半導体基板に形成され、突出部Ｔを有する
長方形の活性領域５０、半導体基板の表面の活性領域５
０以外の領域の下に形成された素子分離膜、素該子分離
膜に埋込まれて形成され、活性領域５０の突出部Ｔと側
面が接触するビットラインを含むことを特徴とする。従
って、二重の素子分離膜の形成工程及びビットラインコ
ンタクトを形成するための写真工程を省略でき、工程を
単純化し、工程マージンを確保できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
及びその製造方法に係り、特にビットラインがセルの素
子分離領域に埋込まれて形成された埋没ビットライン型
の半導体メモリ装置及びその製造方法に関する。
及びその製造方法に係り、特にビットラインがセルの素
子分離領域に埋込まれて形成された埋没ビットライン型
の半導体メモリ装置及びその製造方法に関する。
【従来の技術】半導体メモリ装置の集積度が増加するこ
とにより、各セルが占める面積が減少することになっ
た。このようなセルの大きさの減少に対応してキャパシ
タの有効面積を拡張し、セルのキャパシタンスを増加さ
せる方法が一般化されている。キャパシタの有効面積を
増加させる方法として、積層形構造、トレンチ形構造及
びこの２つの構造を結合した構造も開発されている。し
かし、このような構造の半導体メモリ装置においては、
DRAM単位セル内にトランジスタ、素子分離領域、ビット
ラインコンタクト及びストレージノードコンタクトを形
成する必要がある。従って、面積を最少化して工程マー
ジンを確保するデザインルールが要求され、上記のよう
な構造の実現は、セル面積が、例えば０．５平方μｍ以
下のような非常に小さい場合には一層困難になる。ま
た、既存の構造は、ビットラインが基板の表面上に形成
されているため、写真蝕刻工程のマージンが低くなる。
このような技術上の問題を解決するための方法として、
ビットラインを積層形セルの素子分離領域に埋込んだ埋
没ビットライン（Buried Bit Line：以下BBLと称する）
セルが提案された（参照文献：Symposium on VLSI Tech
nology，題目：“Buride Bit-Line Cell for 64MB DRAM
s”，提案者：Y．Kohyama，T．Yamamoto，A．Sudo，T．
Watanabe，and T．Tanaka，p．17~18，1991）。このBBL
構造は、小さい面積で最大の面積効率を得るためにビッ
トラインをトレンチ形素子分離領域に埋込むことと、側
面ビットラインコンタクトを形成することを特徴とす
る。
とにより、各セルが占める面積が減少することになっ
た。このようなセルの大きさの減少に対応してキャパシ
タの有効面積を拡張し、セルのキャパシタンスを増加さ
せる方法が一般化されている。キャパシタの有効面積を
増加させる方法として、積層形構造、トレンチ形構造及
びこの２つの構造を結合した構造も開発されている。し
かし、このような構造の半導体メモリ装置においては、
DRAM単位セル内にトランジスタ、素子分離領域、ビット
ラインコンタクト及びストレージノードコンタクトを形
成する必要がある。従って、面積を最少化して工程マー
ジンを確保するデザインルールが要求され、上記のよう
な構造の実現は、セル面積が、例えば０．５平方μｍ以
下のような非常に小さい場合には一層困難になる。ま
た、既存の構造は、ビットラインが基板の表面上に形成
されているため、写真蝕刻工程のマージンが低くなる。
このような技術上の問題を解決するための方法として、
ビットラインを積層形セルの素子分離領域に埋込んだ埋
没ビットライン（Buried Bit Line：以下BBLと称する）
セルが提案された（参照文献：Symposium on VLSI Tech
nology，題目：“Buride Bit-Line Cell for 64MB DRAM
s”，提案者：Y．Kohyama，T．Yamamoto，A．Sudo，T．
Watanabe，and T．Tanaka，p．17~18，1991）。このBBL
構造は、小さい面積で最大の面積効率を得るためにビッ
トラインをトレンチ形素子分離領域に埋込むことと、側
面ビットラインコンタクトを形成することを特徴とす
る。
【０００２】以下、 図面に基づきBBLセルを説明する。
図１は、従来のBBLセルを形成するためのマスクパター
ンの一部を示したレイアウト図であって、符号２は第１
フィールド酸化膜を、３はビットラインを、４はビット
ラインコンタクトを、５はゲート電極を、６はストレー
ジ電極を各々形成するためのマスクパターンを示す。図
２は図１のマスクパターンにより製造される半導体メモ
リ装置のＸ方向の垂直断面図である。図２に示すよう
に、半導体基板上に素子分離領域を限定するための第１
フィールド酸化膜２が形成されている。ビットライン３
は、半導体基板の表面の下に埋込まれていて、ドレイン
と接触するためのビットラインコンタクト４がビットラ
イン３の側面に突出している。図３Ａ乃至図３Ｅは、図
１に示す埋没ビットライン型のDRAMセルの製造方法を説
明するためのＹ方向の垂直断面図である。
図１は、従来のBBLセルを形成するためのマスクパター
ンの一部を示したレイアウト図であって、符号２は第１
フィールド酸化膜を、３はビットラインを、４はビット
ラインコンタクトを、５はゲート電極を、６はストレー
ジ電極を各々形成するためのマスクパターンを示す。図
２は図１のマスクパターンにより製造される半導体メモ
リ装置のＸ方向の垂直断面図である。図２に示すよう
に、半導体基板上に素子分離領域を限定するための第１
フィールド酸化膜２が形成されている。ビットライン３
は、半導体基板の表面の下に埋込まれていて、ドレイン
と接触するためのビットラインコンタクト４がビットラ
イン３の側面に突出している。図３Ａ乃至図３Ｅは、図
１に示す埋没ビットライン型のDRAMセルの製造方法を説
明するためのＹ方向の垂直断面図である。
【０００３】先ず、 図３Ａに示すように、通常の素子
分離方法である選択的酸化（Local Oxidation of Silic
on：LOCOS）方法により、第１フィールド酸化膜（図２
の符号２）を形成した後、シリコン窒化膜１４をマスク
として半導体基板１０にトレンチを形成した後、第２フ
ィールド酸化膜１２を前記トレンチの内壁に沿って形成
する。
分離方法である選択的酸化（Local Oxidation of Silic
on：LOCOS）方法により、第１フィールド酸化膜（図２
の符号２）を形成した後、シリコン窒化膜１４をマスク
として半導体基板１０にトレンチを形成した後、第２フ
ィールド酸化膜１２を前記トレンチの内壁に沿って形成
する。
【０００４】次に、図３Ｂに示すように、第２フィール
ド酸化膜１２が形成された半導体基板上に、フォトレジ
スト１６を塗布した後、フォトレジスト１６をパタニン
グして側面ビットラインコンタクトが形成される部分を
限定する。次に、図３Ｃに示すように、フォトレジスト
パターンを蝕刻マスクとして使用し、第２フィールド酸
化膜１２を蝕刻することにより側面ビットラインコンタ
クトを形成する。そして、側面ビットラインコンタクト
が形成された半導体基板の全面に、多結晶シリコン層を
蒸着して薄い多結晶シリコン層１７を形成した後、半導
体基板１０にAsイオンを注入してソース／ドレイン１８
を形成する。
ド酸化膜１２が形成された半導体基板上に、フォトレジ
スト１６を塗布した後、フォトレジスト１６をパタニン
グして側面ビットラインコンタクトが形成される部分を
限定する。次に、図３Ｃに示すように、フォトレジスト
パターンを蝕刻マスクとして使用し、第２フィールド酸
化膜１２を蝕刻することにより側面ビットラインコンタ
クトを形成する。そして、側面ビットラインコンタクト
が形成された半導体基板の全面に、多結晶シリコン層を
蒸着して薄い多結晶シリコン層１７を形成した後、半導
体基板１０にAsイオンを注入してソース／ドレイン１８
を形成する。
【０００５】次に、 図３Ｄに示すように、ソース／ド
レイン１８が形成された半導体基板上の全面に、多結晶
シリコンまたは耐火金属シリサイドのような、ビットラ
インを構成する物質を蒸着し、前記トレンチを埋込んだ
ビットライン２０を形成する。
レイン１８が形成された半導体基板上の全面に、多結晶
シリコンまたは耐火金属シリサイドのような、ビットラ
インを構成する物質を蒸着し、前記トレンチを埋込んだ
ビットライン２０を形成する。
【０００６】次に、図３Ｅに示すように、ビットライン
２０が形成されている半導体基板１０上に、第３フィー
ルド酸化膜２２を形成し、シリコン窒化膜１４を除去す
る。その後、通常の方法により、トランジスタのゲート
電極及びキャパシタが形成される。
２０が形成されている半導体基板１０上に、第３フィー
ルド酸化膜２２を形成し、シリコン窒化膜１４を除去す
る。その後、通常の方法により、トランジスタのゲート
電極及びキャパシタが形成される。
【０００７】上記のようなBBLセル構造によれば、ビッ
トラインをセルの素子分離領域に埋込んで形成すること
により半導体基板上の段差が改善される。従って、微細
パターンの形成が容易になり、セル面積を縮小すること
ができる。しかし、上記のようなBBLセルの構造は、第
１に、ビットラインが埋込まれるトレンチ形の素子分離
領域を形成する工程と、さらにLOCOS方法を利用してゲ
ート、ソース、ドレインからなる素子領域を形成する工
程との２つの素子分離工程を利用するために工程が複雑
になるという短所がある。第２に、ビットラインを形成
するための写真工程と、ビットラインコンタクトを形成
するための写真工程が各々必要であるため工程が複雑に
なるという短所がある。
トラインをセルの素子分離領域に埋込んで形成すること
により半導体基板上の段差が改善される。従って、微細
パターンの形成が容易になり、セル面積を縮小すること
ができる。しかし、上記のようなBBLセルの構造は、第
１に、ビットラインが埋込まれるトレンチ形の素子分離
領域を形成する工程と、さらにLOCOS方法を利用してゲ
ート、ソース、ドレインからなる素子領域を形成する工
程との２つの素子分離工程を利用するために工程が複雑
になるという短所がある。第２に、ビットラインを形成
するための写真工程と、ビットラインコンタクトを形成
するための写真工程が各々必要であるため工程が複雑に
なるという短所がある。
【発明が解決しょうとする課題】本発明の目的は、製造
工程を単純化し、工程マージンを確保し得る埋没ビット
ライン型の半導体メモリ装置を提供することにある。本
発明の他の目的は、かかる埋没ビットライン型の半導体
メモリ装置に好適な製造方法を提供することにある。
工程を単純化し、工程マージンを確保し得る埋没ビット
ライン型の半導体メモリ装置を提供することにある。本
発明の他の目的は、かかる埋没ビットライン型の半導体
メモリ装置に好適な製造方法を提供することにある。
【課題を解決するための手段】上記目的を達成するため
の本発明による埋没ビットラインDRAMは、半導体基板に
形成され、突出されたタップを有する長方形の活性領域
と、半導体基板の前記活性領域以外の領域の下に形成さ
れた素子分離膜と、前記素子分離膜に埋込まれて形成さ
れ、前記活性領域のタップと側面において接触するビッ
トラインを含むことを特徴とする。前記タップにはトラ
ンジスタのドレインが形成され、前記ビットラインは前
記活性領域の長手方向と平行になるように配置されるこ
とが望ましい。
の本発明による埋没ビットラインDRAMは、半導体基板に
形成され、突出されたタップを有する長方形の活性領域
と、半導体基板の前記活性領域以外の領域の下に形成さ
れた素子分離膜と、前記素子分離膜に埋込まれて形成さ
れ、前記活性領域のタップと側面において接触するビッ
トラインを含むことを特徴とする。前記タップにはトラ
ンジスタのドレインが形成され、前記ビットラインは前
記活性領域の長手方向と平行になるように配置されるこ
とが望ましい。
【０００８】上記他の目的を達成するための本発明によ
る埋没ビットラインDRAMの製造方法は、半導体基板の非
活性領域を蝕刻して突出されたタップを有する長方形の
活性領域を形成する第１工程と、前記蝕刻された部分を
絶縁物質として埋立てて素子分離膜を形成する第２工程
と、前記素子分離膜を部分的に蝕刻し、前記タップの側
面を露出するようなトレンチを形成する第３工程と、前
記トレンチに導電物質を埋立てることにより、前記素子
分離膜に埋込まれ、前記側面において前記タップと接触
するビットラインを形成する第４工程と、前記ビットラ
イン上に絶縁物質を蒸着する第５工程を含むことを特徴
とする。前記トレンチは、前記活性領域の長手方向と平
行になるように形成され、前記第１工程の後に、前記半
導体基板を酸化させる工程をさらに含むことが望まし
い。前記第２工程は、活性領域が形成された結果物の全
面に絶縁物質を塗布する工程と、CMPにより前記絶縁物
質をエッチバックして前記活性領域の表面を露出させる
工程を含むことが望ましい。前記第４工程は、トレンチ
が形成された結果物の全面に導電物質を蒸着する工程
と、前記活性領域の表面の下まで前記導電物質をエッチ
バックする工程とを含むことが望ましい。前記ビットラ
インは、多結晶シリコン、金属またはシリサイドの中何
れか１つの物質で形成し得る。前記ビットラインを金属
またはシリサイドで形成する場合には、ビットラインを
形成するための物質を塗布する前に、ビットラインコン
タクトをオームコンタクトとして形成するために不純物
イオンを注入する工程を実施することが望ましい。前記
第５工程は、ビットラインが形成された結果物の全面に
絶縁物質を塗布する工程と、前記活性領域の表面が露出
すように前記絶縁物質をエッチバックする工程とを含む
ことが望ましい。
る埋没ビットラインDRAMの製造方法は、半導体基板の非
活性領域を蝕刻して突出されたタップを有する長方形の
活性領域を形成する第１工程と、前記蝕刻された部分を
絶縁物質として埋立てて素子分離膜を形成する第２工程
と、前記素子分離膜を部分的に蝕刻し、前記タップの側
面を露出するようなトレンチを形成する第３工程と、前
記トレンチに導電物質を埋立てることにより、前記素子
分離膜に埋込まれ、前記側面において前記タップと接触
するビットラインを形成する第４工程と、前記ビットラ
イン上に絶縁物質を蒸着する第５工程を含むことを特徴
とする。前記トレンチは、前記活性領域の長手方向と平
行になるように形成され、前記第１工程の後に、前記半
導体基板を酸化させる工程をさらに含むことが望まし
い。前記第２工程は、活性領域が形成された結果物の全
面に絶縁物質を塗布する工程と、CMPにより前記絶縁物
質をエッチバックして前記活性領域の表面を露出させる
工程を含むことが望ましい。前記第４工程は、トレンチ
が形成された結果物の全面に導電物質を蒸着する工程
と、前記活性領域の表面の下まで前記導電物質をエッチ
バックする工程とを含むことが望ましい。前記ビットラ
インは、多結晶シリコン、金属またはシリサイドの中何
れか１つの物質で形成し得る。前記ビットラインを金属
またはシリサイドで形成する場合には、ビットラインを
形成するための物質を塗布する前に、ビットラインコン
タクトをオームコンタクトとして形成するために不純物
イオンを注入する工程を実施することが望ましい。前記
第５工程は、ビットラインが形成された結果物の全面に
絶縁物質を塗布する工程と、前記活性領域の表面が露出
すように前記絶縁物質をエッチバックする工程とを含む
ことが望ましい。
【発明の実施の形態】以下、添付図面に基づいて本発明
の実施の形態を詳細に説明する。図４は本発明による埋
没ビットライン型のDRAMセルの製造に使用されるマスク
パターンを示すレイアウト図である。
の実施の形態を詳細に説明する。図４は本発明による埋
没ビットライン型のDRAMセルの製造に使用されるマスク
パターンを示すレイアウト図である。
【０００９】図４において、実線で囲まれた部分５０
は、活性領域を形成するためのマスクパターンを示す。
横長の帯上の形状を有する一点鎖線で囲まれた部分５２
は、ビットラインを形成するためのマスクパターンを示
す。活性領域を形成するためのマスクパターン５０を横
切って配され、斜線で囲まれた部分５４は、ゲート電極
を形成するためのマスクパターンを示す。そして、活性
領域５０内の×を付した部分５６は、ストレージノード
コンタクトを形成するためのマスクパターンを示す。活
性領域を形成するためのマスクパターン５０とゲート電
極を形成するためのマスクパターン５４とが重なる部分
は、トランジスタのゲートとなり、その左側の領域及び
右側の領域はソース／ドレインを形成する部分である。
トランジスタのソースが形成される部分には、ストレー
ジ電極とソースを接触させるためのストレージノードコ
ンタクトが配置されている。
は、活性領域を形成するためのマスクパターンを示す。
横長の帯上の形状を有する一点鎖線で囲まれた部分５２
は、ビットラインを形成するためのマスクパターンを示
す。活性領域を形成するためのマスクパターン５０を横
切って配され、斜線で囲まれた部分５４は、ゲート電極
を形成するためのマスクパターンを示す。そして、活性
領域５０内の×を付した部分５６は、ストレージノード
コンタクトを形成するためのマスクパターンを示す。活
性領域を形成するためのマスクパターン５０とゲート電
極を形成するためのマスクパターン５４とが重なる部分
は、トランジスタのゲートとなり、その左側の領域及び
右側の領域はソース／ドレインを形成する部分である。
トランジスタのソースが形成される部分には、ストレー
ジ電極とソースを接触させるためのストレージノードコ
ンタクトが配置されている。
【００１０】以上のようなレイアウトにおいて、活性領
域を形成するためのマスクパターン５０は、突出部Ｔを
有する長方形であり、活性領域を除いた残り部分は、全
て素子分離領域となる。突出部Ｔは、ビットラインを形
成するためのマスクパターン５２と部分的にオーバラッ
プしている。オーバラップした部分は、ビットラインと
ドレインを接触させるビットラインコンタクトが形成さ
れる部分である。図５Ａは、図４に示すレイアウトのＸ
-Ｘ’方向に沿って見た垂直断面図であって、符号１０
０は半導体基板を、１０２はマスクパターンにより形成
された素子分領域を、１３２はゲート絶縁膜を、１３４
はトランジスタのゲートを、１３６及び１４０はトラン
ジスタを絶縁するための第１絶縁層及び第２絶縁層を、
１３８及び１３８’はトランジスタのソース及びドレイ
ンを、１５０はキャパシタのストレージ電極を、１６０
はキャパシタの誘電体膜を、１７０はキャパシタのプレ
ート電極を各々示す。
域を形成するためのマスクパターン５０は、突出部Ｔを
有する長方形であり、活性領域を除いた残り部分は、全
て素子分離領域となる。突出部Ｔは、ビットラインを形
成するためのマスクパターン５２と部分的にオーバラッ
プしている。オーバラップした部分は、ビットラインと
ドレインを接触させるビットラインコンタクトが形成さ
れる部分である。図５Ａは、図４に示すレイアウトのＸ
-Ｘ’方向に沿って見た垂直断面図であって、符号１０
０は半導体基板を、１０２はマスクパターンにより形成
された素子分領域を、１３２はゲート絶縁膜を、１３４
はトランジスタのゲートを、１３６及び１４０はトラン
ジスタを絶縁するための第１絶縁層及び第２絶縁層を、
１３８及び１３８’はトランジスタのソース及びドレイ
ンを、１５０はキャパシタのストレージ電極を、１６０
はキャパシタの誘電体膜を、１７０はキャパシタのプレ
ート電極を各々示す。
【００１１】図５Ｂは、図４に示すレイアウトのＹ−
Ｙ’方向に沿って見た垂直断面図であって、図５Ｃは同
レイアウトのＺ−Ｚ’方向に沿って見た垂直断面図であ
る。図５Ｂ及び図５Ｃにおいて、符号１２８は、素子分
離領域１０２の中に形成されたビットラインを、１３０
はビットラインを絶縁させるための絶縁層を示す。素子
分離膜１０２（以下、トレンチ内の領域を素子分離領
域、同領域の素子分離用の膜を素子分離膜という）は、
半導体基板の表面の下に埋込まれていて、素子分離領域
１０２が形成されない残り部分が活性領域である。ビッ
トライン１２８は素子分離膜１０２の中に埋込まれてい
るため半導体基板と絶縁されている。ビットライン１２
８の上部には絶縁層１３０が形成されており、これによ
り、ビットライン１２８と上部に形成される導電層とが
絶縁される。ビットラインの側面のビットラインコンタ
クトが形成される部分は素子分離膜１０２が除去され、
これにより、ビットライン１２８とドレイン１３８、１
３８’が直接接触することになる。ビットライン１２８
とドレイン１３８、１３８’が接触する部分は、図４に
示すレイアウト図において、活性領域を形成するための
マスクパターン（図４の５０）の突出部Ｔとビットライ
ンを形成するためのマスクパターン（図４の５２）とが
オーバラップした部分である。図５Ａ乃至図５Ｃの断面
図に示す構造によれば、ビットラインが半導体基板の表
面の下に形成された素子分離領域内に、素子分離膜によ
って囲まれるようにして埋込まれ、ビットラインコンタ
クトがビットラインの側面に形成されることにより、ビ
ットラインコンタクトが占める面積が小さくなく。
Ｙ’方向に沿って見た垂直断面図であって、図５Ｃは同
レイアウトのＺ−Ｚ’方向に沿って見た垂直断面図であ
る。図５Ｂ及び図５Ｃにおいて、符号１２８は、素子分
離領域１０２の中に形成されたビットラインを、１３０
はビットラインを絶縁させるための絶縁層を示す。素子
分離膜１０２（以下、トレンチ内の領域を素子分離領
域、同領域の素子分離用の膜を素子分離膜という）は、
半導体基板の表面の下に埋込まれていて、素子分離領域
１０２が形成されない残り部分が活性領域である。ビッ
トライン１２８は素子分離膜１０２の中に埋込まれてい
るため半導体基板と絶縁されている。ビットライン１２
８の上部には絶縁層１３０が形成されており、これによ
り、ビットライン１２８と上部に形成される導電層とが
絶縁される。ビットラインの側面のビットラインコンタ
クトが形成される部分は素子分離膜１０２が除去され、
これにより、ビットライン１２８とドレイン１３８、１
３８’が直接接触することになる。ビットライン１２８
とドレイン１３８、１３８’が接触する部分は、図４に
示すレイアウト図において、活性領域を形成するための
マスクパターン（図４の５０）の突出部Ｔとビットライ
ンを形成するためのマスクパターン（図４の５２）とが
オーバラップした部分である。図５Ａ乃至図５Ｃの断面
図に示す構造によれば、ビットラインが半導体基板の表
面の下に形成された素子分離領域内に、素子分離膜によ
って囲まれるようにして埋込まれ、ビットラインコンタ
クトがビットラインの側面に形成されることにより、ビ
ットラインコンタクトが占める面積が小さくなく。
【００１２】次に、図６Ａ乃至図１０Ｃに基づいて本実
施の形態に係る埋没ビットライン型のDRAMセルの製造方
法を説明する。図６Ａ乃至図１０Ｃにおいて、各図のＡ
は図４に示すレイアウト図をＸ−Ｘ’方向に、各図のＢ
はＹ−Ｙ’方向に、各図のＣはＺ−Ｚ’方向に沿って見
た垂直断面図である。本実施の形態の埋没ビットライン
DRAMセルの製造方法は、第１工程として素子分離膜（領
域）の形成工程、第２工程としてビットライン及びビッ
トラインコンタクトの形成工程、第３工程としてゲート
の形成工程、第４工程としてソース及びドレインの形成
工程、第５工程としてキャパシタの形成工程を有する。
図６Ａ乃至図６Ｃは、素子分離膜（領域）１０２を形成
する工程を示す断面図である。
施の形態に係る埋没ビットライン型のDRAMセルの製造方
法を説明する。図６Ａ乃至図１０Ｃにおいて、各図のＡ
は図４に示すレイアウト図をＸ−Ｘ’方向に、各図のＢ
はＹ−Ｙ’方向に、各図のＣはＺ−Ｚ’方向に沿って見
た垂直断面図である。本実施の形態の埋没ビットライン
DRAMセルの製造方法は、第１工程として素子分離膜（領
域）の形成工程、第２工程としてビットライン及びビッ
トラインコンタクトの形成工程、第３工程としてゲート
の形成工程、第４工程としてソース及びドレインの形成
工程、第５工程としてキャパシタの形成工程を有する。
図６Ａ乃至図６Ｃは、素子分離膜（領域）１０２を形成
する工程を示す断面図である。
【００１３】この素子分離膜の形成工程は、半導体基板
１００上にパッド酸化膜１２０を形成する第１工程、パ
ッド酸化膜１２０上に第１窒化膜１２２を積層する第２
工程、第１窒化膜１２２上の素子分離領域に開口部を有
する第１感光膜パターン（図示せず）を形成する第３工
程、第１感光膜パターンを蝕刻マスクとして第１窒化膜
１２２及びパッド酸化膜１２０を蝕刻して素子分離領域
の半導体基板１００を露出させる第４工程、露出された
部分の半導体基板１００を蝕刻して第１トレンチを形成
する第５工程、形成した第１トレンチを絶縁物質で埋込
む第６工程、その結果物上の全面に対して化学的・物理
的研磨（Chemical Mechanical Polishing：以下CMPと称
する）を施してトレンチに埋込まれた絶縁物質の表面を
平坦化する第７工程を有する。具体的には、パッド酸化
膜１２０は、熱酸化方法により１００〜３００Åほどの
厚さで形成され、第１窒化膜１２２は、１０００〜数千
Åほどの厚さで形成される。前記第１感光膜パターン
（図示せず）は、図４に示す活性領域を形成するための
マスクパターン５０を利用して形成し、第１トレンチ
は、３０００〜５０００Åほどの深さで形成することが
望ましい。
１００上にパッド酸化膜１２０を形成する第１工程、パ
ッド酸化膜１２０上に第１窒化膜１２２を積層する第２
工程、第１窒化膜１２２上の素子分離領域に開口部を有
する第１感光膜パターン（図示せず）を形成する第３工
程、第１感光膜パターンを蝕刻マスクとして第１窒化膜
１２２及びパッド酸化膜１２０を蝕刻して素子分離領域
の半導体基板１００を露出させる第４工程、露出された
部分の半導体基板１００を蝕刻して第１トレンチを形成
する第５工程、形成した第１トレンチを絶縁物質で埋込
む第６工程、その結果物上の全面に対して化学的・物理
的研磨（Chemical Mechanical Polishing：以下CMPと称
する）を施してトレンチに埋込まれた絶縁物質の表面を
平坦化する第７工程を有する。具体的には、パッド酸化
膜１２０は、熱酸化方法により１００〜３００Åほどの
厚さで形成され、第１窒化膜１２２は、１０００〜数千
Åほどの厚さで形成される。前記第１感光膜パターン
（図示せず）は、図４に示す活性領域を形成するための
マスクパターン５０を利用して形成し、第１トレンチ
は、３０００〜５０００Åほどの深さで形成することが
望ましい。
【００１４】ここで、前記第１トレンチを形成するため
に基板１００を蝕刻した後に、蝕刻時に損傷した表面を
復旧するための熱酸化工程を追加しても良い。前記第１
トレンチを埋込むために、例えば化学気相蒸着（Chemic
al Vapor Deposition：以下CVDと称する）方法で、酸化
膜を６０００〜１５０００Åほどの厚さで蒸着した後、
前記第１トレンチの内部にのみ酸化膜が形成されるよう
に、第１窒化膜１２２の表面が現れるまで結果物の全面
に反応性イオン蝕刻またはCMP工程を施して不要な酸化
膜を除去する。また素子間の分離特性を改善するために
半導体基板１００を蝕刻した後、チャンネル阻止用イオ
ン注入を施しても良い。
に基板１００を蝕刻した後に、蝕刻時に損傷した表面を
復旧するための熱酸化工程を追加しても良い。前記第１
トレンチを埋込むために、例えば化学気相蒸着（Chemic
al Vapor Deposition：以下CVDと称する）方法で、酸化
膜を６０００〜１５０００Åほどの厚さで蒸着した後、
前記第１トレンチの内部にのみ酸化膜が形成されるよう
に、第１窒化膜１２２の表面が現れるまで結果物の全面
に反応性イオン蝕刻またはCMP工程を施して不要な酸化
膜を除去する。また素子間の分離特性を改善するために
半導体基板１００を蝕刻した後、チャンネル阻止用イオ
ン注入を施しても良い。
【００１５】図６Ａ乃至図６Ｃにより説明した素子分離
膜（領域）の形成工程の後、シリコンが残っている部分
は素子が形成される活性領域であり、シリコンがトレン
チ形状に蝕刻され、絶縁物質が埋込まれた部分（酸化膜
が形成された部分）は、素子分離領域となる。図７Ａ乃
至図７Ｃは、ビットラインを形成するための写真蝕刻工
程を示した断面図である。
膜（領域）の形成工程の後、シリコンが残っている部分
は素子が形成される活性領域であり、シリコンがトレン
チ形状に蝕刻され、絶縁物質が埋込まれた部分（酸化膜
が形成された部分）は、素子分離領域となる。図７Ａ乃
至図７Ｃは、ビットラインを形成するための写真蝕刻工
程を示した断面図である。
【００１６】この写真蝕刻工程は、素子分離膜（領域）
１０２が形成された結果物上に、ビットラインを形成す
るための第２感光膜パターン１２４を形成する第１工
程、第２感光膜パターン１２４を蝕刻マスクとして、素
子分離膜１０２を蝕刻することにより第２トレンチ１２
６を形成する第２工程を有する。具体的には、素子分離
膜１０２が形成された結果物上に感光物質を塗布した
後、図４に示すビットラインを形成するためのマスクパ
ターン５２を利用して前記感光物質をパタニングするこ
とにより第２感光膜パターン１２４を形成する。次い
で、第２感光膜パターン１２４を蝕刻マスクとして、前
記第１トレンチの内部に埋込まれた酸化膜を、５００〜
１５００Åほどの厚さが残るまで蝕刻することにより、
ビットラインを形成するための第２トレンチ１２６を形
成する。この際、図７Ｂに示すように、突出部Ｔには素
子分離膜１０２である酸化膜が残らず基板が露出され、
この部分に後続の工程でビットラインコンタクトが形成
されることになる。
１０２が形成された結果物上に、ビットラインを形成す
るための第２感光膜パターン１２４を形成する第１工
程、第２感光膜パターン１２４を蝕刻マスクとして、素
子分離膜１０２を蝕刻することにより第２トレンチ１２
６を形成する第２工程を有する。具体的には、素子分離
膜１０２が形成された結果物上に感光物質を塗布した
後、図４に示すビットラインを形成するためのマスクパ
ターン５２を利用して前記感光物質をパタニングするこ
とにより第２感光膜パターン１２４を形成する。次い
で、第２感光膜パターン１２４を蝕刻マスクとして、前
記第１トレンチの内部に埋込まれた酸化膜を、５００〜
１５００Åほどの厚さが残るまで蝕刻することにより、
ビットラインを形成するための第２トレンチ１２６を形
成する。この際、図７Ｂに示すように、突出部Ｔには素
子分離膜１０２である酸化膜が残らず基板が露出され、
この部分に後続の工程でビットラインコンタクトが形成
されることになる。
【００１７】第２トレンチ１２６の形成後、その結果物
から第２感光膜パターン１２４を除去する。図８Ａ乃至
図８Ｃは、ビットライン１２８を形成する工程を示す断
面図である。
から第２感光膜パターン１２４を除去する。図８Ａ乃至
図８Ｃは、ビットライン１２８を形成する工程を示す断
面図である。
【００１８】このビットラインの形成工程は、第２トレ
ンチが形成された結果物に対してビットライン用の導電
物質を蒸着した後、それをエッチバックして第２トレン
チの一部を埋立てるビットライン１２８を形成する第１
工程、ビットライン１２８が形成された結果物上に絶縁
物質を堆積した後、それを平坦化することにより第１絶
縁層１３０を形成する第２工程、第１窒化膜１２２を除
去する第３工程、トランジスタのスレショルド電圧の調
節及びウェルの形成のための不純物イオンを注入する第
４工程を有する。具体的には、第２トレンチが形成され
た結果物上に、例えば不純物がドーピングされた多結晶
シリコンを蒸着した後、１０００〜２０００Åほどの厚
さのみ残るようにエッチバックを施し、第２トレンチの
一部を充填することによりビットライン１２８を形成す
る。
ンチが形成された結果物に対してビットライン用の導電
物質を蒸着した後、それをエッチバックして第２トレン
チの一部を埋立てるビットライン１２８を形成する第１
工程、ビットライン１２８が形成された結果物上に絶縁
物質を堆積した後、それを平坦化することにより第１絶
縁層１３０を形成する第２工程、第１窒化膜１２２を除
去する第３工程、トランジスタのスレショルド電圧の調
節及びウェルの形成のための不純物イオンを注入する第
４工程を有する。具体的には、第２トレンチが形成され
た結果物上に、例えば不純物がドーピングされた多結晶
シリコンを蒸着した後、１０００〜２０００Åほどの厚
さのみ残るようにエッチバックを施し、第２トレンチの
一部を充填することによりビットライン１２８を形成す
る。
【００１９】ビットラインコンタクトは、活性領域とビ
ットライン１２８の側面とを接触させ、別の写真蝕刻工
程を施すことなくビットライン１２８に自己整合させて
形成される。また、前記ビットラインコンタクトが形成
された部分を除く部分においては、ビットライン１２８
と活性領域とは、第１絶縁層１３０及び素子分離膜１０
２により分離（絶縁）されている。また、ビットライン
１２８の上層及び下層には、絶縁物質（素子分離膜１０
２及び第１絶縁層１３０）が配されているため、前記ビ
ットラインコンタクトが形成された部分を除き、ビット
ライン１２８は基板１００と分離され、埋没ビットライ
ン構造を成す。ビットライン１２８を形成するための物
質として、金属またはシリサイドを使用する場合には、
ビットラインコンタクトをオームコンタクトとするため
に、ビットラインの構成物質を蒸着する前に不純物イオ
ンを注入する必要があるが、本実施の形態のように、ド
ーピングされた多結晶シリコンを使用する場合にはイオ
ン注入を施さなくても良い。
ットライン１２８の側面とを接触させ、別の写真蝕刻工
程を施すことなくビットライン１２８に自己整合させて
形成される。また、前記ビットラインコンタクトが形成
された部分を除く部分においては、ビットライン１２８
と活性領域とは、第１絶縁層１３０及び素子分離膜１０
２により分離（絶縁）されている。また、ビットライン
１２８の上層及び下層には、絶縁物質（素子分離膜１０
２及び第１絶縁層１３０）が配されているため、前記ビ
ットラインコンタクトが形成された部分を除き、ビット
ライン１２８は基板１００と分離され、埋没ビットライ
ン構造を成す。ビットライン１２８を形成するための物
質として、金属またはシリサイドを使用する場合には、
ビットラインコンタクトをオームコンタクトとするため
に、ビットラインの構成物質を蒸着する前に不純物イオ
ンを注入する必要があるが、本実施の形態のように、ド
ーピングされた多結晶シリコンを使用する場合にはイオ
ン注入を施さなくても良い。
【００２０】第１絶縁層１３０が形成された結果物から
活性領域上の第１窒化膜１２２を除去した後、パッド酸
化膜１２０をエッチバックする。この際、パッド酸化膜
１２０を除去する前に、半導体基板１０の活性領域に対
して、トランジスタのスレショルド電圧の調整及びウェ
ルの形成のためにイオン注入を行うことが望ましい。図
９Ａ乃至図９Ｃは、ゲート電極１３４を形成する工程を
示す断面図である。
活性領域上の第１窒化膜１２２を除去した後、パッド酸
化膜１２０をエッチバックする。この際、パッド酸化膜
１２０を除去する前に、半導体基板１０の活性領域に対
して、トランジスタのスレショルド電圧の調整及びウェ
ルの形成のためにイオン注入を行うことが望ましい。図
９Ａ乃至図９Ｃは、ゲート電極１３４を形成する工程を
示す断面図である。
【００２１】このゲート電極の形成工程は、図８Ａ乃至
図８Ｃにより説明したビットラインの形成工程の結果物
上に、ゲート絶縁層１３２を形成する第１工程、ゲート
絶縁層１３２上にゲート電極物質を塗布する第２工程、
ゲート物質上に第２絶縁層１３６を形成する第３工程、
第２絶縁層１３６、ゲート電極物質及びゲート絶縁層１
３２を順次的にパタニングする第４工程、ソース１３８
及びドレイン１３８’を形成する第５工程を有する。具
体的には、ゲート絶縁層１３２は、例えば酸化膜を３０
〜１５０Åほどの厚さで形成する。また、ゲート電極を
形成する物質としては、例えばドーピングされた多結晶
シリコンが好適である。
図８Ｃにより説明したビットラインの形成工程の結果物
上に、ゲート絶縁層１３２を形成する第１工程、ゲート
絶縁層１３２上にゲート電極物質を塗布する第２工程、
ゲート物質上に第２絶縁層１３６を形成する第３工程、
第２絶縁層１３６、ゲート電極物質及びゲート絶縁層１
３２を順次的にパタニングする第４工程、ソース１３８
及びドレイン１３８’を形成する第５工程を有する。具
体的には、ゲート絶縁層１３２は、例えば酸化膜を３０
〜１５０Åほどの厚さで形成する。また、ゲート電極を
形成する物質としては、例えばドーピングされた多結晶
シリコンが好適である。
【００２２】第２絶縁層１３６は、後続の工程でストレ
ージノードを形成する際、ストレージノードとゲート電
極が電気的に短絡されないような厚さで形成し、図４に
示すゲート電極用マスクパターン５４を利用してパタニ
ングする。図１０Ａ乃至図１０Ｃは、第３絶縁層１４
０、ストレージ電極１５０、誘電体膜１６０及びプレー
ト電極１７０を形成する工程を示す断面図である。
ージノードを形成する際、ストレージノードとゲート電
極が電気的に短絡されないような厚さで形成し、図４に
示すゲート電極用マスクパターン５４を利用してパタニ
ングする。図１０Ａ乃至図１０Ｃは、第３絶縁層１４
０、ストレージ電極１５０、誘電体膜１６０及びプレー
ト電極１７０を形成する工程を示す断面図である。
【００２３】この工程は、ゲート電極が形成された結果
物上に、例えばシリコン酸化物のような絶縁物質を塗布
して第３絶縁層を形成する第１工程、第３絶縁層１４０
を部分的に蝕刻してストレージノードコンタクトを形成
する第２工程、その結果物上に導電物質を蒸着すること
によりストレージ電極１５０を形成する第３工程、スト
レージ電極１５０上に高誘電物質を塗布することにより
誘電体膜１６０を形成する第４工程、誘電体膜１６０上
に導電物質を蒸着することによりプレート電極１７０を
形成する第５工程を有する。具体的には、第３絶縁層１
４０の厚さは、トランジスタの動作特性と、後続の工程
で形成されるストレージノードとゲート電極との短絡防
止、自己整合的に形成されるストレージノードコンタク
トの大きさを考慮して決定する。
物上に、例えばシリコン酸化物のような絶縁物質を塗布
して第３絶縁層を形成する第１工程、第３絶縁層１４０
を部分的に蝕刻してストレージノードコンタクトを形成
する第２工程、その結果物上に導電物質を蒸着すること
によりストレージ電極１５０を形成する第３工程、スト
レージ電極１５０上に高誘電物質を塗布することにより
誘電体膜１６０を形成する第４工程、誘電体膜１６０上
に導電物質を蒸着することによりプレート電極１７０を
形成する第５工程を有する。具体的には、第３絶縁層１
４０の厚さは、トランジスタの動作特性と、後続の工程
で形成されるストレージノードとゲート電極との短絡防
止、自己整合的に形成されるストレージノードコンタク
トの大きさを考慮して決定する。
【００２４】図４に示すストレージノードコンタクト用
のマスクパターン５６を使用して第３絶縁層１４０を部
分的に蝕刻することにより、ストレージノードコンタク
トが形成される部分のみシリコンが露出され、残りの部
分は絶縁膜が塗布されているため、ゲート電極とストレ
ージノードとの電気的短絡を防止し、ストレージノード
コンタクトを自己整合的に形成し得る。前記ストレージ
ノードを様々の形で形成することにより二重スタック構
造、フィン構造、スプレッドスタック構造、ボックス構
造及び円筒電極構造等の構造よりなるキャパシタを含む
DRAMセルを実現することができる。前述したように、本
実施の形態は、トレンチを利用して半導体基板の表面下
に素子分離領域を形成し、ビットラインを前記トレンチ
内に形成された素子分離膜に埋込んで形成する。前記ビ
ットラインコンタクトは、素子分離膜が除去された部分
において、ビットラインの側面とドレインとを接触させ
るように形成される。本発明は、上記の実施の形態に限
定されず、本発明の技術的思想の範囲を逸脱しない範囲
で様々な変形が可能である。
のマスクパターン５６を使用して第３絶縁層１４０を部
分的に蝕刻することにより、ストレージノードコンタク
トが形成される部分のみシリコンが露出され、残りの部
分は絶縁膜が塗布されているため、ゲート電極とストレ
ージノードとの電気的短絡を防止し、ストレージノード
コンタクトを自己整合的に形成し得る。前記ストレージ
ノードを様々の形で形成することにより二重スタック構
造、フィン構造、スプレッドスタック構造、ボックス構
造及び円筒電極構造等の構造よりなるキャパシタを含む
DRAMセルを実現することができる。前述したように、本
実施の形態は、トレンチを利用して半導体基板の表面下
に素子分離領域を形成し、ビットラインを前記トレンチ
内に形成された素子分離膜に埋込んで形成する。前記ビ
ットラインコンタクトは、素子分離膜が除去された部分
において、ビットラインの側面とドレインとを接触させ
るように形成される。本発明は、上記の実施の形態に限
定されず、本発明の技術的思想の範囲を逸脱しない範囲
で様々な変形が可能である。
【発明の効果】本発明に拠れば、ビットラインを素子分
離膜に埋込んで形成するため、二重に素子分離膜を形成
する必要がなくなり、製造工程を単純化することがで
き、ビットラインコンタクトをビットラインに自己整合
的に形成し得るため、ビットラインコンタクトを形成す
るための写真工程を省略し、工程マージンを確保するこ
とができる。
離膜に埋込んで形成するため、二重に素子分離膜を形成
する必要がなくなり、製造工程を単純化することがで
き、ビットラインコンタクトをビットラインに自己整合
的に形成し得るため、ビットラインコンタクトを形成す
るための写真工程を省略し、工程マージンを確保するこ
とができる。
【００２５】
【図１】従来の埋没ビットライン型のDRAMセルを形成す
るためのマスクパターンを示すレイアウト図である。
るためのマスクパターンを示すレイアウト図である。
【図２】図１のマスクパターンにより製造される半導体
メモリ装置のＸ方向の垂直断面図である。
メモリ装置のＸ方向の垂直断面図である。
【図３Ａ】図１に示す埋没ビットライン型のDRAMセルの
製造方法を説明するためのＹ方向の垂直断面図である。
製造方法を説明するためのＹ方向の垂直断面図である。
【図３Ｂ】図１に示す埋没ビットライン型のDRAMセルの
製造方法を説明するためのＹ方向の垂直断面図である。
製造方法を説明するためのＹ方向の垂直断面図である。
【図３Ｃ】図１に示す埋没ビットライン型のDRAMセルの
製造方法を説明するためのＹ方向の垂直断面図である。
製造方法を説明するためのＹ方向の垂直断面図である。
【図３Ｄ】図１に示す埋没ビットライン型のDRAMセルの
製造方法を説明するためのＹ方向の垂直断面図である。
製造方法を説明するためのＹ方向の垂直断面図である。
【図３Ｅ】図１に示す埋没ビットライン型のDRAMセルの
製造方法を説明するためのＹ方向の垂直断面図である。
製造方法を説明するためのＹ方向の垂直断面図である。
【図４】本発明の実施の形態に係る埋没ビットライン型
のDRAMセルのレイアウト図である。
のDRAMセルのレイアウト図である。
【図５Ａ】図４に示す埋没ビットライン型のDRAMセルの
Ｘ−Ｘ’線に沿って見た断面図である。
Ｘ−Ｘ’線に沿って見た断面図である。
【図５Ｂ】図４に示す埋没ビットライン型のDRAMセルの
Ｙ−Ｙ’線に沿って見た断面図である。
Ｙ−Ｙ’線に沿って見た断面図である。
【図５Ｃ】図４に示す埋没ビットライン型のDRAMセルの
Ｚ−Ｚ’線に沿って見た断面図である。
Ｚ−Ｚ’線に沿って見た断面図である。
【図６Ａ】図４に示す埋没ビットライン型のDRAMセルの
Ｘ−Ｘ’線に沿って見た断面図である。
Ｘ−Ｘ’線に沿って見た断面図である。
【図６Ｂ】図４に示す埋没ビットライン型のDRAMセルの
Ｙ−Ｙ’線に沿って見た断面図である。
Ｙ−Ｙ’線に沿って見た断面図である。
【図６Ｃ】図４に示す埋没ビットライン型のDRAMセルの
Ｚ−Ｚ’線に沿って見た断面図である。
Ｚ−Ｚ’線に沿って見た断面図である。
【図７Ａ】図４に示す埋没ビットライン型のDRAMセルの
Ｘ−Ｘ’線に沿って見た断面図である。
Ｘ−Ｘ’線に沿って見た断面図である。
【図７Ｂ】図４に示す埋没ビットライン型のDRAMセルの
Ｙ−Ｙ’線に沿って見た断面図である。
Ｙ−Ｙ’線に沿って見た断面図である。
【図７Ｃ】図４に示す埋没ビットライン型のDRAMセルの
Ｚ−Ｚ’線に沿って見た断面図である。
Ｚ−Ｚ’線に沿って見た断面図である。
【図８Ａ】図４に示す埋没ビットライン型のDRAMセルの
Ｘ−Ｘ’線に沿って見た断面図である。
Ｘ−Ｘ’線に沿って見た断面図である。
【図８Ｂ】図４に示す埋没ビットライン型のDRAMセルの
Ｙ−Ｙ’線に沿って見た断面図である。
Ｙ−Ｙ’線に沿って見た断面図である。
【図８Ｃ】図４に示す埋没ビットライン型のDRAMセルの
Ｚ−Ｚ’線に沿って見た断面図である。
Ｚ−Ｚ’線に沿って見た断面図である。
【図９Ａ】図４に示す埋没ビットライン型のDRAMセルの
Ｘ−Ｘ’線に沿って見た断面図である。
Ｘ−Ｘ’線に沿って見た断面図である。
【図９Ｂ】図４に示す埋没ビットライン型のDRAMセルの
Ｙ−Ｙ’線に沿って見た断面図である。
Ｙ−Ｙ’線に沿って見た断面図である。
【図９Ｃ】図４に示す埋没ビットライン型のDRAMセルの
Ｚ−Ｚ’線に沿って見た断面図である。
Ｚ−Ｚ’線に沿って見た断面図である。
【図１０Ａ】図４に示す埋没ビットライン型のDRAMセル
のＸ−Ｘ’線に沿って見た断面図である。
のＸ−Ｘ’線に沿って見た断面図である。
【図１０Ｂ】図４に示す埋没ビットライン型のDRAMセル
のＹ−Ｙ’線に沿って見た断面図である。
のＹ−Ｙ’線に沿って見た断面図である。
【図１０Ｃ】図４に示す埋没ビットライン型のDRAMセル
のＺ−Ｚ’線に沿って見た断面図である。
のＺ−Ｚ’線に沿って見た断面図である。
２ フィールド酸化膜 ３ ビットライン ４ ビットラインコンタクト ５ ゲート電極 ６ ストレージ電極 １０ 半導体基板 １２ 第２フィールド酸化膜 １４ シリコン窒化膜 １６ フォトレジスト １７ 多結晶シリコン層 １８ ソース／ドレイン１８ ２０ ビットライン ２２ 第３フィールド酸化膜 ５０ マスクパターン（活性領域） ５２ マスクパターン（ビットライン） ５４ マスクパターン（ゲート電極） ５６ マスクパターン（ストレージノードコンタクト） １００ 半導体基板 １０２ 素子分離膜（領域） １２８ ビットライン １３２ ゲート絶縁膜 １３４ ゲート １３６ 第１絶縁層 １３８ ソース／ドレイン １４０ 第２絶縁層 １５０ ストレージ電極 １６０ 誘電体膜 １７０ プレート電極
Claims (11)
- 【請求項１】 埋没ビットライン型の半導体メモリ装置
であって、 半導体基板に形成された突出部を有する活性領域と、 前記半導体基板の前記活性領域以外の領域の下に形成さ
れた素子分離膜と、 前記素子分離膜に埋込まれ、前記突出部と側面が接触す
るよう形成されたビットラインと、 を備えることを特徴とする半導体メモリ装置。 - 【請求項２】 前記突出部は、トランジスタのドレイン
領域の全部または一部であることを特徴とする請求項１
に記載の半導体メモリ装置。 - 【請求項３】 前記ビットラインは、前記活性領域の長
手方向と実質的に平行になるように配置されていること
を特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項４】 埋没ビットライン型の半導体メモリ装置
の製造方法であって、 半導体基板の非活性領域を蝕刻し、突出部を有する活性
領域を形成する第１工程と、 前記第１工程により蝕刻された部分を絶縁物質で埋立て
て素子分離膜を形成する第２工程と、 前記素子分離膜を部分的に蝕刻し、前記突出部の側面を
露出させるようなトレンチを形成する第３工程と、 前記トレンチに導電物質を埋立てることにより、前記素
子分離膜に埋込まれ、露出した前記側面において前記突
出部と接触するビットラインを形成する第４工程と、 前記ビットライン上に絶縁物質を蒸着する第５工程と、 を備えることを特徴とする半導体メモリ装置の製造方
法。 - 【請求項５】 前記トレンチは、前記活性領域の長手方
向と実質的に平行になるように形成されることを特徴と
する請求項４に記載の半導体メモリ装置の製造方法。 - 【請求項６】 前記第１工程の後に、前記半導体基板を
酸化させる工程をさらに備えることを特徴とする請求項
４に記載の半導体メモリ装置の製造方法。 - 【請求項７】 前記第２工程は、前記活性領域が形成さ
れた結果物の全面に絶縁物質を塗布する工程と、化学的
・物理的研磨（Chemical Mechanical Polishin）により
前記絶縁物質をエッチバックして前記活性領域の表面を
露出させる工程とを含むことを特徴とする請求項４に記
載の半導体メモリ装置の製造方法。 - 【請求項８】 前記第４工程は、前記トレンチが形成さ
れた結果物の全面に導電物質を蒸着する工程と、前記活
性領域の表面の下の所定の深さまで前記導電物質をエッ
チバックする工程とを含むことを特徴とする請求項４に
記載の半導体メモリ装置の製造方法。 - 【請求項９】 前記ビットラインは、多結晶シリコン、
金属、シリサイド及びポリサイドの中の何れか１つの物
質で形成されることを特徴とする請求項４に記載の半導
体メモリ装置の製造方法。 - 【請求項１０】 前記第４工程の前に、前記トレンチが
形成された結果物の全面に不純物イオンを注入する工程
をさらに備えることを特徴とする請求項４に記載の半導
体メモリ装置の製造方法。 - 【請求項１１】 前記第５工程は、前記ビットラインが
形成された結果物の全面に絶縁物質を塗布する工程と、
前記活性領域が露出するように前記絶縁物質をエッチバ
ックする工程とを含むことを特徴とする請求項４に記載
の半導体メモリ装置の製造方法。
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