JP3605493B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置のキャパシタの製造方法に係り、特に工程マージンの減少を克服しうる半導体装置のキャパシタの製造方法に関する。
【０００２】
【従来の技術】
一般的に高い集積度と速い動作速度の特性を示しているＤＲＡＭは１つのトランジスタと１つのキャパシタよりなる半導体素子の装置であって、セルキャパシタンスを向上させるため表面積を増大させたり、誘電物質の厚さを減少させたり、ＴａＯ２のような高誘電率の物質を使用したりした。
【０００３】
一方、キャパシタの表面積を増大させるためプレーナ構造よりスタックセル工程によるキャパシタが製造されたが、ＤＲＡＭのデザインルールが減少することにより前記のようなスタックセル工程は２５６Ｍ級の集積回路の形成過程で深刻な工程マージンの減少をもたらすことになる。このような工程マージンの減少は現在６４Ｍ級以上のＤＲＡＭスタック工程で最も普遍的に使用される構造、即ちビットラインがストレージキャパシタの下部に存在する構造で写真蝕刻工程の焦点深度の減少と重畳マージンの減少をもたらす。
【０００４】
また、メモリセル面積の減少によるセルキャパシタンスの減少はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の集積度の増加に深刻な障害要因となる。これはメモリセルの読出能力を低下させ、ソフトエラー率を増加させるだけでなく、低電圧での素子動作を難しくして作動時の過多電力消耗を誘発するので半導体メモリ装置の高集積化のためには必ず解決すべき課題である。
【０００５】
通常、約１．５μｍ２ のメモリセル面積を有する６４Ｍｂ級ＤＲＡＭにおいては一般的な２次元的スタック形メモリセルを使用すればＴａ２Ｏ５ のような高誘電率の物質を使用しても充分なキャパシタンスを得にくいので３次元的構造のスタック形キャパシタを提案してキャパシタンスの増加を図っている。
ここで、図１乃至図３に基づき従来の技術によるキャパシタの製造方法を説明すれば次のようである。
【０００６】
まず、図１を参照すれば、半導体基板１上で非活性領域として作用するフィールド酸化膜３により限定された活性領域上に、ドレイン領域５、ソース領域７及びゲート電極９を具備するトランジスタを形成し、前記ゲート電極９を絶縁させる絶縁膜１１を所定の形で形成する。引続き、その結果物の全面に第１層間絶縁膜１５を形成してから部分的に蝕刻してビットラインコンタクトホールを形成し、前記ビットラインコンタクトホールを充填するように導電物を蒸着してからパタニングすることにより前記ドレイン領域５と接続される埋没ビットライン１３を形成する。
【０００７】
次いで、ビットライン１３及びトランジスタが形成された結果物の全面に、第２層間絶縁膜１５’を形成した後、ソース領域７の上部に積層されている第１及び第２層間絶縁膜１５、１５’を部分的に蝕刻してストレージノードコンタクトホール１７を形成する。 図２を参照すれば、前記ストレージノードコンタクトホール１７を充填しながら前記第２層間絶縁膜１５’上に所定の厚さを有するように多結晶シリコン膜１９を形成した後、前記多結晶シリコン膜１９上にストレージ電極の形成のためのフォトレジストパターン２１を形成する。
【０００８】
図３を参照すれば、フォトレジストパターン２１を蝕刻マスクとして前記多結晶シリコン膜１９の一部を蝕刻してストレージ電極１９ａを形成し、ストレージ電極１９ａが形成されたシリコン基板１の全面に誘電体膜２３及び導電性のプレート電極２５を形成することによりキャパシタを具備する半導体装置を製造する。
【０００９】
しかし、前記のような従来の半導体装置のキャパシタの製造方法によれば、トランジスタのドレイン領域５と電気的に接続されているビットライン１３を絶縁させるための第１及び第２層間絶縁膜１５、１５’によりストレージ電極１９ａとソース領域７との間の段差が増大される。その結果、前記ストレージ電極１９ａを前記ソース領域７に電気的に連結させるためのコンタクトホールの形成時、重畳マージンが減少したり、焦点深度が減少することになる。これにより、ストレージ電極とソース領域との誤整列が発生する恐れが高まり、ソース領域が露出されなくなり、その結果半導体装置の性能を低下させる。
【００１０】
【発明が解決しょうとする課題】
本発明は前記ような従来の問題点を解消させるため創出されたものであって、ストレージ電極とソース領域間の段差を減少させることによりその性能を向上させうる半導体装置の製造方法を提供することをその目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するため本発明は、シリコン基板上に活性領域と素子分離領域とを限定する素子分離膜を形成する段階と、前記活性領域内にドレイン領域、ソース領域及びゲート電極よりなるトランジスタを形成する段階と、前記トランジスタ上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして前記トランジスタのソース領域及びドレイン領域を開口させる複数個の第１コンタクトホールを形成する段階と、
前記第１コンタクトホールを充填するパッド導電層を形成する段階と、前記パッド導電層及び層間絶縁膜を部分的に蝕刻して複数個のトレンチを形成する段階と、前記トレンチが形成された結果物の全面に第１絶縁層を形成する段階と、前記第１絶縁層を部分的に蝕刻して除去することにより前記トランジスタのドレイン領域の上部に形成されたトレンチの表面を露出させる第２コンタクトホールを形成する段階と、前記第２コンタクトホールを充填する第１導電層を形成することにより前記第２コンタクトホールを通してパッド導電層及びトランジスタのドレイン領域と電気的に連結されるビットラインを形成する段階と、ビットラインが形成された結果物の全面に第２絶縁層を形成する段階と、前記第２絶縁層をパタニングして前記トランジスタのソース領域の上部の前記パッド導電層を部分的に露出させる第３コンタクトホールを形成する段階と、前記第３コンタクトホールが形成された結果物の全面に第２導電層を形成した後、パタニングして前記第３コンタクトホールを通してパッド導電層及びトランジスタのソース領域と電気的に連結されるストレージ電極を形成する段階とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１２】
本発明の一実施例によれば、前記層間絶縁膜は流動特性の良好な酸化物膜よりなる第１層間絶縁膜と酸化物膜よりなる第２層間絶縁膜とで形成する。
本発明の一実施例によれば、前記層間絶縁膜を形成する段階後、前記層間絶縁膜上に反射防止膜を形成する段階をさらに具備する。
【００１３】
【本発明の実施の形態】
以下、添付された図面に基づき本発明の望ましい一実施例を詳しく説明すれば次のようである。
図４は本発明の実施例により製造されたＤＲＡＭセルを示した平面図である。図４を参照すれば、部材番号１１０はゲート電極を、２１０は活性領域を、３１０はビットラインを、４１０はストレージ電極を、Ｂ．Ｈ．はビットラインコンタクトホールを、Ｓ．Ｈ．はストレージノードコンタクトホールを各々示す。
【００１４】
図５乃至図８は本発明の一実施例による半導体装置の製造方法を説明するため前記図４のＡ−Ａ’線に沿って見た断面図であって、パッド導電層を形成する段階まで示す。
図５を参照すれば、シリコン基板１００の表面に通常の局部的酸化工程（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）またはトレンチを用いた素子分離方法を使用してフィールド酸化膜１０５を形成して活性領域２１０を限定する。次いで、前記活性領域２１０上に熱酸化工程を用いてゲート酸化膜（図示せず）を形成した後、ポリシリコンを蒸着してゲート電極用導電層を形成し、前記ゲート電極用導電層上に化学気相蒸着によりシリコン窒化物を約５００Å乃至３０００Åの厚さで蒸着させ窒化物層を形成した後、前記窒化物層及びゲート電極用導電層の一部を除去することによりゲート電極１１０とゲート電極の上面を覆う絶縁層を形成する。以降、約６００℃乃至９５０℃の温度下で約３０Å乃至１００Åの厚さを有するように酸化膜（図示せず）が形成でき、これによりゲート電極のパタニング時損傷されたゲート電極が直せる。
【００１５】
次いで、その結果物の全面に約２００Å乃至２０００Åの厚さでシリコン窒化物を蒸着させた後、乾式蝕刻工程及びエッチングバック工程を用いてゲート電極１１０の側壁にスペーサの形の絶縁層を形成することにより、ゲート電極の上面及び側面を取囲むゲート絶縁層１１１を形成する。
以降、前記ゲート絶縁層１１１を通して露出された前記シリコン基板１００に不純物注入を行ってソース領域及びドレイン領域を具備するトランジスタを形成する。
【００１６】
図６を参照すれば、前記ゲート絶縁層１１１を通して露出された前記ソース領域及びドレイン領域上に約６００℃乃至９５０℃の温度下で約１０Å乃至１００Åの厚さを有する熱酸化膜１２１を形成し、その結果物の全面にシリコン窒化物を化学気相蒸着工程により蒸着させ約５０Å乃至５００Åの厚さを有する第１窒化物層１２２を形成する。
【００１７】
第１窒化物層１２２が形成された結果物の全面にＢＰＳＧ，ＰＳＧ、Ｏ３ −ＴＥＯＳのように高温で流動特性の良好な絶縁物質を化学気相蒸着工程によりゲート電極１１０、ゲート絶縁層１１１及び第１窒化物層１２２を合わせた厚さより厚い所定の厚さで蒸着させた後、高温雰囲気下でフローさせることにより第１層間絶縁膜１３１を形成する。前記第１層間絶縁膜１３１をＢＰＳＧを用いて形成する場合、例えば約６０００Åの厚さで前記第１窒化物層１２２上にＢＰＳＧを蒸着し、約８００℃の高温の蒸気雰囲気または約８３０℃の高温の窒素雰囲気下でフローさせる。
【００１８】
引続き、前記第１窒化物層１２２が露出されるまで化学機械研磨工程（ＣＭＰ）を用いて前記第１層間絶縁膜１３１を研磨することにより第１層間絶縁膜を所定の厚さで残存させ、その結果物の全面に高温酸化物ＨＴＯ、プラズマＴＥＯＳまたはプラズマシラン等の酸化物を化学気相蒸着工程等により約５００Å乃至５０００Åの厚さで蒸着させることにより平坦な表面状態を有する第２層間絶縁膜１４１を形成する。
【００１９】
図７を参照すれば前記第２層間絶縁膜１４１上に写真蝕刻工程により所定の形のパターンを具備したマスク（図示せず）を形成し、前記マスクのパターンを通して露出される第２層間絶縁膜１４１の一部及び第１層間絶縁膜１３１の一部を蝕刻工程により除去してトランジスタのソース領域及びドレイン領域領域を開放させることにより、ストレージノードコンタクトホール及びビットラインコンタクトホールを形成させる。この際、前記蝕刻工程は第２層間絶縁膜１４１及び第１層間絶縁膜１３１を前記第１窒化物層１２２に対して選択的に除去する自体整列されたコンタクトエッチング（ｓｅｌｆ ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ ｅｔｃｈｉｎｇ）により行われる。
【００２０】
この際、本発明の他の実施例によれば、写真蝕刻工程がＫｒＦ等のＤＵＶ（ｄｅｅｐ ＵＶ ）写真蝕刻工程により行われる際、非反射コーティング効果を得るために前記第２層間絶縁膜１４１上に化学気相蒸着工程によりポリシリコンを約５００Åの厚さで蒸着させた後、前記のような写真蝕刻工程及び自体整列されたコンタクトエッチングを行ってストレージノードコンタクトホール及びビットラインコンタクトホールを形成させる。
【００２１】
そして、前記第２層間絶縁膜１４１上に残存するマスクを除去し、前記ストレージノードコンタクトホール及びビットラインコンタクトホールを通して露出される前記第１窒化物層１２２の一部及び熱酸化膜１２１を前記ゲート絶縁層１１１に対して蝕刻選択比のほとんどない残差処理工程等を用いて除去する。
図８を参照すれば、前記ストレージノードコンタクトホール及びビットラインコンタクトホールを完全に充填させることだけでなく図面上に点線で示されているように前記第２層間絶縁膜１４１上に所定の厚さを具備するように燐ドーピングされたポリシリコンを化学気相蒸着工程により蒸着した後、化学機械研磨工程またはイオンミリング工程のような平坦化工程により前記第２層間絶縁膜１４１が露出されるまで前記燐ドーピングされたポリシリコンを研磨することにより前記ストレージノードコンタクトホール及びビットラインコンタクトホールを充填するパッド導電層１５１を形成する。
【００２２】
図９乃至図１３は本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図であって、パッド導電層を形成する段階以降を示す。ここで、各ＡはＢ−Ｂ’線に、各ＢはＣ−Ｃ’線に沿って見た断面図である。
図９Ａ及び図９Ｂを参照すれば、前記パッド導電層１５１及び第２層間絶縁膜１４１の表面上に写真蝕刻工程を用いてフォトレジストパターン（図示せず）を形成し、これをマスクとして前記パッド導電層１５１の一部及び第２層間絶縁膜１４１の一部を、反応性イオン蝕刻工程のような乾式蝕刻工程により所定の深さで除去することによりトレンチＴを形成する。次いで、前記フォトレジストパターンを除去した後、トレンチが形成された結果物の全面に化学気相蒸着工程等によりシリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ ）またはＳｉＯＮのような絶縁物質を所定の厚さで蒸着させビットライン絶縁膜１６１を形成する。
【００２３】
ここで、前記トレンチＴは以降の工程により形成されるビットラインと同一なパターンで形成され、前記トレンチＴの形成深さは以降の工程により形成されるビットラインが前記第２層間絶縁膜１４１に完全に埋立てられたり、またはビットラインの一部のみが埋立てられる状態で調節される。
ここで、本発明の他の実施例によれば、前記トレンチの形成のためのフォトレジストを塗布する前、前記パッド導電層１５１及び第２層間絶縁膜１４１の表面上にＴＥＯＳ、ＨＴＯ 、またはＰ−Ｓｉｌａｎｅのような酸化物を化学気相蒸着工程により所定の厚さで蒸着させ酸化膜（図示せず）を形成する段階がさらに具備でき、この酸化膜はフォトレジストパターンの除去時共に除去する。
【００２４】
一方、前記ビットライン絶縁膜１６１はトレンチＴが形成された結果物のトポロジーと同一に形成され、前記トレンチＴにより限定されたビットラインの線幅を減少させうる。それだけでなく、以降の蒸着工程によりトランジスタのドレイン領域とパッド導電層１５１を通して電気的に連結されるビットラインが隣接するビットラインと電気的に導通されることを防止し、またトランジスタのソース領域に連結されたパッド導電層１５１と電気的に導通されることを防止する。
【００２５】
図１０Ａ乃至図１０Ｂを参照すれば、前記ビットライン絶縁膜１６１上にフォトレジストを所定の厚さで塗布させた後、写真蝕刻工程により所定の形に保たれるフォトレジストパターン（図示せず）を形成し、これをマスクとしてトランジスタのドレイン領域と電気的に連結されている前記パッド導電層１５１に形成されたトレンチＴの表面に形成されている前記ビットライン絶縁膜１６１を除去する。
【００２６】
この際、前記ビットライン絶縁膜１６１の一部は異方性蝕刻特性の良好な反応性イオン蝕刻のような乾式蝕刻により除去することが望ましく、これにより前記トランジスタのドレイン領域と電気的に連結されている前記パッド導電層１５１の一部を露出させるビットラインコンタクトホール（Ｂ．Ｈ．）が形成される。図１１Ａ及び図１１Ｂを参照すれば、ビットラインコンタクトホール（Ｂ．Ｈ．）が形成された結果物の全面に化学気相蒸着または物理気相蒸着のような蒸着工程を用い、導電性物質を蒸着することにより、前記ビットラインコンタクトホール（Ｂ．Ｈ．）充填してその結果物上に所定の厚さで蒸着する。
【００２７】
以降、前記第２層間絶縁膜１４１及びパッド導電層１５１が露出されるまでにＣＭＰ工程を行って前記導電性物質層の一部及び前記ビットライン絶縁膜１６１を除去することにより、所定の線幅を有するビットライン３１０を形成する。この際、前記ビットライン３１０は前記トランジスタのドレイン領域とパッド導電層を通して電気的に連結され、隣接のトランジスタのドレイン領域と前記第２層間絶縁膜１４１により電気的に絶縁される。また、前記ビットライン３１０はビットライン絶縁膜１６１により前記トランジスタのソース領域及びこれと電気的に導通されたパッド導電層と電気的に絶縁され、よって前記ビットライン３１０は、図４に示されているように、前記トランジスタのドレイン領域と電気的に導通される反面に前記トランジスタのソース領域と電気的に絶縁される。
【００２８】
ここで、前記ビットライン３１０は不純物がドーピングされた多結晶シリコンを化学気相蒸着工程により蒸着した後、ＣＭＰ工程により平坦化させるダマシーン（ｄａｍａｓｃｅｎｅ ）工程で形成したり、またはチタンを蒸着させＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ ）で反応させた後、残存するチタンを除去し、次いで蒸着工程により形成されるＴｉＮ／Ｗ層をＣＭＰ工程により平坦化させるダマシーン工程で形成する。
【００２９】
この際、前記ＣＭＰ工程は前記ビットライン絶縁膜１６１が露出されるまで行ったり、前記ビットラインコンタクトホールを充填するビットラインの一部の厚さが蝕刻されるまで行える。
図１２Ａ乃至図１２Ｂを参照すれば、ビットライン３１０が形成された結果物上に酸化物または窒化物を化学気相蒸着工程または物理気相蒸着工程により所定の厚さで蒸着することによりノード絶縁膜３１１を形成し、前記ノード絶縁膜３１１上にフォトレジストをスピンコーティングにより所定の厚さで塗布した後、パタニングして所定の形のフォトレジストパターン（図示せず）を形成する。
【００３０】
次いで、前記フォトレジストパターンを通して露出される前記ノード絶縁膜３１１の一部を異方性蝕刻特性の良好な反応性イオン蝕刻（ＲＩＥ）工程のような乾式蝕刻により除去することにより、ストレージノードコンタクトホール（Ｓ．Ｈ．）を形成する。この際、前記ストレージノードコンタクトホール（Ｓ．Ｈ．）を通して前記トランジスタのソース領域と電気的に連結されている前記パッド導電層１５１の一部が露出される。前記ビットライン３１０が前記第２層間絶縁膜１４１及びパッド導電層１５１に埋立てられた状態であるので前記ノード絶縁膜３１１の積層が厚く形成されなくてもよい。従って、前記ストレージノードコンタクトホール（Ｓ．Ｈ．）は容易に形成されうる。
【００３１】
図１３Ａ乃至図１３Ｂを参照すれば、ストレージノードコンタクトホール（Ｓ．Ｈ．）が形成された結果物上に導電性物質を化学気相蒸着工程または物理気相蒸着工程により所定の厚さで蒸着させ、前記ストレージノードコンタクトホール（Ｓ．Ｈ．）を通して前記トランジスタのソース領域と電気的に連結される導電層を形成させた後、前記導電層上に写真蝕刻工程により形成されるマスクパターンを用いて前記導電層を所定の形でパタニングすることにより複数個のストレージ電極４１０を形成する。
【００３２】
以降、示されなかったが、前記ストレージ電極４１０上に誘電特性の良好な誘電物質及び導電物質を順次的に積層させることにより、誘電層及びプレート電極を形成する。
【００３３】
【発明の効果】
前述したように本発明によれば、ビットラインをパッド導電層及び第２層間絶縁膜内に埋立てられた状態で形成することにより、キャパシタオーバー・ビットラインの構造で形成されるＤＲＡＭキャパシタのストレージ電極とトランジスタのソース領域間の段差を減少させうる。従って、ストレージ電極とソース領域との誤整列が発生する可能性を減少させるだけでなく、ソース領域を完全にオープンさせうるので半導体装置の性能向上が可能である。
【００３４】
以上、前記内容は本発明の望ましい一実施例を添付の図面に基づきただ例示したものであって、本発明の当業者は添付された請求範囲に記載された本発明の要旨の変更なく本発明に対した修正及び変更が可能である。
【図面の簡単な説明】
【図１】従来の技術による半導体装置の製造方法を説明するため示した断面図である。
【図２】従来の技術による半導体装置の製造方法を説明するため示した断面図である。
【図３】従来の技術による半導体装置の製造方法を説明するため示した断面図である。
【図４】本発明の一実施例により製造された半導体装置を概略的に示した平面図である。
【図５】本発明の一実施例による半導体装置の製造方法を説明するため前記図４のＡ−Ａ’線に沿って見た断面図である。
【図６】本発明の一実施例による半導体装置の製造方法を説明するため前記図４のＡ−Ａ’線に沿って見た断面図である。
【図７】本発明の一実施例による半導体装置の製造方法を説明するため前記図４のＡ−Ａ’線に沿って見た断面図である。
【図８】本発明の一実施例による半導体装置の製造方法を説明するため前記図４のＡ−Ａ’線に沿って見た断面図である。
【図９】Ａ乃至Ｂは、本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図である。
【図１０】Ａ乃至Ｂは、本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図である。
【図１１】Ａ乃至Ｂは、本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図である。
【図１２】Ａ乃至Ｂは、本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図である。
【図１３】Ａ乃至Ｂは、本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図である。
【符号の説明】
１００ シリコン基板
１０５ フィールド酸化膜（素子分離膜）
１１０ ゲート電極
１１１ ゲート絶縁膜
１２１ 熱酸化膜
１２２ 第１窒化物層
１３１ 第１層間絶縁層
１４１ 第２層間絶縁層
１５１ パッド導電層
１６１ ビットライン絶縁膜
２１０ 活性領域
３１０ ビットライン
４１０ ストレージ電極
Ｂ．Ｈ． ビットラインコンタクトホール
Ｓ．Ｈ． ストレージノードコンタクトホール
【発明の属する技術分野】
本発明は半導体装置のキャパシタの製造方法に係り、特に工程マージンの減少を克服しうる半導体装置のキャパシタの製造方法に関する。
【０００２】
【従来の技術】
一般的に高い集積度と速い動作速度の特性を示しているＤＲＡＭは１つのトランジスタと１つのキャパシタよりなる半導体素子の装置であって、セルキャパシタンスを向上させるため表面積を増大させたり、誘電物質の厚さを減少させたり、ＴａＯ２のような高誘電率の物質を使用したりした。
【０００３】
一方、キャパシタの表面積を増大させるためプレーナ構造よりスタックセル工程によるキャパシタが製造されたが、ＤＲＡＭのデザインルールが減少することにより前記のようなスタックセル工程は２５６Ｍ級の集積回路の形成過程で深刻な工程マージンの減少をもたらすことになる。このような工程マージンの減少は現在６４Ｍ級以上のＤＲＡＭスタック工程で最も普遍的に使用される構造、即ちビットラインがストレージキャパシタの下部に存在する構造で写真蝕刻工程の焦点深度の減少と重畳マージンの減少をもたらす。
【０００４】
また、メモリセル面積の減少によるセルキャパシタンスの減少はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の集積度の増加に深刻な障害要因となる。これはメモリセルの読出能力を低下させ、ソフトエラー率を増加させるだけでなく、低電圧での素子動作を難しくして作動時の過多電力消耗を誘発するので半導体メモリ装置の高集積化のためには必ず解決すべき課題である。
【０００５】
通常、約１．５μｍ２ のメモリセル面積を有する６４Ｍｂ級ＤＲＡＭにおいては一般的な２次元的スタック形メモリセルを使用すればＴａ２Ｏ５ のような高誘電率の物質を使用しても充分なキャパシタンスを得にくいので３次元的構造のスタック形キャパシタを提案してキャパシタンスの増加を図っている。
ここで、図１乃至図３に基づき従来の技術によるキャパシタの製造方法を説明すれば次のようである。
【０００６】
まず、図１を参照すれば、半導体基板１上で非活性領域として作用するフィールド酸化膜３により限定された活性領域上に、ドレイン領域５、ソース領域７及びゲート電極９を具備するトランジスタを形成し、前記ゲート電極９を絶縁させる絶縁膜１１を所定の形で形成する。引続き、その結果物の全面に第１層間絶縁膜１５を形成してから部分的に蝕刻してビットラインコンタクトホールを形成し、前記ビットラインコンタクトホールを充填するように導電物を蒸着してからパタニングすることにより前記ドレイン領域５と接続される埋没ビットライン１３を形成する。
【０００７】
次いで、ビットライン１３及びトランジスタが形成された結果物の全面に、第２層間絶縁膜１５’を形成した後、ソース領域７の上部に積層されている第１及び第２層間絶縁膜１５、１５’を部分的に蝕刻してストレージノードコンタクトホール１７を形成する。 図２を参照すれば、前記ストレージノードコンタクトホール１７を充填しながら前記第２層間絶縁膜１５’上に所定の厚さを有するように多結晶シリコン膜１９を形成した後、前記多結晶シリコン膜１９上にストレージ電極の形成のためのフォトレジストパターン２１を形成する。
【０００８】
図３を参照すれば、フォトレジストパターン２１を蝕刻マスクとして前記多結晶シリコン膜１９の一部を蝕刻してストレージ電極１９ａを形成し、ストレージ電極１９ａが形成されたシリコン基板１の全面に誘電体膜２３及び導電性のプレート電極２５を形成することによりキャパシタを具備する半導体装置を製造する。
【０００９】
しかし、前記のような従来の半導体装置のキャパシタの製造方法によれば、トランジスタのドレイン領域５と電気的に接続されているビットライン１３を絶縁させるための第１及び第２層間絶縁膜１５、１５’によりストレージ電極１９ａとソース領域７との間の段差が増大される。その結果、前記ストレージ電極１９ａを前記ソース領域７に電気的に連結させるためのコンタクトホールの形成時、重畳マージンが減少したり、焦点深度が減少することになる。これにより、ストレージ電極とソース領域との誤整列が発生する恐れが高まり、ソース領域が露出されなくなり、その結果半導体装置の性能を低下させる。
【００１０】
【発明が解決しょうとする課題】
本発明は前記ような従来の問題点を解消させるため創出されたものであって、ストレージ電極とソース領域間の段差を減少させることによりその性能を向上させうる半導体装置の製造方法を提供することをその目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するため本発明は、シリコン基板上に活性領域と素子分離領域とを限定する素子分離膜を形成する段階と、前記活性領域内にドレイン領域、ソース領域及びゲート電極よりなるトランジスタを形成する段階と、前記トランジスタ上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして前記トランジスタのソース領域及びドレイン領域を開口させる複数個の第１コンタクトホールを形成する段階と、
前記第１コンタクトホールを充填するパッド導電層を形成する段階と、前記パッド導電層及び層間絶縁膜を部分的に蝕刻して複数個のトレンチを形成する段階と、前記トレンチが形成された結果物の全面に第１絶縁層を形成する段階と、前記第１絶縁層を部分的に蝕刻して除去することにより前記トランジスタのドレイン領域の上部に形成されたトレンチの表面を露出させる第２コンタクトホールを形成する段階と、前記第２コンタクトホールを充填する第１導電層を形成することにより前記第２コンタクトホールを通してパッド導電層及びトランジスタのドレイン領域と電気的に連結されるビットラインを形成する段階と、ビットラインが形成された結果物の全面に第２絶縁層を形成する段階と、前記第２絶縁層をパタニングして前記トランジスタのソース領域の上部の前記パッド導電層を部分的に露出させる第３コンタクトホールを形成する段階と、前記第３コンタクトホールが形成された結果物の全面に第２導電層を形成した後、パタニングして前記第３コンタクトホールを通してパッド導電層及びトランジスタのソース領域と電気的に連結されるストレージ電極を形成する段階とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１２】
本発明の一実施例によれば、前記層間絶縁膜は流動特性の良好な酸化物膜よりなる第１層間絶縁膜と酸化物膜よりなる第２層間絶縁膜とで形成する。
本発明の一実施例によれば、前記層間絶縁膜を形成する段階後、前記層間絶縁膜上に反射防止膜を形成する段階をさらに具備する。
【００１３】
【本発明の実施の形態】
以下、添付された図面に基づき本発明の望ましい一実施例を詳しく説明すれば次のようである。
図４は本発明の実施例により製造されたＤＲＡＭセルを示した平面図である。図４を参照すれば、部材番号１１０はゲート電極を、２１０は活性領域を、３１０はビットラインを、４１０はストレージ電極を、Ｂ．Ｈ．はビットラインコンタクトホールを、Ｓ．Ｈ．はストレージノードコンタクトホールを各々示す。
【００１４】
図５乃至図８は本発明の一実施例による半導体装置の製造方法を説明するため前記図４のＡ−Ａ’線に沿って見た断面図であって、パッド導電層を形成する段階まで示す。
図５を参照すれば、シリコン基板１００の表面に通常の局部的酸化工程（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）またはトレンチを用いた素子分離方法を使用してフィールド酸化膜１０５を形成して活性領域２１０を限定する。次いで、前記活性領域２１０上に熱酸化工程を用いてゲート酸化膜（図示せず）を形成した後、ポリシリコンを蒸着してゲート電極用導電層を形成し、前記ゲート電極用導電層上に化学気相蒸着によりシリコン窒化物を約５００Å乃至３０００Åの厚さで蒸着させ窒化物層を形成した後、前記窒化物層及びゲート電極用導電層の一部を除去することによりゲート電極１１０とゲート電極の上面を覆う絶縁層を形成する。以降、約６００℃乃至９５０℃の温度下で約３０Å乃至１００Åの厚さを有するように酸化膜（図示せず）が形成でき、これによりゲート電極のパタニング時損傷されたゲート電極が直せる。
【００１５】
次いで、その結果物の全面に約２００Å乃至２０００Åの厚さでシリコン窒化物を蒸着させた後、乾式蝕刻工程及びエッチングバック工程を用いてゲート電極１１０の側壁にスペーサの形の絶縁層を形成することにより、ゲート電極の上面及び側面を取囲むゲート絶縁層１１１を形成する。
以降、前記ゲート絶縁層１１１を通して露出された前記シリコン基板１００に不純物注入を行ってソース領域及びドレイン領域を具備するトランジスタを形成する。
【００１６】
図６を参照すれば、前記ゲート絶縁層１１１を通して露出された前記ソース領域及びドレイン領域上に約６００℃乃至９５０℃の温度下で約１０Å乃至１００Åの厚さを有する熱酸化膜１２１を形成し、その結果物の全面にシリコン窒化物を化学気相蒸着工程により蒸着させ約５０Å乃至５００Åの厚さを有する第１窒化物層１２２を形成する。
【００１７】
第１窒化物層１２２が形成された結果物の全面にＢＰＳＧ，ＰＳＧ、Ｏ３ −ＴＥＯＳのように高温で流動特性の良好な絶縁物質を化学気相蒸着工程によりゲート電極１１０、ゲート絶縁層１１１及び第１窒化物層１２２を合わせた厚さより厚い所定の厚さで蒸着させた後、高温雰囲気下でフローさせることにより第１層間絶縁膜１３１を形成する。前記第１層間絶縁膜１３１をＢＰＳＧを用いて形成する場合、例えば約６０００Åの厚さで前記第１窒化物層１２２上にＢＰＳＧを蒸着し、約８００℃の高温の蒸気雰囲気または約８３０℃の高温の窒素雰囲気下でフローさせる。
【００１８】
引続き、前記第１窒化物層１２２が露出されるまで化学機械研磨工程（ＣＭＰ）を用いて前記第１層間絶縁膜１３１を研磨することにより第１層間絶縁膜を所定の厚さで残存させ、その結果物の全面に高温酸化物ＨＴＯ、プラズマＴＥＯＳまたはプラズマシラン等の酸化物を化学気相蒸着工程等により約５００Å乃至５０００Åの厚さで蒸着させることにより平坦な表面状態を有する第２層間絶縁膜１４１を形成する。
【００１９】
図７を参照すれば前記第２層間絶縁膜１４１上に写真蝕刻工程により所定の形のパターンを具備したマスク（図示せず）を形成し、前記マスクのパターンを通して露出される第２層間絶縁膜１４１の一部及び第１層間絶縁膜１３１の一部を蝕刻工程により除去してトランジスタのソース領域及びドレイン領域領域を開放させることにより、ストレージノードコンタクトホール及びビットラインコンタクトホールを形成させる。この際、前記蝕刻工程は第２層間絶縁膜１４１及び第１層間絶縁膜１３１を前記第１窒化物層１２２に対して選択的に除去する自体整列されたコンタクトエッチング（ｓｅｌｆ ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ ｅｔｃｈｉｎｇ）により行われる。
【００２０】
この際、本発明の他の実施例によれば、写真蝕刻工程がＫｒＦ等のＤＵＶ（ｄｅｅｐ ＵＶ ）写真蝕刻工程により行われる際、非反射コーティング効果を得るために前記第２層間絶縁膜１４１上に化学気相蒸着工程によりポリシリコンを約５００Åの厚さで蒸着させた後、前記のような写真蝕刻工程及び自体整列されたコンタクトエッチングを行ってストレージノードコンタクトホール及びビットラインコンタクトホールを形成させる。
【００２１】
そして、前記第２層間絶縁膜１４１上に残存するマスクを除去し、前記ストレージノードコンタクトホール及びビットラインコンタクトホールを通して露出される前記第１窒化物層１２２の一部及び熱酸化膜１２１を前記ゲート絶縁層１１１に対して蝕刻選択比のほとんどない残差処理工程等を用いて除去する。
図８を参照すれば、前記ストレージノードコンタクトホール及びビットラインコンタクトホールを完全に充填させることだけでなく図面上に点線で示されているように前記第２層間絶縁膜１４１上に所定の厚さを具備するように燐ドーピングされたポリシリコンを化学気相蒸着工程により蒸着した後、化学機械研磨工程またはイオンミリング工程のような平坦化工程により前記第２層間絶縁膜１４１が露出されるまで前記燐ドーピングされたポリシリコンを研磨することにより前記ストレージノードコンタクトホール及びビットラインコンタクトホールを充填するパッド導電層１５１を形成する。
【００２２】
図９乃至図１３は本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図であって、パッド導電層を形成する段階以降を示す。ここで、各ＡはＢ−Ｂ’線に、各ＢはＣ−Ｃ’線に沿って見た断面図である。
図９Ａ及び図９Ｂを参照すれば、前記パッド導電層１５１及び第２層間絶縁膜１４１の表面上に写真蝕刻工程を用いてフォトレジストパターン（図示せず）を形成し、これをマスクとして前記パッド導電層１５１の一部及び第２層間絶縁膜１４１の一部を、反応性イオン蝕刻工程のような乾式蝕刻工程により所定の深さで除去することによりトレンチＴを形成する。次いで、前記フォトレジストパターンを除去した後、トレンチが形成された結果物の全面に化学気相蒸着工程等によりシリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ ）またはＳｉＯＮのような絶縁物質を所定の厚さで蒸着させビットライン絶縁膜１６１を形成する。
【００２３】
ここで、前記トレンチＴは以降の工程により形成されるビットラインと同一なパターンで形成され、前記トレンチＴの形成深さは以降の工程により形成されるビットラインが前記第２層間絶縁膜１４１に完全に埋立てられたり、またはビットラインの一部のみが埋立てられる状態で調節される。
ここで、本発明の他の実施例によれば、前記トレンチの形成のためのフォトレジストを塗布する前、前記パッド導電層１５１及び第２層間絶縁膜１４１の表面上にＴＥＯＳ、ＨＴＯ 、またはＰ−Ｓｉｌａｎｅのような酸化物を化学気相蒸着工程により所定の厚さで蒸着させ酸化膜（図示せず）を形成する段階がさらに具備でき、この酸化膜はフォトレジストパターンの除去時共に除去する。
【００２４】
一方、前記ビットライン絶縁膜１６１はトレンチＴが形成された結果物のトポロジーと同一に形成され、前記トレンチＴにより限定されたビットラインの線幅を減少させうる。それだけでなく、以降の蒸着工程によりトランジスタのドレイン領域とパッド導電層１５１を通して電気的に連結されるビットラインが隣接するビットラインと電気的に導通されることを防止し、またトランジスタのソース領域に連結されたパッド導電層１５１と電気的に導通されることを防止する。
【００２５】
図１０Ａ乃至図１０Ｂを参照すれば、前記ビットライン絶縁膜１６１上にフォトレジストを所定の厚さで塗布させた後、写真蝕刻工程により所定の形に保たれるフォトレジストパターン（図示せず）を形成し、これをマスクとしてトランジスタのドレイン領域と電気的に連結されている前記パッド導電層１５１に形成されたトレンチＴの表面に形成されている前記ビットライン絶縁膜１６１を除去する。
【００２６】
この際、前記ビットライン絶縁膜１６１の一部は異方性蝕刻特性の良好な反応性イオン蝕刻のような乾式蝕刻により除去することが望ましく、これにより前記トランジスタのドレイン領域と電気的に連結されている前記パッド導電層１５１の一部を露出させるビットラインコンタクトホール（Ｂ．Ｈ．）が形成される。図１１Ａ及び図１１Ｂを参照すれば、ビットラインコンタクトホール（Ｂ．Ｈ．）が形成された結果物の全面に化学気相蒸着または物理気相蒸着のような蒸着工程を用い、導電性物質を蒸着することにより、前記ビットラインコンタクトホール（Ｂ．Ｈ．）充填してその結果物上に所定の厚さで蒸着する。
【００２７】
以降、前記第２層間絶縁膜１４１及びパッド導電層１５１が露出されるまでにＣＭＰ工程を行って前記導電性物質層の一部及び前記ビットライン絶縁膜１６１を除去することにより、所定の線幅を有するビットライン３１０を形成する。この際、前記ビットライン３１０は前記トランジスタのドレイン領域とパッド導電層を通して電気的に連結され、隣接のトランジスタのドレイン領域と前記第２層間絶縁膜１４１により電気的に絶縁される。また、前記ビットライン３１０はビットライン絶縁膜１６１により前記トランジスタのソース領域及びこれと電気的に導通されたパッド導電層と電気的に絶縁され、よって前記ビットライン３１０は、図４に示されているように、前記トランジスタのドレイン領域と電気的に導通される反面に前記トランジスタのソース領域と電気的に絶縁される。
【００２８】
ここで、前記ビットライン３１０は不純物がドーピングされた多結晶シリコンを化学気相蒸着工程により蒸着した後、ＣＭＰ工程により平坦化させるダマシーン（ｄａｍａｓｃｅｎｅ ）工程で形成したり、またはチタンを蒸着させＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ ）で反応させた後、残存するチタンを除去し、次いで蒸着工程により形成されるＴｉＮ／Ｗ層をＣＭＰ工程により平坦化させるダマシーン工程で形成する。
【００２９】
この際、前記ＣＭＰ工程は前記ビットライン絶縁膜１６１が露出されるまで行ったり、前記ビットラインコンタクトホールを充填するビットラインの一部の厚さが蝕刻されるまで行える。
図１２Ａ乃至図１２Ｂを参照すれば、ビットライン３１０が形成された結果物上に酸化物または窒化物を化学気相蒸着工程または物理気相蒸着工程により所定の厚さで蒸着することによりノード絶縁膜３１１を形成し、前記ノード絶縁膜３１１上にフォトレジストをスピンコーティングにより所定の厚さで塗布した後、パタニングして所定の形のフォトレジストパターン（図示せず）を形成する。
【００３０】
次いで、前記フォトレジストパターンを通して露出される前記ノード絶縁膜３１１の一部を異方性蝕刻特性の良好な反応性イオン蝕刻（ＲＩＥ）工程のような乾式蝕刻により除去することにより、ストレージノードコンタクトホール（Ｓ．Ｈ．）を形成する。この際、前記ストレージノードコンタクトホール（Ｓ．Ｈ．）を通して前記トランジスタのソース領域と電気的に連結されている前記パッド導電層１５１の一部が露出される。前記ビットライン３１０が前記第２層間絶縁膜１４１及びパッド導電層１５１に埋立てられた状態であるので前記ノード絶縁膜３１１の積層が厚く形成されなくてもよい。従って、前記ストレージノードコンタクトホール（Ｓ．Ｈ．）は容易に形成されうる。
【００３１】
図１３Ａ乃至図１３Ｂを参照すれば、ストレージノードコンタクトホール（Ｓ．Ｈ．）が形成された結果物上に導電性物質を化学気相蒸着工程または物理気相蒸着工程により所定の厚さで蒸着させ、前記ストレージノードコンタクトホール（Ｓ．Ｈ．）を通して前記トランジスタのソース領域と電気的に連結される導電層を形成させた後、前記導電層上に写真蝕刻工程により形成されるマスクパターンを用いて前記導電層を所定の形でパタニングすることにより複数個のストレージ電極４１０を形成する。
【００３２】
以降、示されなかったが、前記ストレージ電極４１０上に誘電特性の良好な誘電物質及び導電物質を順次的に積層させることにより、誘電層及びプレート電極を形成する。
【００３３】
【発明の効果】
前述したように本発明によれば、ビットラインをパッド導電層及び第２層間絶縁膜内に埋立てられた状態で形成することにより、キャパシタオーバー・ビットラインの構造で形成されるＤＲＡＭキャパシタのストレージ電極とトランジスタのソース領域間の段差を減少させうる。従って、ストレージ電極とソース領域との誤整列が発生する可能性を減少させるだけでなく、ソース領域を完全にオープンさせうるので半導体装置の性能向上が可能である。
【００３４】
以上、前記内容は本発明の望ましい一実施例を添付の図面に基づきただ例示したものであって、本発明の当業者は添付された請求範囲に記載された本発明の要旨の変更なく本発明に対した修正及び変更が可能である。
【図面の簡単な説明】
【図１】従来の技術による半導体装置の製造方法を説明するため示した断面図である。
【図２】従来の技術による半導体装置の製造方法を説明するため示した断面図である。
【図３】従来の技術による半導体装置の製造方法を説明するため示した断面図である。
【図４】本発明の一実施例により製造された半導体装置を概略的に示した平面図である。
【図５】本発明の一実施例による半導体装置の製造方法を説明するため前記図４のＡ−Ａ’線に沿って見た断面図である。
【図６】本発明の一実施例による半導体装置の製造方法を説明するため前記図４のＡ−Ａ’線に沿って見た断面図である。
【図７】本発明の一実施例による半導体装置の製造方法を説明するため前記図４のＡ−Ａ’線に沿って見た断面図である。
【図８】本発明の一実施例による半導体装置の製造方法を説明するため前記図４のＡ−Ａ’線に沿って見た断面図である。
【図９】Ａ乃至Ｂは、本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図である。
【図１０】Ａ乃至Ｂは、本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図である。
【図１１】Ａ乃至Ｂは、本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図である。
【図１２】Ａ乃至Ｂは、本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図である。
【図１３】Ａ乃至Ｂは、本発明の一実施例による埋没ビットライン及びストレージ電極の形成方法を説明するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図である。
【符号の説明】
１００ シリコン基板
１０５ フィールド酸化膜（素子分離膜）
１１０ ゲート電極
１１１ ゲート絶縁膜
１２１ 熱酸化膜
１２２ 第１窒化物層
１３１ 第１層間絶縁層
１４１ 第２層間絶縁層
１５１ パッド導電層
１６１ ビットライン絶縁膜
２１０ 活性領域
３１０ ビットライン
４１０ ストレージ電極
Ｂ．Ｈ． ビットラインコンタクトホール
Ｓ．Ｈ． ストレージノードコンタクトホール
Claims (13)
- シリコン基板上に活性領域と素子分離領域とを限定する素子分離膜を形成する段階と、
前記活性領域内にドレイン領域、ソース領域及びゲート電極よりなるトランジスタを形成する段階と、
前記トランジスタ上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパタニングして前記トランジスタのソース領域及びドレイン領域を開口させる複数個の第１コンタクトホールを形成する段階と、
前記第１コンタクトホールを充填するパッド導電層を形成する段階と、
前記パッド導電層及び層間絶縁膜を部分的に蝕刻して複数個のトレンチを形成する段階と、
前記トレンチを形成する段階の結果物の全面に第１絶縁層を形成する段階と、前記第１絶縁層を部分的に蝕刻して除去することにより前記トランジスタのドレイン領域の上部に形成されたトレンチの表面を露出させる第２コンタクトホールを形成する段階と、
前記第２コンタクトホールを充填する第１導電層を形成することにより前記第２コンタクトホールを通してパッド導電層及びトランジスタのドレイン領域と電気的に連結されるビットラインを形成する段階と、
前記ビットラインを形成する段階の結果物の全面に第２絶縁層を形成する段階と、
前記第２絶縁層をパタニングして前記トランジスタのソース領域の上部の前記パッド導電層を部分的に露出させる第３コンタクトホールを形成する段階と、
前記第３コンタクトホールを形成する段階の結果物の全面に第２導電層を形成した後、パタニングして前記第３コンタクトホールを通してパッド導電層及びトランジスタのソース領域と電気的に連結されるストレージ電極を形成する段階とを具備することを特徴とする半導体装置の製造方法。 - 前記トランジスタのゲート電極はシリコン窒化物よりなるスペーサを具備するゲート絶縁層により絶縁されることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記層間絶縁膜は流動特性の良好な酸化物よりなる第１層間絶縁膜と酸化物よりなる第２層間絶縁膜とを積層して形成することを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第１層間絶縁膜は化学−機械的研磨工程を用いて平坦化することを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記層間絶縁膜を形成する段階後、前記層間絶縁膜上に反射防止膜を形成する段階をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記パッド導電層は燐がドーピングされたポリシリコンで形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第２コンタクトホール及び第３コンタクトホールは異方性特性の良好な乾式蝕刻工程を用いて形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１絶縁層の厚さを調節してビットラインの線幅を調節することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ビットラインを形成する段階は、不純物がドーピングされた多結晶シリコン層を形成する工程及び前記多結晶シリコン層を形成する工程の結果物の表面を化学−機械的研磨工程を用いて平坦化する工程よりなることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記化学−機械的研磨工程は前記パッド導電層が露出されるまでに行うことを特徴とする請求項９に記載の半導体装置の製造方法。
- 前記化学−機械的研磨工程は前記第１絶縁層が露出されるまでに行うことを特徴とする請求項９に記載の半導体装置の製造方法。
- 前記化学−機械的研磨工程は第２コンタクトホールを充填する第２導電層が所定の厚さに蝕刻されるまでに行うことを特徴とする請求項９に記載の半導体装置の製造方法。
- 前記ビットラインを形成する段階は、チタンを蒸着する工程、チタンとシリコンを反応させてから残存するチタンを除去する工程、ＴｉＮ／Ｗを蒸着してＴｉＮ／Ｗ層を形成する工程及び前記ＴｉＮ／Ｗ層を形成する工程の結果物の表面を前記パッド導電層が露出されるまでに化学−機械的研磨工程を用いて平坦化する工程よりなることを特徴とする請求項１に記載の半導体装置の製造方法。
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