JPH08271930A

JPH08271930A - 薄膜トランジスタの製造方法

Info

Publication number: JPH08271930A
Application number: JP8107859A
Authority: JP
Inventors: Ryujiro Muto; 隆二郎武藤
Original assignee: Asahi Glass Co Ltd
Current assignee: AGC Inc
Priority date: 1996-04-26
Filing date: 1996-04-26
Publication date: 1996-10-18
Anticipated expiration: 2013-07-02
Also published as: JP2770813B2

Abstract

(57)【要約】【課題】電流駆動能力の高い薄膜トランジスタを得る。【解決手段】ｎ番目のソースバスライン４とゲート電極
１２を設け、表示画素電極１５へ電圧を印加するために
ドレイン電極１０を介して接続し、ソース接続電極９、
第２のソース電極８およびソースバスラインとの間に囲
まれたドレイン電極１０を形成することを特徴とする薄
膜トランジスタの製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置等の画
像表示装置の表示画素電極に電圧を印加する薄膜トラン
ジスタの製造方法に関する。

【０００２】

【従来の技術】最近、ＯＡ機器端末や平面テレビ等薄形
ディスプレイ開発の要求が強くなっており、そのひとつ
として、行列状に電極を配置した液晶表示装置におい
て、電極の交差部分に能動素子を配置し、液晶の駆動を
行う、アクティブマトリックス方式が、盛んに研究され
ている。

【０００３】図１６はアクティブマトリックス方式液晶
表示装置の代表的な等価回路図である。(28)は液晶層で
あり、(29)は液晶層に印加される電圧を保持するための
コンデンサである。ただし、コンデンサ(29)は省略され
ることもある。(30)は液晶層を駆動する電圧を制御する
ためのスイッチングトランジスタである。Ｘ₁ 、Ｘ₂、
Ｘ₃ 、・・・はスイッチングトランジスタ(30)のゲート
を制御する選択信号線、Ｙ₁ 、Ｙ₂ 、Ｙ₃ 、・・・は液
晶を駆動するのに必要な電圧を印加するためのデータ線
であり、線順次で駆動される。

【０００４】一方、スイッチングトランジスタとして用
いる薄膜トランジスタの構造は、半導体層、ゲート電
極、ソース電極、ドレイン電極の位置関係に従って、コ
プレーナ型構造、スタガー型構造などに分類される。図
１７はコプレーナ型、図１８はスタガー型の薄膜トラン
ジスタの断面図、図１９はその平面図をそれぞれ示して
いる。図中で同一の番号で示した部分は、同一の薄膜ト
ランジスタ構成要素を示している。

【０００５】(1) は石英、ガラスなどの絶縁性基板であ
り、この上に薄膜トランジスタが形成される。(2) は半
導体層であり、ポリシリコン、アモルファスシリコン、
ＣｄＳｅ等が用いられる。(6) 、(10)はそれぞれソース
電極、ドレイン電極であり、通常Ａｌ等で配線される。
(11)はゲート絶縁膜であり、ＳｉＯ₂ 、Ｓｉ₃ Ｎ₄ 等で
形成される。(12)はゲート電極であり、Ａｌ、Ｃｒ等で
配線される。(31)は保護膜であり(14)はコンタクトホー
ルである。(15)は透明導電膜から成る表示画素電極であ
る。

【０００６】また、図２０にその平面図を示すような、
パターン構造を簡素化した薄膜トランジスタも知られて
いる。この薄膜トランジスタは、図に示すように、ソー
スバスライン(4) 、(5) 、ドレイン電極(10)、表示画素
電極(15)を透明導電膜で形成した後、半導体、絶縁膜、
ゲート電極(12)を連続して製膜後、ゲート電極(12)のパ
ターンでエッチングして形成する。

【０００７】以上のような構造を有する薄膜トランジス
タを、各画素に対応して配置することにより、従来のド
ットマトリックス方式等によるパネルと比べて、より優
れた画質の高密度表示を得ることができる。

【０００８】

【発明が解決しようとする課題】このように、薄膜トラ
ンジスタを用いることにより、視認性の良い高密度液晶
表示が可能となるが、１画素に１個の割で薄膜トランジ
スタが必要なため、例えば６００行×２００列の表示を
作るためには１２万個の薄膜トランジスタを一枚の基板
内に作り込む必要があり、数多くのトランジスタを無欠
陥で作ることは非常に困難である。

【０００９】トランジスタ不良の欠陥の種類としては、
ゲートやソース断線、ゲート・ソース間短絡、ゲート・
ドレイン間短絡、ソース・ドレイン間短絡、トランジス
タ特性不良等がある。

【００１０】ゲート及びソース断線は工程中のスクラッ
チ傷やクロスオーバー部のステップカバレッジ性不良の
ために発生するもので、液晶セルにした場合非点灯線欠
陥となるが、断線ラインの両端のリード取出し電極を接
続するような修復により表示上欠陥のないようにするこ
とは可能である。

【００１１】一方ゲート・ソース間短絡は絶縁膜中の塵
等の原因により発生するが、この短絡がある場合はゲー
ト信号がたえず短絡点を通じてソースラインに逃げるた
め、そのソースには常に電圧がかかることになり点灯線
欠陥となる。またゲート・ドレイン間短絡も同様の原因
で発生するが、短絡点を通じてゲート電圧がソース信号
にかかわらずドレインに印加されるため、常に点灯する
点欠陥となる。またトランジスタ特性が不良でゲート電
圧が印加されても充分な電流が流れない場合は、ソース
信号電圧が印加されず選択時に非点灯欠陥となる。

【００１２】またソース・ドレイン間短絡はソース・ド
レイン電極のエッチング残り等によって発生するが、ソ
ース信号がたえずドレイン電極に印加されるため、常時
点灯点欠陥となる。

【００１３】以上の欠陥は薄膜トランジスタの欠陥検査
後欠陥点を顕微鏡で観察すると、ほとんどの場合、異
物、ピンホール、エッチング残り等の欠陥原因と場所が
確認できる。

【００１４】以上のような欠陥の数はプロセス管理によ
って異なるが、表示としては線欠陥は一本も許されず、
点欠陥としても約０．０１％以下にする必要があるが、
現状としては２００本以上のラインを持つ基板中には０
〜数本のライン欠陥や０．１〜３％の点欠陥が含まれる
ことが多く、セルの歩留が低く、アクティブマトリック
ス方式の画像表示装置の実用化を妨げる主な問題点とな
っていた。

【００１５】また欠陥の数は薄膜トランジスタの作成プ
ロセスの数を減じることにより低減でき、簡素化プロセ
スの薄膜トランジスタは図２０に示すように２枚のマス
クで作成可能なため欠陥発生率低減には有利なプロセス
である。

【００１６】しかし簡素化プロセスの薄膜トランジスタ
のドレイン電流は図２０に示されるようにｎ番目のソー
スバスライン(4) とドレイン電極(10)で形成されるスイ
ッチングトランジスタ(30)（図示のようにソースバスラ
イン(4) とドレイン電極(10)との距離をＬ₁ 、ゲート電
極(12)の幅をＷとしたとき、チャンネル幅／チャンネル
長＝Ｗ／Ｌ₁ ）の他に、ｎ＋１番目のソースバスライン
(5）とドレイン電極(10)とで形成されるストレイトラン
ジスタ(32)（ソースバスライン(5) とドレイン電極(10)
との距離をＬ₂ として、チャンネル幅／チャンネル長＝
Ｗ／Ｌ₂ ）の影響を受ける。

【００１７】このストレイトランジスタ(32)によるドレ
イン電流は薄膜トランジスタの設計値によって異なる
が、通常スイッチングトランジスタによる電流値の５〜
２０％になり、２値表示の場合は大きな問題とはならな
いが、階調表示を行う場合には隣のソースラインの信号
を拾うため、鮮明な表示が得られず問題となっていた。

【００１８】一方トランジスタの形状が表示画素面積に
比して小さいため該画素を動作させるのに充分な電流が
とれないという問題点もあった。

【００１９】本発明は以上のような従来の薄膜トランジ
スタの欠点を解消するためになされたものであり、多数
の薄膜トランジスタを一枚の絶縁性基板上に形成する際
にも生産歩留が良く、かつ簡単な構造でしかもストレイ
トランジスタ等の影響を受けず、画像表示装置に用いた
場合に良好な画像の得られる薄膜トランジスタを提供す
ることを目的とする。

【００２０】

【課題を解決するための手段】本発明は、絶縁性基板上
にソースバスラインとゲートバスラインを設け、表示画
素電極を設け、該表示画素電極へ電圧を印加するために
該表示画素電極にドレイン電極を介して接続し、ソース
電極と、ゲート電極と半導体層を設ける薄膜トランジス
タの製造方法において、該ソースバスラインに接続し、
該ソースバスラインから電圧が印加されるソース電極を
１本又は複数本形成し、ドレイン電極は、複数本形成し
た前記ソース電極のうちの隣接する一対の間に形成する
か、又は、最もソースバスライン寄りに位置する前記ソ
ース電極とそれ自体がソース電極として作用し得るソー
スバスラインとの間に形成することを特徴とする薄膜ト
ランジスタの製造方法を提供する。

【００２１】以下、本発明になる薄膜トランジスタの製
造方法で得た薄膜トランジスタの代表的一例につき図面
を参照しながら説明する。図１は本発明で得られる薄膜
トランジスタの一例を示す平面図、図２はそのＡＡ’面
の断面図である。

【００２２】図において、石英、ガラス等の絶縁性基板
(1) の表面には、インジウム・ティン・オキサイド（Ｉ
ＴＯ）等のような透明導電膜からなる電極と、さらにそ
の表面に、ポリシリコン、アモルファスシリコン、Ｃｄ
Ｓｅ等の半導体にＰ、Ａｓ等やＢ等をドーピングしてそ
れぞれｎ型またはＰ型にした半導体層(16)が形成され
る。

【００２３】このようにして形成した、ドーピングした
半導体層(16)と該透明電極を同時に図１に示すような形
状にパターニングし、表示画素電極(15)、ソースバスラ
イン(4) が形成される。該ソースバスライン(4）の表示
画素電極(15)の左上隅部に近い位置には、前記ソースバ
スライン(4) にほぼ平行に設けられた該第２のソース電
極(8) と、該第２のソース電極(8) と前記ソースバスラ
イン(4) を接続するソース接続電極(9) とが形成され
る。また、表示画素電極(15)の左上隅部の端部は、前述
のソースバスライン(4) と第２のソース電極(8) の間に
挟まれるように伸ばされて設けられ、ドレイン電極(10)
が形成される。

【００２４】この基板上にポリシリコン、アモルファス
シリコン、ＣｄＳｅ等の半導体層(2) 、続いてＳｉＯ
₂ 、Ｓｉ₃ Ｎ₄ 、ＳｉＯＮ等からなるゲート絶縁膜(1
1)、さらにＡｌ、Ｃｒ等のゲート電極用メタルを成膜
後、図１のゲート電極(12)のパターンで連続的にメタル
層、絶縁膜層、半導体層をエッチングして、ゲート電極
(12)及び絶縁層(11), 半導体層(2) を形成する。

【００２５】その後連続してゲート電極パターン以外に
露出している表示電極ソースバスライン等の上のドーピ
ングした半導体層もエッチングにより除去される。ソー
スバスライン(4) のゲート電極(12)と空間的に交差する
部分は第１のソース電極(7)として機能する。

【００２６】このような構成とすることにより、ドレイ
ン電極(10)には第１のソース電極(7) 及び第２のソース
電極(8) よりソース信号が供給されることとなる。即
ち、この薄膜トランジスタの前述したチャンネル幅とチ
ャンネル長の比（Ｗ／Ｌ）は従来の薄膜トランジスタの
２倍になっていることになる。

【００２７】またこの場合ドレイン電極(10)は第２のソ
ース電極(8) によって（ｎ＋１）番目のソースバスライ
ン(5) から電気的に遮断されているため（ｎ＋１）番目
のソースバスライン(5）とストレイトランジスタを形成
することが全くなくなり、該表示画素電極(15)にはｎ番
目のソースバスライン(4) の信号のみが供給され、正確
な表示を得ることができるようになる。

【００２８】またソース電極の構造として図３に示すよ
うに第２のソース電極(8) と同様に第１のソース電極
(7) もソース接続電極(9) に接続した形状にすることも
可能であり、この場合には、欠陥があった時の修復等の
場合には有効である。

【００２９】以上は簡素化パターンに関して説明を行っ
たが、本発明はこのようなパターンや構造に限定され
ず、従来のコプレーナ型、スタガー型の薄膜トランジス
タにも応用は可能である。

【００３０】例えばコプレーナ構造の薄膜トランジスタ
において図４に示されるようにソースバスライン(3) に
直角に突出させて設けた２本のソース電極(7) 、(8) に
よってドレイン電極(10)が挟まれた形状をしているもの
や、図５に示されるようにソースバスライン(3) と平行
に突出させて設けたソース電極(8) によってドレイン電
極(10)が挟まれた形状をしたものでもよい。

【００３１】これらのコプレーナ型やスタガー型の構造
のものに対しては従来の簡素化パターンの様にストレイ
トランジスタの影響は始めからないが本発明の構造にす
ることにより薄膜トランジスタのチャンネル幅とチャン
ネル長の比（Ｗ／Ｌ）が従来の２倍に取れるメリットが
あり、また欠陥があった場合には有効な対策を取りやす
い構造になっている。

【００３２】次に薄膜トランジスタに欠陥があった場合
の修復法について説明する。本発明者が数多くの薄膜ト
ランジスタ基板を作成した結果、種々の欠陥の発生する
場所はランダムであり、近接した薄膜トランジスタが欠
陥となる確率はきわめて低い事が判明している。かかる
事実にかんがみ本発明はなされたものである。前述の欠
陥の内ではソース・ゲート間短絡が一番発生確率が高
く、点灯線欠陥の重大欠陥となり生産の歩留低下の主な
原因であった。

【００３３】一方薄膜トランジスタの特性が良く、小さ
なＷ／Ｌの構造のものでも充分なドレイン電流が取れる
場合かつ２個所のソース・ゲートオーバーラップ部の内
一方に図６、７、８の符号(17)で示すような短絡点が認
められた場合は、符号(18)で示すように、そのソース電
極(7) または(8) またはゲート電極(12)を何らかの方法
で切断すればよい。

【００３４】このときドレイン電極には残されたソース
電極(8) または(7) からのみソース信号が入るが、薄膜
トランジスタの性能が充分であれば二値表示をする場合
には全く問題がない。また階調表示を行う場合でも多少
本来の階調とは異なるが、動画の場合にはその差がほと
んど認知できないほどであり、従来の線欠陥に比べ著し
く画像価値を向上させうるものである。

【００３５】また図９に示すように二本のソース電極
(7')、(8) の内一本のみを電気的に絶縁した状態にして
おき、検査の結果、図１０の符号(17)で示すように、ソ
ース・ゲート間短絡欠陥が認められた薄膜トランジスタ
のソース電極(8) を、符号(18)で示すように、根本から
切断し、それ迄電気的に絶縁されていたもう一方のソー
ス電極(7')を電気的に、符号(19)で示すように、接続し
て該トランジスタの機能を回復させることも可能であ
る。

【００３６】以上に説明した簡素化パターンにおいて
は、隣接ソースバスライン(5) に近い方の第２のソース
電極(8) を切断した場合に該修復画素はストレイトラン
ジスタの影響を受けることになるが、少数の散在した修
復画素は他とは見分けにくく、修復による効果は前述の
通りである。

【００３７】以上の説明は簡素化パターンに関して行っ
たが薄膜トランジスタの構造に限定されず、コプレーナ
型やスタガー型等のものにも応用できる。

【００３８】以上までは一画素当りドレイン電極が一本
ある場合について説明してきたが、次に複数本のドレイ
ン電極を有する簡素化パターンの薄膜トランジスタにつ
いて説明を行う。

【００３９】薄膜トランジスタの性能が不充分の場合に
は、図１１に示すように、1 画素当り各２本のソース電
極(7) 、(8) 、(34)、(36)、(37)、(39)によって挟まれ
た複数個のドレイン電極(10)、(35)、(38)からなる複数
個の薄膜トランジスタを設けることが有効である。

【００４０】即ち複数個の薄膜トランジスタを設けるこ
とにより得られるドレイン電流は１個の場合に比しトラ
ンジスタ個数倍になり、表示に必要な充分なドレイン電
流を得ることができるようになる。この構造において薄
膜トランジスタに欠陥が認められた場合は、図１２に示
すように、ドレインまたはソース電極を切断して欠陥薄
膜トランジスタを電気的に絶縁し修復することが可能で
ある。

【００４１】例えば、図のように、ソース電極(34)にソ
ース・ゲート間短絡(17)が発生し、ドレイン電極(35)に
ゲート・ドレイン間短絡(20)が発生して、該ソース電極
(34)とドレイン電極(35)をそれぞれ符号(18)、(21)で示
すように切断した場合、即ち、３個の薄膜トランジスタ
の内１個に欠陥が発生し切断分離された場合は、表示画
素電極(15)には２／３のドレイン電流が得られることに
なるため該画素の他画素との表示特性の差は前述の場合
より少なくなり、より高品質の画像が得られることにな
る。

【００４２】また薄膜トランジスタの性能が充分な場合
は、図１３に示すように、一画素当り各２本のソース電
極によって挟まれた複数個のドレイン電極からなる複数
個の薄膜トランジスタを設け、かつソース電極とドレイ
ン電極がそれぞれソースバスライン及び表示画素電極(1
5)と電気的に絶縁された状態の薄膜トランジスタ(24)を
含むようにしておくとさらに効果は大きい。

【００４３】即ち、一画素当り電気的に接続されている
主の薄膜トランジスタ(23)以外に電気的に絶縁された従
の薄膜トランジスタ(24)を設けておき、主の薄膜トラン
ジスタ(23)に欠陥が認められたときは、図１４に示すよ
うに、該トランジスタ(23)のドレインまたはソース電極
の一部またはいずれもを符号(18)、(21)で示すように切
断する等して符号(18)、(21)で電気的に絶縁状態とし、
次にそれまで絶縁状態にあった従の薄膜トランジスタ(2
4)のソース電極を、符号(25)で示すように、ソース接続
電極で接続し、ドレイン電極を、符号(19)で示すよう
に、表示画素電極(15)にそれぞれ接続することにより、
従の薄膜トランジスタ(24)を動作させるようにする。

【００４４】以上のような構造を持つ薄膜トランジスタ
の場合には、始めから良好な画素と、修復した画素の薄
膜トランジスタの数が同数にできるため表示画素電極(1
5)に供給されるドレイン電流は全く同様にできるうえ、
該表示画素電極(15)本来のソース信号を受けることがで
きるため、表示上全く欠陥のないものを作ることが可能
である。

【００４５】本発明における複数個の薄膜トランジスタ
は例示した数に限定されず、また、初期に絶縁されてい
るドレイン、ソース電極の数も例示したものに限定され
ない。

【００４６】以上述べた修復工程における切断方法とし
てはレーザトリマーや、超音波カッターによる切断法等
があるが、何ら方法には制限されない。また第２のトラ
ンジスタのドレイン電極と表示画素電極の接続方法にお
いても微小な導体をディスペンサ等で付着させる方法、
薄膜トランジスタ基板上に金やアルミニウムをコートし
たガラス基板を対向させて配し、希望の寸法に絞り込ん
だレーザをメタルコート基板側から常圧または減圧下で
照射し、メタルを薄膜トランジスタ基板の希望の場所に
コートさせるレーザコート法等があるが、このような方
法に特に制限されない。

【００４７】

【発明の実施の形態】図１ないし図５にその構成を示し
た本発明の構成例では、ゲート電極(12)に高電位の電圧
が印加されたときに、ソースバスライン(3) 、(4) に接
続された第１のソース電極(7) 及び第２のソース電極
(8) から、半導体層(2) を介してドレイン電極(10)へ電
流が流れ、該ドレイン電極(10)に接続された表示画素電
極(15)がソースバスライン(3) 、(4) と同電位となり、
該ソースバスライン(3) 、(4) が高電位にあるときは、
前記表示画素電極(15)と図示しない共通電極間電圧が印
加され、液晶表示装置の場合には、該表示画素電極(15)
と共通電極間に挟持された液晶スイッチがオンし、該表
示画素電極(15)に対応する画素が点灯し表示状態とな
る。

【００４８】前記ソースバスライン(3) 、(4) が低電位
にあるときには、表示画素電極(15)も低電位となり、液
晶スイッチはオンせず、該表示画素電極(15)に対応する
画素は非点灯状態となる。

【００４９】他のゲート電極に選択電位が供給されてい
る間、既に信号が供給されたゲート電極(12)には低電位
が供給され半導体層(2) が高抵抗になるため、ソース電
極(7) 、(8) とドレイン電極(10)とは電気的に切り離さ
れ、表示画素電極(15)に対応する画素の液晶スイッチは
液晶容量または付加容量により前の状態を継続する。

【００５０】以上のようなスイッチング動作において、
前述したように、チャンネル幅／チャンネル長（Ｗ／
Ｌ）が大きく、かつ、ドレイン電極(10)が第２のソース
電極(8) によって（ｎ＋１）番目のソースバスライン
(5) から電気的に遮断されているため、十分なドレイン
電流量が得られるとともに、該ドレイン電極(10)が（ｎ
＋１）番目のソースバスライン(5) とストレイトランジ
スタを形成することが全くなく、良好なスイッチング動
作が得られる。

【００５１】上記薄膜トランジスタに図６及び図７に示
すようなソース・ゲート間短絡(17)が発生した場合に
は、上述したように、該ソース電極(7) またはゲート電
極(12)をそれぞれソースバスライン(4）またはゲートバ
スラインから、図の符号(18)で示すように、切断するこ
とにより修復でき、正常なスイッチング動作が得られ
る。

【００５２】図９に示すように１本のソース電極(8) の
みをソースバスライン(4) に接続した構成の場合にもス
イッチング動作は同様であり、また、ソース・ゲート間
短絡(17)が該ソース電極(8) に発生した場合は該ソース
電極(8) をソースバスライン(4) から切断し、予備のソ
ース電極(7')をソースバスライン(4) に接続することに
より修復でき、正常なスイッチング動作が得られること
も同様である。

【００５３】図１１に示すように複数のドレイン電極(1
0)、(35)、(38)を各２本のソース電極(7) 、(8) ；(3
4)，(36)；(37)，(39)の間に設けた構成の場合は十分な
ドレイン電流が得られ良好な表示が得られる。

【００５４】前述したように、ソース・ゲート間短絡(1
7)またはゲート・ドレイン間短絡(20)が発生した場合に
は、欠陥の発生したソース電極(34)またはドレイン電極
(35)をそれぞれ符号(18)、(21)で示すように切断するこ
とにより該欠陥を修復できる。

【００５５】図１３に示すように、予備の薄膜トランジ
スタ(24)を設けておく構成の場合にも、該薄膜トランジ
スタのスイッチング動作、欠陥の発生した場合の修復方
法は同様である。なお、この場合には上述したように、
修復した場合にもドレイン電流量が修復前と同一である
ので安定した表示が得られる。

【００５６】以上述べたように本発明の薄膜トランジス
タは、ある表示画素に欠陥が発生した場合にも、該画素
に電圧を印加する本来のソースバスラインからの電圧が
印加出来るように修復するものであるので、隣接したソ
ースバスラインから電圧を印加する方法に比し、より完
全な欠陥の削除及び修復が可能となる。次に本発明の薄
膜トランジスタの製造及び修復の実施例を示す。

【００５７】

【実施例】

（実施例１）まず５０ｍｍ角のガラス基板上に厚さ１０
００ÅのＩＴＯ、５００Åのｎ⁺ ａ−Ｓｉをコート後、
図１に示すように、ソースバスライン(4) 、(5) 及びソ
ース接続電極(9) 、ソース電極(8) 及びドレイン電極(1
0)、表示画素電極(15)をパターニングした。その際ドレ
イン電極(10)を２本のソース電極(7) 、(8) で挟む構造
に形成した。

【００５８】次に２０００Åのａ−Ｓｉ、２０００Åの
ＳｉＯＮ膜をＰ−ＣＶＤでコート後、ゲート電極用アル
ミニウムを３０００Åコートした。ホトレジストを用い
てゲート電極(12)のパターンでアルミニウム、ａ−Ｓ
ｉ、ＳｉＯＮ膜をエッチングし次にＩＴＯ上のｎ⁺ ａ−
Ｓｉ膜もエッチングして２００×２００画素の薄膜トラ
ンジスタを完成した。

【００５９】このようにして基板上に形成した薄膜トラ
ンジスタの特性を測定したところ、ドレイン電流値は従
来の簡素化パターンの約２倍得られたうえ、ある画素の
薄膜トランジスタ特性は、隣接したソースバスラインの
信号の影響は全く受けなかった。以上の基板上にポリイ
ミドの配向膜をコートして液結晶表示パネルを組み立
て、点灯検査を行ったところ、階調表示を行っても従来
よりも鮮明で正確な画像が得られたが、ソース・ゲート
間短絡に起因する点灯線欠陥が４本とゲートドレイン間
短絡に起因する点灯欠陥が２箇所存在していた。

【００６０】（実施例２）実施例１と同様の膜構成なが
ら図３に示すようにドレイン電極(10)をソース接続電極
(9) に接続した2 本のソース電極(7) 、(8) で挟んだ構
造の薄膜トランジスタを作成後、全薄膜トランジスタの
検査を行ったところ３箇所のソース・ゲート間短絡と１
箇所のゲート・ドレイン間短絡が認められた。

【００６１】３箇所のソース・ゲート間短絡の薄膜トラ
ンジスタを観察したところ２箇所はゲート電極(12)と第
１ソース電極(7) の交差部に、１箇所はゲート電極(12)
と第２ソース電極(8) の交差部に黒い異物が認められ
た。異物の認められたソース電極の根本をレーザトリマ
ーにて図６の符号(18)のように切断し、ソース接続電極
(9) 及びソースバスライン(4) から電気的に絶縁した。
その後実施例１と同様な方法で液晶表示パネルを作成し
て点灯検査を行ったところ、ソース・ゲート間短絡に起
因する点灯点欠陥は一本もなく、ゲート・ドレイン間短
絡に起因する点灯点欠陥が１箇所だけある状況に改善さ
れた。

【００６２】修復を行った画素は近接距離から注意深く
観察すると他の画素に比べてコントラストは低いもの
の、通常の使用距離の目から３０ｃｍの距離から観察し
た限りほとんどその差が認知できず画像としては問題が
ないことが判った。

【００６３】（実施例３）実施例１と同様の膜構成なが
ら、図１３に示すように、ドレイン電極(10)をソース接
続電極(9) に接続した２本のソース電極(7) 、(8) で挟
んだ構造の薄膜トランジスタを一画素当り３個設け、そ
の内一番ソースバスライン(4) に近い主の薄膜トランジ
スタ(23)のみの２本のソース電極(7) 、(8) とドレイン
電極(10)をそれぞれソースバスライン(4）及び表示画素
電極(15)に接続しておき他の従の薄膜トランジスタ(24)
のソース・ドレイン電極は電気的に絶縁した状態にして
作成した。

【００６４】このようにして作成した基板全ての薄膜ト
ランジスタの検査を行ったところ、３箇所のソース・ゲ
ート間短絡と２箇所のゲート・ドレイン間短絡が認めら
れた。ソース・ゲート間短絡のあった薄膜トランジスタ
の２本のソース電極を図１４の符号(18)に示す通り、ゲ
ート・ドレイン間短絡のあった薄膜トランジスタのドレ
イン電極を符号(21)に示す通りにソース接続電極(9) か
らと表示画素電極(15)からレーザトリマー法で切断し
た。

【００６５】次に該画素にある第１の従の薄膜トランジ
スタ(26)の絶縁されているソース接続電極と主の薄膜ト
ランジスタ(23)のソース接続電極(9) を接続する形に、
また絶縁されているドレイン電極と表示画素電極(15)と
を接続する形に、レーザトリマーの照準を合わせた後、
５０００Åの金をコートしたガラス基板を薄膜トランジ
スタ基板上に金コート面を接するように置いて減圧下で
レーザ照射を行った。

【００６６】その結果、図１４の符号(25)及び(19)に示
されるように、レーザの照射された部分の金が蒸発して
薄膜トランジスタ基板に再付着することにより、第１の
従の薄膜トランジスタ(26)のソース電極及びドレイン電
極の接続を行った。

【００６７】この修復工程の後の再検査において２箇所
のソース・ゲート間短絡と、２箇所のゲート・ドレイン
間短絡は第１の従の薄膜トランジスタ(26)を用いること
により良特性が得られるようになったが、１個の薄膜ト
ランジスタには第１の従の薄膜トランジスタ(26)にもソ
ース・ゲ−ト間短絡が存在していた。そのため前述の方
法で従の第１の薄膜トランジスタ(26)のソ−ス電極を、
図１５の符号(18)のように切断後、従の第２の薄膜トラ
ンジスタ(27)のソース接続電極及びドレイン電極を、符
号(25)及び(22)で示すように、ソース接続電極及び表示
画素電極(15)と接続した。

【００６８】その結果該画素の表示画素電極(15)には従
の第２の薄膜トランジスタ(27)より正常なドレイン電流
が供給されるようになった。

【００６９】この修復工程を終えた薄膜トランジスタを
前述の方法で液晶表示パネルを作成し点灯検査を行った
ところ、点欠陥、線欠陥は１個も認められず、注意深く
観察しても全く欠陥のない表示を得ることができた。

【００７０】

【発明の効果】本発明になる薄膜トラジスタにおいて
は、ドレイン電極を２本のソース電極の間に形成するよ
うにしたので、ドレイン電流を十分に流すことが可能と
なり、かつ、ストレイトランジスタの影響を全く受けな
いようにすることが可能である。

【００７１】また複数個の薄膜トランジスタを設けてお
き、主の薄膜トランジスタが不良の時は従の薄膜トラン
ジスタを用いる事により正確なソース信号を表示画素電
極に供給できるようになったため、無欠陥の薄膜トラン
ジスタ基板の作成が可能になり、素子の製産歩留を著し
く向上させ、ひいては製産コストの低下に大きく役立
つ。

【００７２】さらに欠陥の修復後も修復前と同一のソー
スバスラインから電圧を表示画素電極に印加できるの
で、修復の跡が目立つこともなく完全な修復が可能とな
る。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの一例を示す平面
図。

【図２】本発明の薄膜トランジスタの一例を示す断面
図。

【図３】本発明の薄膜トランジスタの他の例を示す平面
図。

【図４】薄膜トランジスタの第３の例（参考例）を示す
平面図。

【図５】薄膜トランジスタの第４の例（参考例）を示す
平面図。

【図６】本発明の薄膜トランジスタにおいてソース・ゲ
ート間短絡が発見された場合の修復法を示す平面図。

【図７】本発明の薄膜トランジスタにおいてソース・ゲ
ート間短絡が発見された場合の修復法を示す平面図。

【図８】本発明の薄膜トランジスタにおいてソース・ゲ
ート間短絡が発見された場合の修復法を示す平面図。

【図９】本発明の薄膜トランジスタの第５の例を示す平
面図。

【図１０】図９の薄膜トランジスタにソース・ゲート間
短絡が発見されたときの修復法を示す平面図。

【図１１】本発明の薄膜トランジスタの第６の例を示す
平面図。

【図１２】図１１の薄膜トランジスタに欠陥があった場
合の修復法を示す平面図。

【図１３】本発明の薄膜トランジスタの第６の例を示す
平面図。

【図１４】図１３の薄膜トランジスタに欠陥が発見され
た場合の修復法を示す平面図。

【図１５】修復した薄膜トランジスタに更に欠陥が発見
された場合の再修復法を示す平面図。

【図１６】アクティブマトリックス方式液晶表示装置の
代表的な等価回路。

【図１７】従来のコプレーナ型薄膜トランジスタ。

【図１８】従来のインバーテッドスタガー型薄膜トラン
ジスタのそれぞれ断面図。

【図１９】従来のインバーテッドスタガー型薄膜トラン
ジスタのそれぞれの平面図。

【図２０】従来の簡素化パターンの薄膜トランジスタの
平面図。

【符号の説明】

１：絶縁性基板２：半導体層３：ソースバスライン４：ｎ番目のソースバスライン５：（ｎ＋１）番目のソースバスライン６：ソース電極７：第１のソース電極８：第２のソース電極９：ソース接続電極１０：ドレイン電極１１：ゲート絶縁膜１２：ゲート電極１３：ゲートバスライン１４：コンタクトホール１５：表示画素電極１６：ドーピングした半導体層１７：ソース・ゲート間短絡点２０：ゲート・ドレイン間短絡点２３：主の薄膜トランジスタ２４：従の薄膜トランジスタ２６：第１の従の薄膜トランジスタ２７：第２の従の薄膜トランジスタ２８：液晶層２９：コンデンサ３０：スイッチングトランジスタ３１：保護膜３２：ストレイトランジスタ

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【手続補正書】

【提出日】平成８年５月２４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】しかし簡素化プロセスの薄膜トランジスタ
のドレイン電流は図２０に示されるようにｎ番目のソー
スバスライン(4) とドレイン電極(10)で形成されるスイ
ッチングトランジスタ(30)（図示のようにソースバスラ
イン(4) とドレイン電極(10)との距離をＬ₁ 、ゲート電
極(12)の幅をＷとしたとき、チャンネル幅／チャンネル
長＝Ｗ／Ｌ₁ ）の他に、（ｎ＋１）番目のソースバスラ
イン(5）とドレイン電極(10)とで形成されるストレイト
ランジスタ(32)（ソースバスライン(5) とドレイン電極
(10)との距離をＬ₂ として、チャンネル幅／チャンネル
長＝Ｗ／Ｌ₂ ）の影響を受ける。

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上にソースバスラインとゲート
バスラインを設け、表示画素電極を設け、該表示画素電
極へ電圧を印加するために該表示画素電極にドレイン電
極を介して接続し、ソース電極と、ゲート電極と半導体
層を設ける薄膜トランジスタの製造方法において、該ソ
ースバスラインに接続し、該ソースバスラインから電圧
が印加されるソース電極を１本又は複数本形成し、ドレ
イン電極は、複数本形成した前記ソース電極のうちの隣
接する一対の間に形成するか、又は、最もソースバスラ
イン寄りに位置する前記ソース電極とそれ自体がソース
電極として作用し得るソースバスラインとの間に形成す
ることを特徴とする薄膜トランジスタの製造方法。
【請求項２】ドレイン電極が、最もソースバスライン寄
りに位置する前記ソース電極とそれ自体がソース電極と
して作用し得るソースバスラインとの間に１本のみ形成
することを特徴とする請求項１の薄膜トランジスタの製
造方法。
【請求項３】複数本形成する前記ソース電極のうちの隣
接する一対の間にドレイン電極を１本設け、さらにソー
スバスラインと接続されていないソース電極と該表示画
素電極と接続されていないドレイン電極から構成される
従の薄膜トランジスタを並設することを特徴とする請求
項１の薄膜トランジスタの製造方法。
【請求項４】複数本形成する前記ソース電極のうちの隣
接する一対の間にドレイン電極を設け、かつドレイン電
極を複数設けることを特徴とする請求項１の薄膜トラン
ジスタの製造方法。
【請求項５】ドレイン電極を２本、前記ソース電極を４
本形成することを特徴とする請求項１の薄膜トランジス
タの製造方法。
【請求項６】ドレイン電極を３本、前記ソース電極を６
本形成することを特徴とする請求項１の薄膜トランジス
タの製造方法。
【請求項７】前記ソース電極をソースバスラインにほぼ
平行に形成することを特徴とする請求項１の薄膜トラン
ジスタの製造方法。
【請求項８】前記ソース電極をゲートバスラインにほぼ
平行に形成することを特徴とする請求項１の薄膜トラン
ジスタの製造方法。
【請求項９】ゲートバスラインを前記ソース電極と交差
して配置することを特徴とする請求項１の薄膜トランジ
スタの製造方法。
【請求項１０】ソースバスラインと、ソース電極と、ド
レイン電極と、該表示画素電極とを透明導電膜で形成す
ることを特徴とする請求項１の薄膜トランジスタの製造
方法。
【請求項１１】該ドレイン電極とソースバスラインとの
間に予備ソース電極をさらに形成することを特徴とする
請求項１の薄膜トランジスタの製造方法。