JPH08250686A - 発振回路 - Google Patents
発振回路Info
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- JPH08250686A JPH08250686A JP7054280A JP5428095A JPH08250686A JP H08250686 A JPH08250686 A JP H08250686A JP 7054280 A JP7054280 A JP 7054280A JP 5428095 A JP5428095 A JP 5428095A JP H08250686 A JPH08250686 A JP H08250686A
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- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 239000010453 quartz Substances 0.000 abstract 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 230000010355 oscillation Effects 0.000 description 26
- 239000013078 crystal Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
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- 239000000470 constituent Substances 0.000 description 2
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- 230000002411 adverse Effects 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Filters And Equalizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【目的】ゲートアレイに内蔵される圧電素子を用いる発
振回路において、そのレイアウト面積を増大させること
なく、ノイズを除去することができる発振回路の提供。 【構成】ゲートアレイに内蔵される圧電素子を用いる発
振回路であって、出力端に前記ゲートアレイの内部セル
領域に存在する未使用ポリシリコンゲートを用いて構成
されるローパスフィルタを備えることにより、上記目的
を達成する。
振回路において、そのレイアウト面積を増大させること
なく、ノイズを除去することができる発振回路の提供。 【構成】ゲートアレイに内蔵される圧電素子を用いる発
振回路であって、出力端に前記ゲートアレイの内部セル
領域に存在する未使用ポリシリコンゲートを用いて構成
されるローパスフィルタを備えることにより、上記目的
を達成する。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイに内蔵さ
れる発振回路に関し、詳しくは、その出力端に未使用ポ
リシリコンゲートで構成されるローパスフィルタを備え
る発振回路に関する。
れる発振回路に関し、詳しくは、その出力端に未使用ポ
リシリコンゲートで構成されるローパスフィルタを備え
る発振回路に関する。
【０００２】
【従来の技術】ゲートアレイに内蔵される発振回路とし
ては、水晶振動子やセラミック発振子等の圧電素子を用
いるものが一般的である。以下に、この圧電素子を用い
る発振回路の構造とその問題点について一例を挙げて説
明を行う。
ては、水晶振動子やセラミック発振子等の圧電素子を用
いるものが一般的である。以下に、この圧電素子を用い
る発振回路の構造とその問題点について一例を挙げて説
明を行う。
【０００３】図３は、従来の圧電素子を用いる発振回路
の一例の構成回路図である。この発振回路４２は、並列
接続されたインバータ１２、抵抗素子１４および水晶振
動子１６と、この水晶振動子１６の両端とグランドとの
間にそれぞれ直列接続された容量素子１８，２０と、イ
ンバータ１２の出力端に直列接続されたバッファ２２と
から構成されている。
の一例の構成回路図である。この発振回路４２は、並列
接続されたインバータ１２、抵抗素子１４および水晶振
動子１６と、この水晶振動子１６の両端とグランドとの
間にそれぞれ直列接続された容量素子１８，２０と、イ
ンバータ１２の出力端に直列接続されたバッファ２２と
から構成されている。
【０００４】この発振回路４２において、水晶振動子１
６は所定周波数の微小振幅の正弦波を出力する。また、
抵抗素子１４の抵抗値Ｒf および容量素子１８，２０の
容量値Ｃ0 ，Ｃ1 は、それぞれ水晶振動子１６の発振周
波数に応じて適宜決定される。この抵抗素子１４は水晶
振動子１６の入出力端を接続するバイアス抵抗として用
いられ、インバータ１２および容量素子１８，２０とと
もに水晶振動子１６が出力する正弦波を所定振幅に増幅
する。所定振幅に増幅された正弦波はバッファ２２によ
り波形整形されて方形波となり、例えばクロック信号と
して内部回路に供給される。
６は所定周波数の微小振幅の正弦波を出力する。また、
抵抗素子１４の抵抗値Ｒf および容量素子１８，２０の
容量値Ｃ0 ，Ｃ1 は、それぞれ水晶振動子１６の発振周
波数に応じて適宜決定される。この抵抗素子１４は水晶
振動子１６の入出力端を接続するバイアス抵抗として用
いられ、インバータ１２および容量素子１８，２０とと
もに水晶振動子１６が出力する正弦波を所定振幅に増幅
する。所定振幅に増幅された正弦波はバッファ２２によ
り波形整形されて方形波となり、例えばクロック信号と
して内部回路に供給される。
【０００５】このように、従来の圧電素子を用いる発振
回路４２は、圧電素子の出力する正弦波を増幅し、これ
を波形整形していた。
回路４２は、圧電素子の出力する正弦波を増幅し、これ
を波形整形していた。
【０００６】ところが、半導体装置の内部に、この発振
回路４２の発振周波数よりも高い周波数で動作する回路
が存在する場合、例えばクロック干渉や電源雑音などに
より、この回路の動作ノイズが発振回路４２のインバー
タ１２に悪影響を及ぼしてしまうことがある。この発振
回路４２においては、ノイズ成分もインバータ１２によ
り増幅され、バッファ２２により波形整形されてしまう
ため、発振回路４２が誤動作して正確なクロック信号を
内部回路に供給することができず、半導体装置全体が正
常に動作しなくなるという問題点があった。
回路４２の発振周波数よりも高い周波数で動作する回路
が存在する場合、例えばクロック干渉や電源雑音などに
より、この回路の動作ノイズが発振回路４２のインバー
タ１２に悪影響を及ぼしてしまうことがある。この発振
回路４２においては、ノイズ成分もインバータ１２によ
り増幅され、バッファ２２により波形整形されてしまう
ため、発振回路４２が誤動作して正確なクロック信号を
内部回路に供給することができず、半導体装置全体が正
常に動作しなくなるという問題点があった。
【０００７】この問題点を解決するために、特公平５−
４８６５１号公報に開示されたノイズ混入防止回路や、
特開平５−２９９９８５号公報に開示されたデジタル処
理装置およびデジタルローパスフィルタ回路などが提案
されている。
４８６５１号公報に開示されたノイズ混入防止回路や、
特開平５−２９９９８５号公報に開示されたデジタル処
理装置およびデジタルローパスフィルタ回路などが提案
されている。
【０００８】まず、特公平５−４８６５１号公報に開示
されたノイズ混入防止回路は、ＣＰＵ（中央制御装置）
内部で発生するノイズがＰＬＬ（フェーズロックドルー
プ）発振器に混入することを防ぐためのものであって、
ＣＰＵよりＰＬＬ発振器に制御データを転送するバスラ
インにローパス形のノイズフィルタを設け、ＣＰＵの指
令制御電圧により、制御データの転送時にはこのローパ
ス形のノイズフィルタの時定数を短小化させるものであ
る。
されたノイズ混入防止回路は、ＣＰＵ（中央制御装置）
内部で発生するノイズがＰＬＬ（フェーズロックドルー
プ）発振器に混入することを防ぐためのものであって、
ＣＰＵよりＰＬＬ発振器に制御データを転送するバスラ
インにローパス形のノイズフィルタを設け、ＣＰＵの指
令制御電圧により、制御データの転送時にはこのローパ
ス形のノイズフィルタの時定数を短小化させるものであ
る。
【０００９】このノイズ混入防止回路によれば、バスラ
インに設けられるローパス形のノイズフィルタの時定数
をＣＰＵの指令制御電圧により変更できるため、制御デ
ータの伝達速度を低下させることなく、ノイズの除去を
行うことができるとしている。しかし、このノイズ混入
防止回路は、ＣＰＵよりＰＬＬ発振器に制御データを転
送するバスラインにローパス形のノイズフィルタを設け
るため、即ち、プリント基板上にこのローパス形のノイ
ズフィルタを設けるための空間が必要になるという問題
点がある。
インに設けられるローパス形のノイズフィルタの時定数
をＣＰＵの指令制御電圧により変更できるため、制御デ
ータの伝達速度を低下させることなく、ノイズの除去を
行うことができるとしている。しかし、このノイズ混入
防止回路は、ＣＰＵよりＰＬＬ発振器に制御データを転
送するバスラインにローパス形のノイズフィルタを設け
るため、即ち、プリント基板上にこのローパス形のノイ
ズフィルタを設けるための空間が必要になるという問題
点がある。
【００１０】次に、特開平５−２９９９８５号公報に開
示されたデジタル処理装置およびデジタルローパスフィ
ルタ回路は、図３に示す発振回路のバッファ２２の出力
端に、さらにこのバッファ２２から出力される方形波が
ローレベルからハイレベルに変化する時、およびハイレ
ベルからローレベルに変化する時に遅延するデジタルロ
ーパスフィルタ回路を備えるものである。
示されたデジタル処理装置およびデジタルローパスフィ
ルタ回路は、図３に示す発振回路のバッファ２２の出力
端に、さらにこのバッファ２２から出力される方形波が
ローレベルからハイレベルに変化する時、およびハイレ
ベルからローレベルに変化する時に遅延するデジタルロ
ーパスフィルタ回路を備えるものである。
【００１１】このデジタル処理装置およびデジタルロー
パスフィルタ回路によれば、発振回路の発振周波数より
も高い周波数の高周波ノイズがデジタルローパスフィル
タ回路によりカットされるとしている。しかし、このデ
ジタル処理装置およびデジタルローパスフィルタ回路
は、波形整形された後の出力信号に対して、デジタルロ
ーパスフィルタ回路によりノイズを除去しているため、
発振回路の発振周波数が低いほどデジタルローパスフィ
ルタ回路の構成回路が大きくなるという問題点がある。
パスフィルタ回路によれば、発振回路の発振周波数より
も高い周波数の高周波ノイズがデジタルローパスフィル
タ回路によりカットされるとしている。しかし、このデ
ジタル処理装置およびデジタルローパスフィルタ回路
は、波形整形された後の出力信号に対して、デジタルロ
ーパスフィルタ回路によりノイズを除去しているため、
発振回路の発振周波数が低いほどデジタルローパスフィ
ルタ回路の構成回路が大きくなるという問題点がある。
【００１２】このように、ノイズを除去するために従来
提案されたものは、いずれもローパスフィルタを備える
ものであるが、このローパスフィルタを設けるためにプ
リント基板や半導体装置の面積が増大するという問題点
を有していた。
提案されたものは、いずれもローパスフィルタを備える
ものであるが、このローパスフィルタを設けるためにプ
リント基板や半導体装置の面積が増大するという問題点
を有していた。
【００１３】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、ゲートア
レイに内蔵される圧電素子を用いる発振回路において、
そのレイアウト面積を増大させることなく、ノイズを除
去することができる発振回路を提供することにある。
従来技術に基づく種々の問題点をかえりみて、ゲートア
レイに内蔵される圧電素子を用いる発振回路において、
そのレイアウト面積を増大させることなく、ノイズを除
去することができる発振回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ゲートアレイに内蔵される圧電素子を用
いる発振回路であって、出力端に前記ゲートアレイの内
部セル領域に存在する未使用ポリシリコンゲートを用い
て構成されるローパスフィルタを備えることを特徴とす
る発振回路を提供するものである。
に、本発明は、ゲートアレイに内蔵される圧電素子を用
いる発振回路であって、出力端に前記ゲートアレイの内
部セル領域に存在する未使用ポリシリコンゲートを用い
て構成されるローパスフィルタを備えることを特徴とす
る発振回路を提供するものである。
【００１５】
【発明の作用】本発明の発振回路は、ゲートアレイの内
部セル領域に使用されずに存在するポリシリコンゲート
を、直列接続することにより抵抗素子として使用し、並
列接続することにより容量素子として使用することによ
って、これらの抵抗素子および容量素子から構成される
ローパスフィルタを備えるものである。
部セル領域に使用されずに存在するポリシリコンゲート
を、直列接続することにより抵抗素子として使用し、並
列接続することにより容量素子として使用することによ
って、これらの抵抗素子および容量素子から構成される
ローパスフィルタを備えるものである。
【００１６】従って、本発明の発振回路によれば、抵抗
素子および容量素子として必要なポリシリコンゲートの
個数を適宜設定することにより、あらゆる周波数帯域の
ノイズ成分に対応してこれを除去することができるた
め、発振回路から正確なクロック信号が内部回路に供給
される。また、ゲートアレイには無数の未使用ゲートが
存在するため、この未使用ゲートを使用することによ
り、レイアウト面積の増大を招くことなく、さらにゲー
ト使用効率を向上させることもできる。
素子および容量素子として必要なポリシリコンゲートの
個数を適宜設定することにより、あらゆる周波数帯域の
ノイズ成分に対応してこれを除去することができるた
め、発振回路から正確なクロック信号が内部回路に供給
される。また、ゲートアレイには無数の未使用ゲートが
存在するため、この未使用ゲートを使用することによ
り、レイアウト面積の増大を招くことなく、さらにゲー
ト使用効率を向上させることもできる。
【００１７】
【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明の発振回路を詳細に説明する。
いて、本発明の発振回路を詳細に説明する。
【００１８】図１は、本発明の発振回路の一実施例の構
成回路図である。この発振回路１０はゲートアレイに内
蔵されるものであり、図３に示す従来の発振回路４２に
おいて、インバータ１２の出力端およびバッファ２２の
入力端の間に、ローパスフィルタ２４が設けられてい
る。
成回路図である。この発振回路１０はゲートアレイに内
蔵されるものであり、図３に示す従来の発振回路４２に
おいて、インバータ１２の出力端およびバッファ２２の
入力端の間に、ローパスフィルタ２４が設けられてい
る。
【００１９】即ち、この発振回路１０は、並列接続され
たインバータ１２、抵抗素子１４および水晶振動子１６
と、この水晶振動子１６の両端とグランドとの間にそれ
ぞれ直列接続された容量素子１８，２０と、インバータ
１２の出力端に設けられたローパスフィルタ２４と、こ
のローパスフィルタ２４の出力端に直列接続されたバッ
ファ２２とを有している。
たインバータ１２、抵抗素子１４および水晶振動子１６
と、この水晶振動子１６の両端とグランドとの間にそれ
ぞれ直列接続された容量素子１８，２０と、インバータ
１２の出力端に設けられたローパスフィルタ２４と、こ
のローパスフィルタ２４の出力端に直列接続されたバッ
ファ２２とを有している。
【００２０】また、上述するローパスフィルタ２４は抵
抗素子２６と、容量素子２８，３０とから構成されてい
る。このローパスフィルタ２４において、抵抗素子２６
は、インバータ１２の出力端およびバッファ２２の入力
端の間に直列接続されている。また、容量素子２８，３
０は、その一端がともに抵抗素子２６およびバッファ２
２の入力端を接続する配線に接続され、他端はそれぞれ
電源およびグランドに接続されている。
抗素子２６と、容量素子２８，３０とから構成されてい
る。このローパスフィルタ２４において、抵抗素子２６
は、インバータ１２の出力端およびバッファ２２の入力
端の間に直列接続されている。また、容量素子２８，３
０は、その一端がともに抵抗素子２６およびバッファ２
２の入力端を接続する配線に接続され、他端はそれぞれ
電源およびグランドに接続されている。
【００２１】次に、この発振回路１０の動作について説
明する。
明する。
【００２２】この発振回路１０において、水晶振動子１
６は所定周波数の微小振幅の正弦波を出力する。また、
抵抗素子１４の抵抗値Ｒf および容量素子１８，２０の
容量値Ｃ0 ，Ｃ1 は、それぞれ水晶振動子１６の発振周
波数に応じて適宜決定される。この抵抗素子１４は水晶
振動子１６の入出力端を接続するバイアス抵抗として用
いられ、インバータ１２および容量素子１８，２０とと
もに水晶振動子１６が出力する正弦波を所定振幅に増幅
する。
６は所定周波数の微小振幅の正弦波を出力する。また、
抵抗素子１４の抵抗値Ｒf および容量素子１８，２０の
容量値Ｃ0 ，Ｃ1 は、それぞれ水晶振動子１６の発振周
波数に応じて適宜決定される。この抵抗素子１４は水晶
振動子１６の入出力端を接続するバイアス抵抗として用
いられ、インバータ１２および容量素子１８，２０とと
もに水晶振動子１６が出力する正弦波を所定振幅に増幅
する。
【００２３】所定振幅に増幅された正弦波は、ローパス
フィルタ２４により、所定周波数以上の周波数を有する
高周波成分、即ち、ノイズ成分が除去され、バッファ２
２により波形整形されて方形波となり、例えばクロック
信号として内部回路に供給される。ここで、ローパスフ
ィルタ２４の抵抗素子２６の抵抗値Ｒ、容量素子２８，
３０の容量値Ｃ，Ｃとして、除去される高周波成分の周
波数をｆ0 とすれば、この高周波成分の周波数ｆ0 は次
式で表される。
フィルタ２４により、所定周波数以上の周波数を有する
高周波成分、即ち、ノイズ成分が除去され、バッファ２
２により波形整形されて方形波となり、例えばクロック
信号として内部回路に供給される。ここで、ローパスフ
ィルタ２４の抵抗素子２６の抵抗値Ｒ、容量素子２８，
３０の容量値Ｃ，Ｃとして、除去される高周波成分の周
波数をｆ0 とすれば、この高周波成分の周波数ｆ0 は次
式で表される。
【００２４】
【００２５】これにより、周波数ｆ0 以上の周波数を有
する高周波成分を除去するための抵抗素子２６の抵抗値
Ｒ、および容量素子２８，３０の容量値Ｃ，Ｃを容易に
算出することができる。
する高周波成分を除去するための抵抗素子２６の抵抗値
Ｒ、および容量素子２８，３０の容量値Ｃ，Ｃを容易に
算出することができる。
【００２６】次に、本発明の発振回路１０のレイアウト
構造について説明する。
構造について説明する。
【００２７】図２は、本発明の発振回路の一実施例のレ
イアウト図である。このレイアウトパターン３２は、図
１に示される発振回路１０の構成回路に基づいて設計さ
れたものであり、インバータ１２およびバッファ２２は
ともにＩ／Ｏ（入出力パッド）領域に配置され、ローパ
スフィルタ２４は内部セル領域に存在するポリシリコン
ゲート３４，３６，３８，４０を用いて構成されてい
る。なお、このレイアウトパターン３２においては、図
１に示す発振回路１０の水晶振動子１６、抵抗素子１４
および容量素子１８，２０は、発振周波数を設定し、こ
れを微調整するためにゲートアレイの外部に設けられ
る。
イアウト図である。このレイアウトパターン３２は、図
１に示される発振回路１０の構成回路に基づいて設計さ
れたものであり、インバータ１２およびバッファ２２は
ともにＩ／Ｏ（入出力パッド）領域に配置され、ローパ
スフィルタ２４は内部セル領域に存在するポリシリコン
ゲート３４，３６，３８，４０を用いて構成されてい
る。なお、このレイアウトパターン３２においては、図
１に示す発振回路１０の水晶振動子１６、抵抗素子１４
および容量素子１８，２０は、発振周波数を設定し、こ
れを微調整するためにゲートアレイの外部に設けられ
る。
【００２８】即ち、このレイアウトパターン３２におい
て、インバータ１２の入力端は外部端子ＩＮに接続さ
れ、その出力端は外部端子ＯＵＴに接続されるととも
に、ローパスフィルタ２４の入力端にも接続されてい
る。また、ローパスフィルタ２４の出力端はバッファ２
２の入力端に接続され、このバッファ２２の出力端は内
部セル領域に存在する内部回路に接続される。
て、インバータ１２の入力端は外部端子ＩＮに接続さ
れ、その出力端は外部端子ＯＵＴに接続されるととも
に、ローパスフィルタ２４の入力端にも接続されてい
る。また、ローパスフィルタ２４の出力端はバッファ２
２の入力端に接続され、このバッファ２２の出力端は内
部セル領域に存在する内部回路に接続される。
【００２９】また、ローパスフィルタ２４は、Ｐ型ＭＯ
Ｓトランジスタ（以下、ＰＭＯＳと記述する）のポリシ
リコンゲート３４，３６と、Ｎ型ＭＯＳトランジスタ
（以下、ＮＭＯＳと記述する）のポリシリコンゲート３
８，４０とから構成されている。ここで、ＰＭＯＳおよ
びＮＭＯＳのポリシリコンゲート３４，４０は、このロ
ーパスフィルタ２４の入力端および出力端間に直列接続
され、ＰＭＯＳおよびＮＭＯＳのポリシリコンゲート３
６，３８は、これらの直列接続されたＰＭＯＳおよびＮ
ＭＯＳのポリシリコンゲート３４，４０間に並列接続さ
れている。
Ｓトランジスタ（以下、ＰＭＯＳと記述する）のポリシ
リコンゲート３４，３６と、Ｎ型ＭＯＳトランジスタ
（以下、ＮＭＯＳと記述する）のポリシリコンゲート３
８，４０とから構成されている。ここで、ＰＭＯＳおよ
びＮＭＯＳのポリシリコンゲート３４，４０は、このロ
ーパスフィルタ２４の入力端および出力端間に直列接続
され、ＰＭＯＳおよびＮＭＯＳのポリシリコンゲート３
６，３８は、これらの直列接続されたＰＭＯＳおよびＮ
ＭＯＳのポリシリコンゲート３４，４０間に並列接続さ
れている。
【００３０】このローパスフィルタ２４においては、直
列接続されたＰＭＯＳおよびＮＭＯＳのポリシリコンゲ
ート３４，４０は抵抗素子として用いられ、同様に、並
列接続されたＰＭＯＳおよびＮＭＯＳのポリシリコンゲ
ート３６，３８は、それぞれ一端が電源およびグランド
に接続された容量素子として用いられる。即ち、抵抗素
子および容量素子として使用するポリシリコンゲート３
４，４０，３６，３８の個数を適宜設定することによ
り、あらゆる周波数帯域のノイズ成分に対応することが
でき、これを完全に除去することができる。
列接続されたＰＭＯＳおよびＮＭＯＳのポリシリコンゲ
ート３４，４０は抵抗素子として用いられ、同様に、並
列接続されたＰＭＯＳおよびＮＭＯＳのポリシリコンゲ
ート３６，３８は、それぞれ一端が電源およびグランド
に接続された容量素子として用いられる。即ち、抵抗素
子および容量素子として使用するポリシリコンゲート３
４，４０，３６，３８の個数を適宜設定することによ
り、あらゆる周波数帯域のノイズ成分に対応することが
でき、これを完全に除去することができる。
【００３１】本発明の発振回路において、抵抗素子およ
び容量素子として必要なポリシリコンゲートの個数は、
上述する算出式により容易に算出することができる。こ
のため、例えばコンピュータを用いてポリシリコンゲー
トの個数を自動的に算出し、さらに自動配置配線プログ
ラム（ソフトウェアツール）を用いてこれらを自動配置
配線することにより、本発明の発振回路を容易に実現す
ることができる。
び容量素子として必要なポリシリコンゲートの個数は、
上述する算出式により容易に算出することができる。こ
のため、例えばコンピュータを用いてポリシリコンゲー
トの個数を自動的に算出し、さらに自動配置配線プログ
ラム（ソフトウェアツール）を用いてこれらを自動配置
配線することにより、本発明の発振回路を容易に実現す
ることができる。
【００３２】なお、一般的にゲートアレイのゲート使用
効率は低いため、内部セル領域には沢山の未使用ゲート
が存在している。このため、例えばローパスフィルタ以
外の部分の回路の自動配置配線を行った後、未使用ゲー
トを使用して、再度ローパスフィルタ部分を自動配置配
線するようにすれば、より一層ゲート使用効率を向上さ
せることが可能である。
効率は低いため、内部セル領域には沢山の未使用ゲート
が存在している。このため、例えばローパスフィルタ以
外の部分の回路の自動配置配線を行った後、未使用ゲー
トを使用して、再度ローパスフィルタ部分を自動配置配
線するようにすれば、より一層ゲート使用効率を向上さ
せることが可能である。
【００３３】このように、本発明の発振回路は、ゲート
アレイの内部セル領域に存在するポリシリコンゲートに
より構成されるローパスフィルタを有しているため、あ
らゆる周波数帯域のノイズ成分に対応することが可能で
ある。また、上述するように、未使用ゲートを用いてこ
のローパスフィルタを構成することもできるため、レイ
アウト面積の増大を招くことなく、さらにゲート使用効
率を向上させることができる。
アレイの内部セル領域に存在するポリシリコンゲートに
より構成されるローパスフィルタを有しているため、あ
らゆる周波数帯域のノイズ成分に対応することが可能で
ある。また、上述するように、未使用ゲートを用いてこ
のローパスフィルタを構成することもできるため、レイ
アウト面積の増大を招くことなく、さらにゲート使用効
率を向上させることができる。
【００３４】本発明の発振回路は、ローパスフィルタを
ゲートアレイの内部セル領域に存在するポリシリコンゲ
ートにより構成することを特徴とするものである。従っ
て、本発明の発振回路は上述する実施例に限定されるも
のではない。例えば、発振回路は圧電素子を用いるもの
であれば、どのような回路構成であっても良いし、ロー
パスフィルタは従来公知のいずれの回路も適用可能であ
るなど、適宜応用が可能なことは言うまでもないことで
ある。
ゲートアレイの内部セル領域に存在するポリシリコンゲ
ートにより構成することを特徴とするものである。従っ
て、本発明の発振回路は上述する実施例に限定されるも
のではない。例えば、発振回路は圧電素子を用いるもの
であれば、どのような回路構成であっても良いし、ロー
パスフィルタは従来公知のいずれの回路も適用可能であ
るなど、適宜応用が可能なことは言うまでもないことで
ある。
【００３５】
【発明の効果】以上詳細に説明した様に、本発明の発振
回路は、ローパスフィルタを備えるものであり、このロ
ーパスフィルタはゲートアレイの内部セル領域に存在す
るポリシリコンゲートを使用して構成される。このた
め、本発明の発振回路によれば、使用するポリシリコン
ゲートの個数を適宜設定することにより、あらゆる周波
数帯域のノイズ成分に対応して、これを除去することが
できることは勿論、さらに未使用ゲートを使用してロー
パスフィルタを構成すれば、レイアウト面積の増大を招
くことなく、ゲート使用効率を向上させることができ
る。
回路は、ローパスフィルタを備えるものであり、このロ
ーパスフィルタはゲートアレイの内部セル領域に存在す
るポリシリコンゲートを使用して構成される。このた
め、本発明の発振回路によれば、使用するポリシリコン
ゲートの個数を適宜設定することにより、あらゆる周波
数帯域のノイズ成分に対応して、これを除去することが
できることは勿論、さらに未使用ゲートを使用してロー
パスフィルタを構成すれば、レイアウト面積の増大を招
くことなく、ゲート使用効率を向上させることができ
る。
【図１】本発明の発振回路の一実施例の構成回路図であ
る。
る。
【図２】図１に示す本発明の発振回路の一実施例のレイ
アウト図である。
アウト図である。
【図３】従来の発振回路の一例の構成回路図である。
１０，４２ 発振回路 １２ インバータ １４，２６ 抵抗素子 １６ 水晶振動子 １８，２０，２８，３０ 容量素子 ２２ バッファ ２４ ローパスフィルタ ３２ レイアウトパターン ３４，３６，３８，４０ ポリシリコンゲート
Claims (1)
- 【請求項１】ゲートアレイに内蔵される圧電素子を用い
る発振回路であって、 出力端に前記ゲートアレイの内部セル領域に存在する未
使用ポリシリコンゲートを用いて構成されるローパスフ
ィルタを備えることを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7054280A JPH08250686A (ja) | 1995-03-14 | 1995-03-14 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7054280A JPH08250686A (ja) | 1995-03-14 | 1995-03-14 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250686A true JPH08250686A (ja) | 1996-09-27 |
Family
ID=12966163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7054280A Withdrawn JPH08250686A (ja) | 1995-03-14 | 1995-03-14 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08250686A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765959B1 (en) | 1998-06-05 | 2004-07-20 | Hitachi, Ltd. | Communication method of contactless ID card and integrated circuit used in communication method |
| JP2007181089A (ja) * | 2005-12-28 | 2007-07-12 | Yoshinori Kanno | 直列接続インバーター圧電発振器 |
-
1995
- 1995-03-14 JP JP7054280A patent/JPH08250686A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765959B1 (en) | 1998-06-05 | 2004-07-20 | Hitachi, Ltd. | Communication method of contactless ID card and integrated circuit used in communication method |
| US7116709B2 (en) | 1998-06-05 | 2006-10-03 | Hitachi, Ltd. | Communication method of contactless ID card and integrated circuit used in communication method |
| JP2007181089A (ja) * | 2005-12-28 | 2007-07-12 | Yoshinori Kanno | 直列接続インバーター圧電発振器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |