JPH08242153A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH08242153A JPH08242153A JP7043060A JP4306095A JPH08242153A JP H08242153 A JPH08242153 A JP H08242153A JP 7043060 A JP7043060 A JP 7043060A JP 4306095 A JP4306095 A JP 4306095A JP H08242153 A JPH08242153 A JP H08242153A
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- Japan
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- signal
- latch
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- noise
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Abstract
(57)【要約】
【目的】 入力信号に重畳されたノイズが、その電圧お
よびタイミングにかかわらず出力信号に対して影響を与
えないラッチ回路を提供する。 【構成】 ＸＯＲ回路１０は、入力信号ＩＮと出力信号
ＯＵＴとの排他的論理和演算を行い、その結果を遅延回
路１２に対して出力する。遅延回路１２は、ＸＯＲ回路
１０からの排他的論理和演算の結果を所定の時間（ｘナ
ノ秒）だけ遅延し、ラッチ信号としてＤＦＦ回路１４に
対して出力する。ＤＦＦ回路１４は、ラッチ信号の立ち
上がり点で入力信号をラッチして出力信号ＯＵＴとして
出力する。以上のラッチ回路１の動作により、時間幅ｘ
ナノ秒以下のノイズは出力信号ＯＵＴに対して影響を及
ぼさない。
よびタイミングにかかわらず出力信号に対して影響を与
えないラッチ回路を提供する。 【構成】 ＸＯＲ回路１０は、入力信号ＩＮと出力信号
ＯＵＴとの排他的論理和演算を行い、その結果を遅延回
路１２に対して出力する。遅延回路１２は、ＸＯＲ回路
１０からの排他的論理和演算の結果を所定の時間（ｘナ
ノ秒）だけ遅延し、ラッチ信号としてＤＦＦ回路１４に
対して出力する。ＤＦＦ回路１４は、ラッチ信号の立ち
上がり点で入力信号をラッチして出力信号ＯＵＴとして
出力する。以上のラッチ回路１の動作により、時間幅ｘ
ナノ秒以下のノイズは出力信号ＯＵＴに対して影響を及
ぼさない。
Description
【０００１】
【産業上の利用分野】本発明は入力信号中のノイズ等に
よる誤動作の発生を防止可能なラッチ回路に関する。
よる誤動作の発生を防止可能なラッチ回路に関する。
【０００２】
【従来の技術】ディジタル信号を処理する装置の入力信
号中のノイズ等に起因する誤動作を防止するために、従
来から、図３に示すヒステリシス特性を有するバッファ
回路７、あるいは、図５に示すラッチ回路８が用いられ
てきた。
号中のノイズ等に起因する誤動作を防止するために、従
来から、図３に示すヒステリシス特性を有するバッファ
回路７、あるいは、図５に示すラッチ回路８が用いられ
てきた。
【０００３】図３に示すバッファ回路７は、図４（Ａ）
に示すように２つのスレッシュホールド電圧ＶTH，ＶTL
を有しており、入力信号ＩＮが低い電圧から高い電圧に
変化する（立ち上がる）場合には、入力信号ＩＮの電圧
がスレッシュホールド電圧Ｖ THより高くならなければ出
力信号ＯＵＴが論理値１に変化しない。また、入力信号
ＩＮが高い電圧から低い電圧に変化する（立ち下がる）
場合には、入力信号ＩＮの電圧がスレッシュホールド電
圧ＶTLよりも低くならなければ出力信号ＯＵＴが論理値
０に変化しない。
に示すように２つのスレッシュホールド電圧ＶTH，ＶTL
を有しており、入力信号ＩＮが低い電圧から高い電圧に
変化する（立ち上がる）場合には、入力信号ＩＮの電圧
がスレッシュホールド電圧Ｖ THより高くならなければ出
力信号ＯＵＴが論理値１に変化しない。また、入力信号
ＩＮが高い電圧から低い電圧に変化する（立ち下がる）
場合には、入力信号ＩＮの電圧がスレッシュホールド電
圧ＶTLよりも低くならなければ出力信号ＯＵＴが論理値
０に変化しない。
【０００４】このようなバッファ回路７に入力される入
力信号ＩＮに、図４（Ａ）に示すようなノイズａ，ｂが
重畳されている場合のバッファ回路７の出力信号ＯＵＴ
の変化を説明する。入力信号ＩＮにノイズａが重畳され
た場合、ノイズａの最高電圧はスレッシュホールド電圧
ＶTHに達しないので、出力信号ＯＵＴの論理値は変化し
ない。一方、入力信号ＩＮにノイズｂが重畳された場
合、ノイズｂの最高電圧はスレッシュホールド電圧ＶTH
よりも高くなるので、図４（Ｂ）の期間ｃの間、出力信
号ＯＵＴの論理値は０から１になる。
力信号ＩＮに、図４（Ａ）に示すようなノイズａ，ｂが
重畳されている場合のバッファ回路７の出力信号ＯＵＴ
の変化を説明する。入力信号ＩＮにノイズａが重畳され
た場合、ノイズａの最高電圧はスレッシュホールド電圧
ＶTHに達しないので、出力信号ＯＵＴの論理値は変化し
ない。一方、入力信号ＩＮにノイズｂが重畳された場
合、ノイズｂの最高電圧はスレッシュホールド電圧ＶTH
よりも高くなるので、図４（Ｂ）の期間ｃの間、出力信
号ＯＵＴの論理値は０から１になる。
【０００５】図５に示すラッチ回路８は、図６（Ａ）に
示す入力信号ＩＮを、例えば図６（Ｂ）に示すクロック
信号ＣＫの立ち上がり点でラッチして出力する。したが
って、図６（Ｃ）に示すように、入力信号ＩＮに、ノイ
ズａ，ｂが重畳されている場合、クロック信号ＣＫの立
ち上がり点から外れたノイズｂは出力側に影響を与えな
い。一方、ノイズａはクロック信号ＣＫの立ち上がり点
でラッチ回路８にラッチされてしまい、出力信号ＯＵＴ
は期間ｃの間、論理値１になってしまう。ノイズの影響
を排除するための回路としては、上述したバッファ回路
７およびラッチ回路８の他、例えば特開昭５５−３０７
７８号公報（文献１）に開示されたディジタル入力装
置、特開昭５５−６４４２７号公報（文献２）に開示さ
れたノイズ消去回路、あるいは、特開昭６２−９００２
４号公報（文献３）に開示されたフリップフロップ回路
が知られている。
示す入力信号ＩＮを、例えば図６（Ｂ）に示すクロック
信号ＣＫの立ち上がり点でラッチして出力する。したが
って、図６（Ｃ）に示すように、入力信号ＩＮに、ノイ
ズａ，ｂが重畳されている場合、クロック信号ＣＫの立
ち上がり点から外れたノイズｂは出力側に影響を与えな
い。一方、ノイズａはクロック信号ＣＫの立ち上がり点
でラッチ回路８にラッチされてしまい、出力信号ＯＵＴ
は期間ｃの間、論理値１になってしまう。ノイズの影響
を排除するための回路としては、上述したバッファ回路
７およびラッチ回路８の他、例えば特開昭５５−３０７
７８号公報（文献１）に開示されたディジタル入力装
置、特開昭５５−６４４２７号公報（文献２）に開示さ
れたノイズ消去回路、あるいは、特開昭６２−９００２
４号公報（文献３）に開示されたフリップフロップ回路
が知られている。
【０００６】
【発明が解決しようとする課題】上述のように、図３に
示したバッファ回路７、および、ラッチ回路８を用いて
入力信号からノイズを除去しようとしても、入力信号に
重畳されたノイズの電圧あるいはタイミングによって
は、出力信号にノイズの影響が出てしまうという問題が
ある。とくに、ラッチ回路８においては、クロック信号
ＣＫを入力信号ＩＮよりも高速にする必要があるので高
速動作が要求されることになる。また、文献１に記載さ
れたディジタル入力装置は構成が複雑であり、半導体装
置に組み込む場合に高密度実装がしにくくなる。また、
文献２に記載されたノイズ消去回路はラッチとフリップ
フロップとを備える必要があるため、文献１に記載され
たディジタル入力装置と同様の問題があり、文献３に記
載されたフリップフロップ回路はＳＲフリップフロップ
についてのみ開示されている。
示したバッファ回路７、および、ラッチ回路８を用いて
入力信号からノイズを除去しようとしても、入力信号に
重畳されたノイズの電圧あるいはタイミングによって
は、出力信号にノイズの影響が出てしまうという問題が
ある。とくに、ラッチ回路８においては、クロック信号
ＣＫを入力信号ＩＮよりも高速にする必要があるので高
速動作が要求されることになる。また、文献１に記載さ
れたディジタル入力装置は構成が複雑であり、半導体装
置に組み込む場合に高密度実装がしにくくなる。また、
文献２に記載されたノイズ消去回路はラッチとフリップ
フロップとを備える必要があるため、文献１に記載され
たディジタル入力装置と同様の問題があり、文献３に記
載されたフリップフロップ回路はＳＲフリップフロップ
についてのみ開示されている。
【０００７】本発明は、入力信号に重畳されたノイズ
が、その電圧およびタイミングにかかわらず出力信号に
対して影響しないラッチ回路を提供することを目的とす
る。また、本発明は、入力信号に重畳されたノイズが出
力信号に与える影響を有効に排除可能であるにもかかわ
らず、高速なクロック信号が不要なラッチ回路を提供す
ることを目的とする。また、本発明は、入力信号に重畳
されたノイズが出力信号に与える影響を有効に排除可能
であるにもかかわらず、構成が簡単なラッチ回路を提供
することを目的とする。
が、その電圧およびタイミングにかかわらず出力信号に
対して影響しないラッチ回路を提供することを目的とす
る。また、本発明は、入力信号に重畳されたノイズが出
力信号に与える影響を有効に排除可能であるにもかかわ
らず、高速なクロック信号が不要なラッチ回路を提供す
ることを目的とする。また、本発明は、入力信号に重畳
されたノイズが出力信号に与える影響を有効に排除可能
であるにもかかわらず、構成が簡単なラッチ回路を提供
することを目的とする。
【０００８】
【課題を解決するための手段】上述した目的を達成する
ために、本発明に係るラッチ回路は、所定のラッチ信号
に基づいて入力信号を保持して出力するＤフリップフロ
ップ回路と、前記入力信号の論理値と前記Ｄフリップフ
ロップ回路の出力信号の論理値との排他的論理和を算出
する排他的論理和回路と、前記排他的論理和回路の出力
信号を所定の時間だけ遅延して前記Ｄフリップフロップ
回路へのラッチ信号を生成する信号遅延回路とを有す
る。
ために、本発明に係るラッチ回路は、所定のラッチ信号
に基づいて入力信号を保持して出力するＤフリップフロ
ップ回路と、前記入力信号の論理値と前記Ｄフリップフ
ロップ回路の出力信号の論理値との排他的論理和を算出
する排他的論理和回路と、前記排他的論理和回路の出力
信号を所定の時間だけ遅延して前記Ｄフリップフロップ
回路へのラッチ信号を生成する信号遅延回路とを有す
る。
【０００９】
【作用】排他的論理和回路は、入力信号とＤフリップフ
ロップ回路が保持する信号との排他的論理和演算を行っ
て、入力信号の変化点を検出する。信号遅延回路は、排
他的論理和演算の結果得られた信号を遅延してラッチ信
号を生成する。Ｄフリップフロップ回路は、ラッチ信号
の変化点で入力信号を保持する。したがって、信号遅延
回路が排他的論理和演算結果に与える遅延時間よりも時
間幅が短いノイズは、その電圧およびタイミングにかか
わらずＤフリップフロップにより保持されず、このよう
な幅が狭いノイズは出力信号に現れない。
ロップ回路が保持する信号との排他的論理和演算を行っ
て、入力信号の変化点を検出する。信号遅延回路は、排
他的論理和演算の結果得られた信号を遅延してラッチ信
号を生成する。Ｄフリップフロップ回路は、ラッチ信号
の変化点で入力信号を保持する。したがって、信号遅延
回路が排他的論理和演算結果に与える遅延時間よりも時
間幅が短いノイズは、その電圧およびタイミングにかか
わらずＤフリップフロップにより保持されず、このよう
な幅が狭いノイズは出力信号に現れない。
【００１０】
【実施例】以下、本発明の実施例を説明する。まず、図
１を参照して本発明に係るラッチ回路１の構成を説明す
る。図１に示すように、ラッチ回路１は排他的論理和回
路（ＸＯＲ回路）１０、遅延回路１２およびＤ形フリッ
プフロップ回路（ＤＦＦ回路）１４から構成されてい
る。ＸＯＲ回路１０は、ＤＦＦ回路１４の出力信号ＯＵ
Ｔと入力信号ＩＮとの排他的論理和演算を行い、その演
算結果を変化点検出信号として遅延回路１２に対して出
力する。ＸＯＲ回路１０の出力信号は、出力信号ＯＵＴ
の論理値と入力信号ＩＮの論理値とが不一致となる場
合、つまり、入力信号の論理値が変化する変化点で論理
値０から論理値１になる（立ち上がる）。
１を参照して本発明に係るラッチ回路１の構成を説明す
る。図１に示すように、ラッチ回路１は排他的論理和回
路（ＸＯＲ回路）１０、遅延回路１２およびＤ形フリッ
プフロップ回路（ＤＦＦ回路）１４から構成されてい
る。ＸＯＲ回路１０は、ＤＦＦ回路１４の出力信号ＯＵ
Ｔと入力信号ＩＮとの排他的論理和演算を行い、その演
算結果を変化点検出信号として遅延回路１２に対して出
力する。ＸＯＲ回路１０の出力信号は、出力信号ＯＵＴ
の論理値と入力信号ＩＮの論理値とが不一致となる場
合、つまり、入力信号の論理値が変化する変化点で論理
値０から論理値１になる（立ち上がる）。
【００１１】遅延回路１２は、ＸＯＲ回路１０から入力
された変化点検出信号を所定の時間（ｘナノ秒）だけ遅
延し、ラッチ信号Ｓ１２としてＤＦＦ回路１４のクロッ
ク入力端子に対して出力する。ＤＦＦ回路１４は、遅延
回路１２からクロック入力端子に入力されたラッチ信号
Ｓ１２の立ち上がり点で、入力端子Ｄに入力されている
入力信号ＩＮをラッチし、出力端子Ｑから出力信号ＯＵ
Ｔとして出力する。
された変化点検出信号を所定の時間（ｘナノ秒）だけ遅
延し、ラッチ信号Ｓ１２としてＤＦＦ回路１４のクロッ
ク入力端子に対して出力する。ＤＦＦ回路１４は、遅延
回路１２からクロック入力端子に入力されたラッチ信号
Ｓ１２の立ち上がり点で、入力端子Ｄに入力されている
入力信号ＩＮをラッチし、出力端子Ｑから出力信号ＯＵ
Ｔとして出力する。
【００１２】以下、図２を参照してラッチ回路１の動作
を説明する。図２は、図１に示したラッチ回路１の動作
を例示するタイミングチャート図であって、（Ａ）は入
力信号ＩＮの波形を示し、（Ｂ）はラッチ信号Ｓ１２の
波形を示し、（Ｃ）は出力信号ＯＵＴの波形を示す。図
２（Ａ）に示すように、入力信号ＩＮにはノイズａが重
畳されており、入力信号ＩＮは、本来の論理値１の期間
ｂの他に、ノイズａが重畳された期間、論理値１になっ
ている。
を説明する。図２は、図１に示したラッチ回路１の動作
を例示するタイミングチャート図であって、（Ａ）は入
力信号ＩＮの波形を示し、（Ｂ）はラッチ信号Ｓ１２の
波形を示し、（Ｃ）は出力信号ＯＵＴの波形を示す。図
２（Ａ）に示すように、入力信号ＩＮにはノイズａが重
畳されており、入力信号ＩＮは、本来の論理値１の期間
ｂの他に、ノイズａが重畳された期間、論理値１になっ
ている。
【００１３】入力信号ＩＮは、ＸＯＲ回路１０とＤＦＦ
回路１４とに入力される。ノイズａがラッチ回路１に入
力されようとする直前で、ＤＦＦ回路１４の出力信号Ｏ
ＵＴの論理値は０になっている。したがって、ノイズａ
がＸＯＲ回路１０に入力されると、ＸＯＲ回路１０から
出力される入力信号ＩＮと出力信号ＯＵＴとの排他的論
理和演算の結果は論理値１になる。ＸＯＲ回路１０にお
ける排他的論理和演算の結果は遅延回路１２に入力さ
れ、ｘナノ秒の遅延が与えられ、ラッチ信号Ｓ１２とし
てＤＦＦ回路１４のクロック入力端子に対して出力され
る。
回路１４とに入力される。ノイズａがラッチ回路１に入
力されようとする直前で、ＤＦＦ回路１４の出力信号Ｏ
ＵＴの論理値は０になっている。したがって、ノイズａ
がＸＯＲ回路１０に入力されると、ＸＯＲ回路１０から
出力される入力信号ＩＮと出力信号ＯＵＴとの排他的論
理和演算の結果は論理値１になる。ＸＯＲ回路１０にお
ける排他的論理和演算の結果は遅延回路１２に入力さ
れ、ｘナノ秒の遅延が与えられ、ラッチ信号Ｓ１２とし
てＤＦＦ回路１４のクロック入力端子に対して出力され
る。
【００１４】遅延回路１２から出力されるラッチ信号Ｓ
１２は、図２（Ｂ）の期間ｃに示すように、ＸＯＲ回路
１０での遅延時間を無視すると、入力信号ＩＮの立ち上
がり点からｘナノ秒遅れて立ち上がることになる。ま
た、ノイズａの期間が過ぎるとＸＯＲ回路１０から出力
される排他的論理和演算の結果も論理値０になるので、
期間ｃの時間幅はノイズａの期間の時間幅に等しくな
る。ＤＦＦ回路１４は、ラッチ信号Ｓ１２の立ち上がり
点で入力信号ＩＮをラッチするが、ラッチ信号Ｓ１２が
立ち上がる時点では入力信号ＩＮは元の論理値０に戻っ
ているので、ノイズａによりＤＦＦ回路１４の出力信号
ＯＵＴの論理値が変化することはない。
１２は、図２（Ｂ）の期間ｃに示すように、ＸＯＲ回路
１０での遅延時間を無視すると、入力信号ＩＮの立ち上
がり点からｘナノ秒遅れて立ち上がることになる。ま
た、ノイズａの期間が過ぎるとＸＯＲ回路１０から出力
される排他的論理和演算の結果も論理値０になるので、
期間ｃの時間幅はノイズａの期間の時間幅に等しくな
る。ＤＦＦ回路１４は、ラッチ信号Ｓ１２の立ち上がり
点で入力信号ＩＮをラッチするが、ラッチ信号Ｓ１２が
立ち上がる時点では入力信号ＩＮは元の論理値０に戻っ
ているので、ノイズａによりＤＦＦ回路１４の出力信号
ＯＵＴの論理値が変化することはない。
【００１５】本来的に入力信号ＩＮが論理値１になる期
間ｂで、上述のように、ＸＯＲ回路１０の排他的論理和
演算の結果の論理値は１になり、この排他的論理和演算
の結果は遅延回路１２によりｘナノ秒の遅延が与えら
れ、ラッチ信号Ｓ１２としてＤＦＦ回路１４のクロック
入力端子に対して出力される。ＤＦＦ回路１４は、ラッ
チ信号Ｓ１２の立ち上がり点で入力信号ＩＮをラッチす
る。入力信号は期間ｂにおいて論理値１であり続けるの
で、出力信号ＯＵＴも論理値１になる。出力信号ＯＵＴ
の論理値が変化して入力信号ＩＮと一致すると、ＸＯＲ
回路１０の排他的論理和演算の結果は論理値０となる。
したがって、ＸＯＲ回路１０の排他的論理和演算の結果
が論理値０となってからｘナノ秒後にラッチ信号Ｓ１２
も論理値０になるので、期間ｂに対応するラッチ信号Ｓ
１２が論理値１になる期間ｄの時間幅はｘナノ秒とな
る。
間ｂで、上述のように、ＸＯＲ回路１０の排他的論理和
演算の結果の論理値は１になり、この排他的論理和演算
の結果は遅延回路１２によりｘナノ秒の遅延が与えら
れ、ラッチ信号Ｓ１２としてＤＦＦ回路１４のクロック
入力端子に対して出力される。ＤＦＦ回路１４は、ラッ
チ信号Ｓ１２の立ち上がり点で入力信号ＩＮをラッチす
る。入力信号は期間ｂにおいて論理値１であり続けるの
で、出力信号ＯＵＴも論理値１になる。出力信号ＯＵＴ
の論理値が変化して入力信号ＩＮと一致すると、ＸＯＲ
回路１０の排他的論理和演算の結果は論理値０となる。
したがって、ＸＯＲ回路１０の排他的論理和演算の結果
が論理値０となってからｘナノ秒後にラッチ信号Ｓ１２
も論理値０になるので、期間ｂに対応するラッチ信号Ｓ
１２が論理値１になる期間ｄの時間幅はｘナノ秒とな
る。
【００１６】以上のようにラッチ回路１を構成すると、
時間幅が遅延回路１２の遅延時間（ｘナノ秒）以下のノ
イズ信号が入力信号ＩＮに重畳されても、出力信号ＯＵ
Ｔに影響を与えることはない。遅延回路１２の遅延時間
は、ラッチ回路１が用いられる装置において発生するノ
イズの時間幅よりも長く、入力信号ＩＮの周期よりも短
い任意の値とすることができる。したがって、かかる装
置が高速に動作し、ノイズの時間幅も短い場合には、そ
れに合わせて遅延回路１２の遅延時間を短くし、逆に、
装置の動作が低速である場合には、それに合わせて遅延
回路１２の遅延時間を長くすればよい。つまり、ラッチ
回路１の時間的なノイズマージンは、遅延回路１２の遅
延時間の調整によ、任意の値に設定されうる。以上、実
施例に述べた本発明に係るラッチ回路１の構成要素の論
理値および信号波形等は例示であり、例えば、各構成要
素を同等の回路に置換する等、種々の変更が可能であ
る。
時間幅が遅延回路１２の遅延時間（ｘナノ秒）以下のノ
イズ信号が入力信号ＩＮに重畳されても、出力信号ＯＵ
Ｔに影響を与えることはない。遅延回路１２の遅延時間
は、ラッチ回路１が用いられる装置において発生するノ
イズの時間幅よりも長く、入力信号ＩＮの周期よりも短
い任意の値とすることができる。したがって、かかる装
置が高速に動作し、ノイズの時間幅も短い場合には、そ
れに合わせて遅延回路１２の遅延時間を短くし、逆に、
装置の動作が低速である場合には、それに合わせて遅延
回路１２の遅延時間を長くすればよい。つまり、ラッチ
回路１の時間的なノイズマージンは、遅延回路１２の遅
延時間の調整によ、任意の値に設定されうる。以上、実
施例に述べた本発明に係るラッチ回路１の構成要素の論
理値および信号波形等は例示であり、例えば、各構成要
素を同等の回路に置換する等、種々の変更が可能であ
る。
【００１７】
【発明の効果】以上述べたように本発明に係るラッチ回
路によれば、入力信号に重畳されたノイズが、その電圧
およびタイミングにかかわらず出力信号に対して影響し
ない。また、本発明によれば、入力信号に重畳されたノ
イズが出力信号に与える影響を有効に排除可能であるに
もかかわらず、高速なクロック信号が不要である。ま
た、本発明によれば、入力信号に重畳されたノイズが出
力信号に与える影響を有効に排除可能であるにもかかわ
らず、構成が簡単である。
路によれば、入力信号に重畳されたノイズが、その電圧
およびタイミングにかかわらず出力信号に対して影響し
ない。また、本発明によれば、入力信号に重畳されたノ
イズが出力信号に与える影響を有効に排除可能であるに
もかかわらず、高速なクロック信号が不要である。ま
た、本発明によれば、入力信号に重畳されたノイズが出
力信号に与える影響を有効に排除可能であるにもかかわ
らず、構成が簡単である。
【図１】本発明に係るラッチ回路１の構成を示す図であ
る。
る。
【図２】図１に示したラッチ回路の動作を例示するタイ
ミングチャート図であって、（Ａ）は入力信号ＩＮの波
形を示し、（Ｂ）はラッチ信号Ｓ１２の波形を示し、
（Ｃ）は出力信号ＯＵＴの波形を示す。
ミングチャート図であって、（Ａ）は入力信号ＩＮの波
形を示し、（Ｂ）はラッチ信号Ｓ１２の波形を示し、
（Ｃ）は出力信号ＯＵＴの波形を示す。
【図３】従来のバッファ回路を示す図である。
【図４】図３に示したバッファ回路の動作を示すタイミ
ングチャート図である。
ングチャート図である。
【図５】従来のラッチ回路を示す図である。
【図６】図５に示したラッチ回路の動作を示すタイミン
グチャート図である。
グチャート図である。
１…ラッチ回路、１０…ＸＯＲ回路、１２…遅延回路、
１４…ＤＦＦ回路
１４…ＤＦＦ回路
Claims (1)
- 【請求項１】所定のラッチ信号に基づいて入力信号を保
持して出力するＤフリップフロップ回路と、 前記入力信号の論理値と前記Ｄフリップフロップ回路の
出力信号の論理値との排他的論理和を算出する排他的論
理和回路と、 前記排他的論理和回路の出力信号を所定の時間だけ遅延
して前記Ｄフリップフロップ回路への前記ラッチ信号を
生成する信号遅延回路とを有するラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7043060A JPH08242153A (ja) | 1995-03-02 | 1995-03-02 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7043060A JPH08242153A (ja) | 1995-03-02 | 1995-03-02 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08242153A true JPH08242153A (ja) | 1996-09-17 |
Family
ID=12653333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7043060A Pending JPH08242153A (ja) | 1995-03-02 | 1995-03-02 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08242153A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392474B1 (en) | 1999-09-07 | 2002-05-21 | Bae Systems Information And Electronic Systems Integration Inc. | Circuit for filtering single event effect (see) induced glitches |
| ITTO20090334A1 (it) * | 2009-04-28 | 2010-10-29 | St Microelectronics Srl | Dispositivo e metodo di protezione da disturbi per un segnale digitale |
| JP2014045249A (ja) * | 2012-08-24 | 2014-03-13 | Nippon Soken Inc | 受信回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062227A (ja) * | 1983-09-14 | 1985-04-10 | Oki Electric Ind Co Ltd | チヤタリング防止入力回路 |
-
1995
- 1995-03-02 JP JP7043060A patent/JPH08242153A/ja active Pending
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