JPH0821630B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は入力端子に加えられる静電気などの外部サー
ジから、例えば絶縁ゲート型電界効果集積回路等の装置
本体を保護する入力保護回路装置を備えた半導体装置に
関する。

［従来の技術］ 例えば、絶縁ゲート型電界効果集積回路装置（MOS I
C）等の半導体装置では、厚さ200Å〜300Å程度の非常
に薄いシリコン酸化膜がゲート絶縁膜として使用されて
いるので、ゲート絶縁膜は摩擦により生ずる静電気やノ
イズ電圧などにより容易に絶縁破壊され、入力保護回路
装置が必要不可欠となる。

また、今後MOS ICは高集積化、高性能化が進み、ゲー
ト絶縁膜は、増々薄膜化される傾向にあり、そのため問
題はさらに重大になる。

第３図には一般的に用いられている半導体入力保護回
路装置の等価回路が示されており、等価回路は、２つの
抵抗R1,R2と、ゲートが入力端子Ｐと抵抗R1の一方端部
に接続されているとともに、ドレインが抵抗R1の他方端
部と抵抗R2の一方端部に接続され、かつソースが接地に
接続されたトランジスタQ1と、ゲートとソースが接地さ
れ、ドレインが抵抗R2の他方端部と、内部回路（装置本
体）とされるトランジスタQ3の入力ゲートに接続された
トランジスタQ2とにより構成されている。

入力端子Ｐは通常ボンディング用のアルミパッドに接
続されており、トランジスタQ3は保護されるべきトラン
ジスタであって、そのゲート酸化膜には厚さ200Å〜300
Åのシリコン酸化膜が使用される。

トランジスタQ2はパンチスルートランジスタで、ソース
・ドレイン間に20V前後の異常電圧が印加されると導通
状態となり、入力電圧をクランプする機能を有する。

なお、トランジスタQ2のゲート絶縁膜としては、トラ
ンジスタQ3と同様のものを用いるのが一般的である。ト
ランジスタQ1はしきい値電圧20V程度のトランジスタで6
000Å程度の厚いシリコン酸化膜がゲート絶縁膜として
用いられており、通常いわゆるチャネルストッパー領域
と同時に形成される。

抵抗R1,R2は時定数を設けて入力パルス波形をなまら
せるとともに、トランジスタQ1あるいは、トランジスタ
Q2が導通状態になったときに、電流を制限する機能を有
し、半導体基板と反対導電型の不純物拡散層、あるいは
リンなどの不純物を含んだ多結晶シリコン層により形成
されることが多い。

そして、第４図には第３図の等価回路を半導体基板上
に具体化した平面図が示されている。

第４図において、103A〜103C,104A〜104Cは能動領域
での不純物拡散層、106は不純物としてリンを含む多結
晶シリコン層、117A〜117Dはコンタクト開口部、101は
ボンディングパッド、111はアルミ配線層、破線で囲ま
れた部分102はボンディング用のパッドスルーホールを
各々示している。

ボンディング用パッド101はアルミパターンで形成さ
れ、パッドスルーホール102と対向する部分は、半導体
チップ表面全体を覆っているパッシベーション膜（図示
せず）が除去されて、ボンディングワイヤ（図示せず）
でパッケージのリード電極（図示せず）と接続可能とさ
れており、従って、これが第３図の入力端子Ｐに相当す
る。

そして、ボンディングパッド101（入力端子Ｐ）はコ
ンタクト開口部117Aを介して不純物拡散層103A（第３図
の抵抗R1に相当）と接続され、さらに不純物拡散層103A
（抵抗R1）からトランジスタQ1のドレイン領域103Bに至
るように設定されている。

また、トランジスタQ1のソースとなる不純物拡散層10
4Aはコンタクト開口部117Bを介して接地電位のアルミ配
線層111に接続され、さらに抵抗R2となる不純物拡散層1
03Cの形成領域を経てトランジスタQ2のドレンイン領域
に至るように設定されている。

また、接地電位に保たれた多結晶シリコン層106によ
りトランジスタQ2のゲート電極が形成される一方、トラ
ンジスタQ2のソースとされる不純物拡散層104Bはコンタ
クト開口部117Cを介して接地電位のアルミ配線層111に
接続されるように形成されている。

［発明が解決しようとする問題点］ 上述した従来の半導体入力保護回路装置は、入力保護
機能という点ではかなり高い水準に達しており、たとえ
ば2000Vで100PFのコンデンサを充電した後、1.5KΩの直
列抵抗を介して入力ピン一接地電位端子間に印加，放電
を５回繰り返しても、内部回路であるトランジスタQ3の
入力ゲート絶縁膜に異常は見られないという結果が得ら
れている。

しかしながら、この入力保護機能は、レイアウトに大
きく依存しているのが実情で、多くの場合レイアウト上
の制約となる。

例えば、第４図において、ボンディングパッド101に
異常電圧が印加されると、その部分には、保護機構が何
ら設けられていないため、その異常電圧がトランジスタ
Q1,Q2などの保護素子に伝達される以前にコンタクト開
口部117A付近の不純物拡散層103Aの接合がブレイクダウ
ンする。

そして、その場合、コンタクト開口部117A付近に多の
基準電位を有する不純物拡散層104Cの形成領域が存在す
ると、異常電流が不純物拡散層103Aの接合部のごく一部
に集中し、その部分が瞬間的に高温となり、接合部の破
壊や上部アルミ配線の溶融・短絡が生ずる。

また、不純物拡散層103Aの接合部から見て順方向に加
わるサージ電圧の場合には不純物拡散層104Cの接合が破
壊される。この場合、コンタクト開口部117Dが１つしか
ない小さな拡散層である場合にはさらに問題が顕著とな
る。

このように従来の入力保護回路装置は他の入力パッド
に付属している入力保護回路装置や内部回路などに形成
された不純物拡散層に対する位置関係に注意を要し、レ
イアウト上の制約事項となっている。

また、前述したように、ボンディングパッド101に異
常電圧が印加されると、第５図〜第７図から理解される
ように、トランジスタQ1が導通したときに、LOCOS欠陥
（フィールド酸化膜113の形成時において、酸化進行時
の応力によって半導体基板119の結晶格子発生するズ
レ）が生ずる。

その結果、ドレイン不純物拡散層103B内には、トラン
ジスタQ1のドレインとソース間に加わる高電解により発
生したホットエレクトロンの一部が注入される。

そのため、ドレイン不純物拡散層103Bとフィールド酸
化膜113直下のチャネルストッパー層112とで形成される
空乏層幅は極めて小さくなり、ドレイン不純物拡散層10
3Bと半導体基板119間の耐圧が下がり、ドレイン不純物
拡散層103Bから半導体基板119へリークするという欠点
がある。

本発明の目的は、入力端子に印加された異常電圧等、
外部サージに影響されることがなく、また自由度の高い
レイアウトが行えるとともに、ドレイン不純物拡散層と
厚いゲート酸化膜とが接する領域においてリーク電流の
発生が防止可能とされて保護機能が高度に維持される半
導体装置を提供することにある。

［発明の従来技術に対する相違点］ 上述した従来の半導体装置に対し、本発明は入力端子
に接続された第１の不純物拡散層と接地電位に接続され
た第２の不純物拡散層とが同一活性化領域内に平行姿勢
で相対向して分離されており、前記第１の不純物拡散層
および第２の不純物拡散層上には、内部回路と同様の薄
い絶縁膜が形成されている。

そして、前記絶縁膜上でかつ前記第１の不純物拡散層
と第２の不純物拡散層間の分離領域上には、接地電位に
接続された多結晶シリコン層から成るゲート電極が形成
されており、前記第１の不純物拡散層、第２の不純物拡
散層およびゲート電極はその順序で各々所定の間隔で離
間されるように前記第１の不純物拡散層と第２の不純物
拡散層との間隔が前記ゲート電極の幅よりも大きく設定
されているという相違点を有する。

［問題点を解決するための手段］ 本願発明は一導電型の半導体基板上に形成された回路
素子と、上記半導体基板上に選択的に設けられた第１絶
縁膜上に形成され上記回路素子に外部信号を供給する入
力端子と、上記半導体基板上に形成され上記回路素子を
異常電圧から保護する保護素子とを備えた半導体装置に
関し、その要旨は、上記第１絶縁膜は上記半導体基板の
活性領域を規定しており、上記保護素子は上記活性領域
内に形成され上記第１絶縁膜から少なくとも第１の所定
距離離間した逆導電型の第１不純物領域と、上記活性領
域内に形成され、上記第１不純物領域から第２の所定距
離だけ離間するとともに、上記第１絶縁膜から少なくと
も上記第１の所定距離離間し、上記第１不純物領域と略
平行な接地された逆導電型の第２不純物領域と、上記第
１絶縁膜上を延在し、上記入力端子と上記第１不純物領
域とを電気的に接続する導体片と、上記第１不純物領域
と第２不純物領域と該第１不純物領域と第２不純物領域
間の活性領域上を被う第２絶縁膜と、上記第１不純物領
域と第２不純物領域間の活性領域上方の上記第２絶縁膜
上に設けられ、上記第２の所定距離より小なる幅を有す
る接地されたゲートとを有し、上記異常電圧の印加時に
上記第１不純物領域戸田異２不純物領域間にパンチスル
ー現象が発生することである。

［実施例］ 次に本発明にかかる半導体装置の好適な実施例を図面
に基づいて説明する。

第１図には前記装置１の平面図が示されており、第２
図では第１図におけるII-II線断面図が示されている。

第１図と第２図から理解されるように、Ｐ型シリコン
（一導電型の半導体）基板119上には、図示しない入力
端子に接続されるボンディングパッド101に多結晶シリ
コン層105を介して第１のＮ型不純物拡散層（第１の不
純物拡散層）103が接続されており、また、接地電位に
接続されるアルミ配線層111には、多結晶シリコン層106
を介して第２のＮ型不純物拡散層（第２の不純物拡散
層）104が接続されている。

それら第１のＮ型不純物拡散層103と第２の不純物拡
散層とは、互いに長手方向が平行に対向する姿勢で、か
つ所定の間隔を介して離間される位置に形成されてお
り、両拡散層103と104との間隙、すなわち分離領域の表
面準位を安定させるために、その分離領域のゲート酸化
膜114上には、接地電位を有するアルミ配線層111に接続
された多結晶シリコン層（ゲート電極）106Bが形成され
ている。

拡散層103,104はゲート電極106Bに対して自己整合的
に形成されるものではなく、選択的に形成されており、
第１図中、条件L1＞L2を満足させることによってゲート
電極116と両拡散層103,104とがオフセットにされてい
る。

両拡散層103,104は、各々フィールド酸化膜113（絶縁
膜）およびその直下のチャネルストッパー用のＰ型不純
物拡散層112に接することがないように、酸化膜113等の
他の部材に対して一定の距離ｌだけ離間されている。

また両拡散層103,101は互いに４μｍ離間されている
とともに、それら両拡散層103,104の長手方向における
長さは120μｍとされている。

そして、両拡散層103,104には常に一様な電界が加わ
るように、コンタクト開口部107,108,109,110やボンデ
ィングパッド101およびアルミ配線層111は両拡散層103,
104に対して平行となる姿勢・位置に設けられている。

なお、本実施例では、ボンディングパッド101が被覆
保護対象となる装置本体（図示せず）の入力端子（図示
せず）に接続され、アルミ配線層111は接地電位に接続
されている。

従って、第１のＮ型不純物拡散層103と第２のＮ型不
純物拡散層104は各々半導体装置１のドレインとソース
に対応している。

また、入力端子に接続されたアルミ配線層111と多結
晶層105、入力端子に接続された多結晶シリコン層105と
第１のＮ型不純物拡散層103、及び接地電位に接続され
た多結晶シリコン層106Aと第２のＮ型不純物拡散層104
は、各々、コンタクト107,108および109により接続され
ている。

さらに、接地電位に接続されたアルミ配線層111と、
多結晶シリコン層106Aまたは多結晶シリコン層106とは
各々コンタクト110A,110Bにより接続されている。

以上のように構成された半導体装置１においてはボン
ディングパッド101に正の異常電圧が印加されると、ボ
ンディングパッド101に接続された第１のＮ型不純物拡
散層103と、接地電位に保たれた第２のＮ型不純物拡散
層104とは、上述のように極めて狭い間隙で隣接してい
るため、両拡散層103,104間はパンチスルーにより短絡
される。

この時第１のＮ型不純物拡散層103とゲート電極106B
との間に発生する高電界はオフセット構造のために緩和
され、接地電位を保つソース側の第２のＮ型不純物拡散
層104から発生したエレクトロンはゲート酸化膜114直下
のＰ型シリコン基板119表面から順次第１のＮ型不純物
拡散層103、ボンディングパッド101へと流れ込み、第１
のＮ型不純物拡散層103と第２のＮ型不純物拡散層104と
の間にはLOCOS欠陥が生じない。

また、両拡散層103,104はフィールド酸化膜113直下の
チャネルストッパー層112と接触しない構造とされてい
るので高電界によって発生したホットエレクトロンの酸
化膜注入がないためドレイン側である第１のＮ型不純物
拡散層103の空乏層幅に変化が無く、従って第１のＮ型
不純物拡散層103とＰ型シリコン基板119との耐圧が劣化
しない。

また、上記のようにホットエレクトロンがトラップさ
れないので、第１のＮ型不純物拡散層103とゲート電極1
06Bとの間の電界強度が緩和されるため、ゲート酸化膜1
14の絶縁破壊が防止されるとともに、第１のＮ型不純物
拡散層103,第２の不純物拡散層104の耐圧劣化を招来す
ることがなく、かつ微小リーク電流の発生が防止され
る。

［発明の効果］ 以上説明したように本発明にかかる半導体装置は、入
力端子に接続された第１の不純物拡散層と接地電位に接
続された第２の不純物拡散層とが同一活性化領域内で等
間隔に平行かつ所望の間隔を介して相対向しており、前
記第１の不純物拡散層および第２の不純物拡散層上に内
部回路と同様の薄い絶縁膜が形成されている。

そして、前記絶縁膜上でかつ前記第１の不純物拡散層
と第２の不純物拡散層との間には、接地電位に接続され
た多結晶シリコン層から成るゲート電極が形成されてい
るとともに、前記第１の不純物拡散層および第２の不純
物拡散層がゲート電極に対してオフセットに形成され、
さらに、前記第１の不純物拡散層と第２の不純物拡散層
との間隔が前記ゲート電極の幅よりも大きく設定されて
いる。

従って第１の不純物拡散層と第２の不純物拡散層との
間に欠陥（LOCOS欠陥等）の発生が回避される。

その結果、外部サージに対する保護機能の信頼性が優
れるとともに、自身の耐久性にも優れ、かつレイアウト
の自由度が高いこの種の半導体装置を提供することがで
きる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の好適な実施例を示す
平面図、第２図は第１図におけるII-II線断面図、第３
図は従来の半導体装置の等価回路図、第４図は第３図の
前記従来例の半導体装置を示す平面図、第５図は第４図
におけるV-V線断面図、第６図と第７図は第５図におけ
るａ部拡大図を示し第６図は入力端子に異常電圧が印加
されるときの状態を示す説明図、第７図は前記異常電圧
が印加された後入力端子へバイアスされた後の状態を示
す説明図である。 Ｐ……入力端子、R1,R2……入力保護抵抗、Q1……寄生M
OSトランジスタ、Q2,Q3……MOSトランジスタ、101……
ボンディングパッド、102……パッドスルーホール、10
3,103A,103B,103C……入力保護抵抗、104,104A,104B,10
4C……Ｎ型不純物拡散層、105,106A……多結晶シリコン
層、106B……ゲート電極、107,108,109,110A,110B……
コンタクト、111……アルミ配線層、110,112……チャネ
ルストッパー用Ｐ型不純物拡散層、113……フィールド
酸化膜、114……ゲート酸化膜、115……層間絶縁膜、11
6……空乏層、117A,117B,117C,117D……コンタクト、11
8……活性化領域、119……Ｐ型シリコン基板。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 23/56 Ｂ

Claims (1)

【特許請求の範囲】
1. 【請求項１】一導電型の半導体基板上に形成された回路
   素子と、上記半導体基板上に選択的に設けられた第１絶
   縁膜上に形成され上記回路素子に外部信号を供給する入
   力端子と、上記半導体基板上に形成され上記回路素子を
   異常電圧から保護する保護素子とを備えた半導体装置に
   おいて、 上記第１絶縁膜は上記半導体基板の活性領域を規定して
   おり、 上記保護素子は 上記活性領域内に形成され上記第１絶縁膜から少なくと
   も第１の所定距離離間した逆導電型の第１不純物領域
   と、 上記活性領域内に形成され、上記第１不純物領域から第
   ２の所定距離だけ離間するとともに、上記第１絶縁膜か
   ら少なくとも上記第１の所定距離離間し、上記第１不純
   物領域と略平行な接地された逆導電型の第２不純物領域
   と、 上記第１絶縁膜上を延在し、上記入力端子と上記第１不
   純物領域とを電気的に接続する導体片と、 上記第１不純物領域と、第２不純物領域と、該第１不純
   物領域と第２不純物領域の間の活性領域上とを被う第２
   絶縁膜と、 上記第１不純物領域と第２不純物領域の間の活性領域上
   方の上記第２絶縁膜上に設けられ、上記第２の所定距離
   より小なる幅を有する接地されたゲートとを有し、上記
   異常電圧の印加時に上記第１不純物領域と第２不純物領
   域間にパンチスルー現象が発生することを特徴とする半
   導体装置。