JPH081933B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH081933B2 JPH081933B2 JP1318976A JP31897689A JPH081933B2 JP H081933 B2 JPH081933 B2 JP H081933B2 JP 1318976 A JP1318976 A JP 1318976A JP 31897689 A JP31897689 A JP 31897689A JP H081933 B2 JPH081933 B2 JP H081933B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- insulating film
- tunnel
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 52
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 49
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 49
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 49
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 32
- 239000010410 layer Substances 0.000 description 34
- 238000009792 diffusion process Methods 0.000 description 19
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 239000002356 single layer Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010893 electron trap Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000005264 electron capture Effects 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000002485 combustion reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005524 hole trap Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置に係わり、特に電
気的データ消去が可能であるE2PROMに関する。
気的データ消去が可能であるE2PROMに関する。
（従来の技術） 従来、電気的記憶消去／書き込み可能な不揮発性半導
体記憶装置として、E2PROMが知られている。
体記憶装置として、E2PROMが知られている。
E2PROMの構造上の特徴は、浮遊ゲート電極中に蓄積さ
れた記憶情報を表わす、電荷を電気的に引き抜くための
トンネル領域を持っている点にある。現在のE2PROMで
は、このトンネル領域には、膜厚の薄い単層シリコン酸
化膜が形成されている。電荷、すなわち電子は、この薄
い単層シリコン酸化膜をトンネリングして高電位領域に
引き抜かれている。例えばドレインに高い電圧を印加す
ると、ゲート電極中に蓄積されている電子は、単層シリ
コン酸化膜をトンネリングしてドレイン領域に移動し、
そして吸収される。
れた記憶情報を表わす、電荷を電気的に引き抜くための
トンネル領域を持っている点にある。現在のE2PROMで
は、このトンネル領域には、膜厚の薄い単層シリコン酸
化膜が形成されている。電荷、すなわち電子は、この薄
い単層シリコン酸化膜をトンネリングして高電位領域に
引き抜かれている。例えばドレインに高い電圧を印加す
ると、ゲート電極中に蓄積されている電子は、単層シリ
コン酸化膜をトンネリングしてドレイン領域に移動し、
そして吸収される。
ところで、E2PROMの最も重要な信頼性項目としてトン
ネル絶縁膜耐久特性（Endurance:消去／書き込みの繰り
返し特性、つまり、電子を浮遊ゲート電極中に注入する
／電子を浮遊ゲート電極から引き抜くに相当）がある。
ネル絶縁膜耐久特性（Endurance:消去／書き込みの繰り
返し特性、つまり、電子を浮遊ゲート電極中に注入する
／電子を浮遊ゲート電極から引き抜くに相当）がある。
この特性の善し悪しは、トンネル絶縁膜の質に大きく
左右される。上述したようにトンネル絶縁膜は単層シリ
コン酸化膜にてなっており、現在のところ上記特性（En
durance）は、64KbitのE2PROMレベルで104〜105回程度
が限界となっている。
左右される。上述したようにトンネル絶縁膜は単層シリ
コン酸化膜にてなっており、現在のところ上記特性（En
durance）は、64KbitのE2PROMレベルで104〜105回程度
が限界となっている。
（発明が解決しようとする課題） この発明は、トンネル絶縁膜の耐久性の向上と、メモ
リセルの電荷保持特性の向上とを同時達成することがで
きる不揮発性半導体記憶装置を提供することを目的とす
る。
リセルの電荷保持特性の向上とを同時達成することがで
きる不揮発性半導体記憶装置を提供することを目的とす
る。
［発明の構成］ 上記目的を達成するために、この発明では、第１導電
型の半導体基板と、この基板に形成されたソース領域お
よびドレイン領域の一方となる第２導電型の第１の半導
体領域と、前記基板に前記第１の半導体領域から離隔さ
れて形成されたソース領域およびドレイン領域の他方と
なる第２導電型の第２の半導体領域と、前記第１の半導
体領域と前記第２の半導体領域との間の前記基板上に形
成されるとともに、前記第１の半導体領域の領域上にト
ンネル領域を持つゲート絶縁膜と、このゲート絶縁膜上
に形成され、前記トンネル領域を介して前記第１の半導
体領域に相対する浮遊ゲートと、この浮遊ゲート上に絶
縁膜を介して形成された制御ゲートとを具備する。そし
て、前記トンネル領域に形成されたトンネル絶縁膜が、
前記第１の半導体領域上に形成された、膜厚が70オング
ストローム以上155オングストローム以下のシリコン窒
化膜と、このシリコン窒化膜上に形成された、膜厚が50
オングストローム以下のシリコン酸化膜との２層構造膜
からなることを特徴としている。
型の半導体基板と、この基板に形成されたソース領域お
よびドレイン領域の一方となる第２導電型の第１の半導
体領域と、前記基板に前記第１の半導体領域から離隔さ
れて形成されたソース領域およびドレイン領域の他方と
なる第２導電型の第２の半導体領域と、前記第１の半導
体領域と前記第２の半導体領域との間の前記基板上に形
成されるとともに、前記第１の半導体領域の領域上にト
ンネル領域を持つゲート絶縁膜と、このゲート絶縁膜上
に形成され、前記トンネル領域を介して前記第１の半導
体領域に相対する浮遊ゲートと、この浮遊ゲート上に絶
縁膜を介して形成された制御ゲートとを具備する。そし
て、前記トンネル領域に形成されたトンネル絶縁膜が、
前記第１の半導体領域上に形成された、膜厚が70オング
ストローム以上155オングストローム以下のシリコン窒
化膜と、このシリコン窒化膜上に形成された、膜厚が50
オングストローム以下のシリコン酸化膜との２層構造膜
からなることを特徴としている。
（作用） 上記構成を有する不揮発性半導体記憶装置であると、
シリコン酸化膜の膜厚を50オングストローム以下として
いるため、電子が捕獲されにくいシリコン酸化膜が実現
され、また、正孔の捕獲も、実使用上、問題がない程度
の数にすることができる。
シリコン酸化膜の膜厚を50オングストローム以下として
いるため、電子が捕獲されにくいシリコン酸化膜が実現
され、また、正孔の捕獲も、実使用上、問題がない程度
の数にすることができる。
さらに、シリコン窒化膜を上記シリコン酸化膜と上記
第１の半導体領域との間に設け、かつシリコン窒化膜の
膜厚を70オングストローム以上155オングストローム以
下としている。このため、上記シリコン酸化膜とは反対
に電子が捕獲されやすいシリコン窒化膜が実現すること
ができる。上記シリコン酸化膜と同じように、正孔が捕
獲されにくいシリコン窒化膜を実現できる。
第１の半導体領域との間に設け、かつシリコン窒化膜の
膜厚を70オングストローム以上155オングストローム以
下としている。このため、上記シリコン酸化膜とは反対
に電子が捕獲されやすいシリコン窒化膜が実現すること
ができる。上記シリコン酸化膜と同じように、正孔が捕
獲されにくいシリコン窒化膜を実現できる。
これらの点から、シリコン酸化膜中への電子および正
孔の捕獲、並びにシリコン窒化膜中への正孔の捕獲がと
もに軽減され、この結果、トンネル絶縁膜にキャリアの
蓄積されていく割合が低くなって、トンネル絶縁膜の耐
久性が向上する。
孔の捕獲、並びにシリコン窒化膜中への正孔の捕獲がと
もに軽減され、この結果、トンネル絶縁膜にキャリアの
蓄積されていく割合が低くなって、トンネル絶縁膜の耐
久性が向上する。
また、電子が、浮遊ゲートから第１の半導体領域に向
かって逃げ出したとき、逃げ出した電子は、第１の半導
体領域に到達する前に、シリコン窒化膜の深い準位に捕
獲される。よって、メモリセルの電荷保持特性が向上す
る。
かって逃げ出したとき、逃げ出した電子は、第１の半導
体領域に到達する前に、シリコン窒化膜の深い準位に捕
獲される。よって、メモリセルの電荷保持特性が向上す
る。
（実施例） 以下、図面を参照してこの発明の実施例に係わる不揮
発性半導体記憶装置およびその製造方法について説明す
る。
発性半導体記憶装置およびその製造方法について説明す
る。
第１図はこの発明の第１の実施例に係わる不揮発性半
導体記憶装置の、特にメモリセル部分に着目して示した
平面図で、第２図は第１図のＡ−Ａ′線に沿う断面図、
第３図は第１図のＢ−Ｂ′線に沿う断面図である。ま
た、第２図中の円Ｃ内の拡大図を第４図に示す。
導体記憶装置の、特にメモリセル部分に着目して示した
平面図で、第２図は第１図のＡ−Ａ′線に沿う断面図、
第３図は第１図のＢ−Ｂ′線に沿う断面図である。ま
た、第２図中の円Ｃ内の拡大図を第４図に示す。
第１図、第２図および第３図に示すように、半導体基
板１の表面には、素子分離領域２が形成されて素子分離
が行なわれている。素子分離によって得られた素子領域
には、基板と反対導電型であるソース／ドレイン拡散層
３（31、32）が形成されている。これらの間の基板上に
は、第１ゲート絶縁膜４が形成されている。この第１ゲ
ート絶縁膜の一部はソースまたはドレイン拡散層31上に
延在し、ここには、トンネル領域５が設けられている。
このトンネル領域５にはトンネル絶縁膜が存在し、これ
を介して電荷の授受を、浮遊ゲート６と基板１内に形成
されている上記拡散層31との間で行なう。浮遊ゲート６
上には第２ゲート絶縁膜７を介して、これと容量結合す
る制御ゲート８が形成されている。
板１の表面には、素子分離領域２が形成されて素子分離
が行なわれている。素子分離によって得られた素子領域
には、基板と反対導電型であるソース／ドレイン拡散層
３（31、32）が形成されている。これらの間の基板上に
は、第１ゲート絶縁膜４が形成されている。この第１ゲ
ート絶縁膜の一部はソースまたはドレイン拡散層31上に
延在し、ここには、トンネル領域５が設けられている。
このトンネル領域５にはトンネル絶縁膜が存在し、これ
を介して電荷の授受を、浮遊ゲート６と基板１内に形成
されている上記拡散層31との間で行なう。浮遊ゲート６
上には第２ゲート絶縁膜７を介して、これと容量結合す
る制御ゲート８が形成されている。
さて、この第１の実施例装置の特徴は、第４図に示す
ように、トンネル領域５に存在するトンネル絶縁膜が、
シリコン窒化膜10と、シリコン酸化膜11との積層構造膜
により構成されている点にある。
ように、トンネル領域５に存在するトンネル絶縁膜が、
シリコン窒化膜10と、シリコン酸化膜11との積層構造膜
により構成されている点にある。
このように、トンネル絶縁膜に、シリコン窒化膜10
と、シリコン酸化膜11との積層構造膜とすることによ
り、トンネル絶縁膜耐久特性が向上し、装置寿命の延命
を図ることが可能となる。
と、シリコン酸化膜11との積層構造膜とすることによ
り、トンネル絶縁膜耐久特性が向上し、装置寿命の延命
を図ることが可能となる。
では、次に、上記積層構造膜のシリコン窒化膜10と、
シリコン酸化膜11との膜厚の関係について説明する。
シリコン酸化膜11との膜厚の関係について説明する。
従来では、トンネル絶縁膜が単層シリコン酸化膜によ
り構成されていることを既に述べた。この従来構造の場
合、電子がFNトンネリングを起こす際、この電子が単層
シリコン酸化膜中に捕獲され、トンネル絶縁膜耐久特性
劣化の一要因となっている。シリコン酸化膜中の電子の
平均捕獲距離は、大体50Å程度であることが既に知られ
ている。
り構成されていることを既に述べた。この従来構造の場
合、電子がFNトンネリングを起こす際、この電子が単層
シリコン酸化膜中に捕獲され、トンネル絶縁膜耐久特性
劣化の一要因となっている。シリコン酸化膜中の電子の
平均捕獲距離は、大体50Å程度であることが既に知られ
ている。
これは、シリコン酸化膜の膜厚が大体50Å程度であれ
ば、ほとんどの電子がシリコン酸化膜をダイレクト・ト
ンネリングするため、シリコン酸化膜の伝導帯を移動す
る電子数は減少し、電子捕獲の確率もはるかに小さくな
ることを意味している。
ば、ほとんどの電子がシリコン酸化膜をダイレクト・ト
ンネリングするため、シリコン酸化膜の伝導帯を移動す
る電子数は減少し、電子捕獲の確率もはるかに小さくな
ることを意味している。
しかし、単層シリコン酸化膜でトンネル絶縁膜を形成
するには、その信頼性上80Å以上必要であることも既知
の事実である。
するには、その信頼性上80Å以上必要であることも既知
の事実である。
（参考文献:Tech,Dig.IEEE,IEDMP−424 1988） つまり、シリコン酸化膜の膜厚が80Åであると、上記
80Åからダイレクト・トンネリング可能な50Åを差し引
いた、残りの30Åの領域において、電子捕獲の確率が非
常に大きいものとなってしまい、結果的に電子捕獲によ
るトンネル絶縁膜耐久特性の劣化は起こってしまう。
80Åからダイレクト・トンネリング可能な50Åを差し引
いた、残りの30Åの領域において、電子捕獲の確率が非
常に大きいものとなってしまい、結果的に電子捕獲によ
るトンネル絶縁膜耐久特性の劣化は起こってしまう。
そこで、本発明では、シリコン酸化膜11の膜厚を50Å
以下とすることで、理論上、電子捕獲が無くなるように
する。また、シリコン酸化膜の膜厚の低下によるトンネ
ル絶縁膜の信頼性の劣化を、シリコン窒化膜10をこれに
接して形成することにより補償するものとなっている。
以下とすることで、理論上、電子捕獲が無くなるように
する。また、シリコン酸化膜の膜厚の低下によるトンネ
ル絶縁膜の信頼性の劣化を、シリコン窒化膜10をこれに
接して形成することにより補償するものとなっている。
ところで、シリコン窒化膜10中における電子捕獲は、
トンネル絶縁膜耐久特性劣化の決定的な要因にはならな
い。なぜなら、シリコン酸化膜11同様、シリコン窒化膜
10も深い準位を持つのだが、シリコン窒化膜の場合、あ
る電界が加わると捕獲された電子が外部に逃げ出せるこ
とが判明しているからである。
トンネル絶縁膜耐久特性劣化の決定的な要因にはならな
い。なぜなら、シリコン酸化膜11同様、シリコン窒化膜
10も深い準位を持つのだが、シリコン窒化膜の場合、あ
る電界が加わると捕獲された電子が外部に逃げ出せるこ
とが判明しているからである。
つまり、シリコン酸化膜11中の深い準位に捕獲された
電子は、ほとんど取り出すことが不可能で固定電荷ごと
く蓄積されてしまうが、シリコン窒化膜10中の深い準位
に捕獲された電子は、取り出すことが可能なので、固定
電荷にはなりがたい。たとえ、シリコン窒化膜中の深い
準位に電子が捕獲されたとしても、膜中に注入された正
孔と再結合し、消滅してしまう。
電子は、ほとんど取り出すことが不可能で固定電荷ごと
く蓄積されてしまうが、シリコン窒化膜10中の深い準位
に捕獲された電子は、取り出すことが可能なので、固定
電荷にはなりがたい。たとえ、シリコン窒化膜中の深い
準位に電子が捕獲されたとしても、膜中に注入された正
孔と再結合し、消滅してしまう。
この点に着目すれば、シリコン窒化膜10中における電
子捕獲は、むしろ歓迎されるものとなってくる。
子捕獲は、むしろ歓迎されるものとなってくる。
例えばE2PROM信頼性の一項目である電荷保持特性にお
いて、これの向上が期待できる。すなわち、浮遊ゲート
６から基板１（図中では拡散層３）に逃げ出そうとした
電子が、シリコン窒化膜10中の深い準位に捕獲されるの
で、基板１に対して逃げにくくなる。したがって、電荷
保持特性が一段と向上する。
いて、これの向上が期待できる。すなわち、浮遊ゲート
６から基板１（図中では拡散層３）に逃げ出そうとした
電子が、シリコン窒化膜10中の深い準位に捕獲されるの
で、基板１に対して逃げにくくなる。したがって、電荷
保持特性が一段と向上する。
そして、データ消去の際には、浮遊ゲート６中に蓄積
されている電子とともに、シリコン窒化膜10中の深い準
位に捕獲されている電子も高電位領域に引き抜けるの
で、消去不足の問題が発生することもない。
されている電子とともに、シリコン窒化膜10中の深い準
位に捕獲されている電子も高電位領域に引き抜けるの
で、消去不足の問題が発生することもない。
また、シリコン窒化膜11は、電荷蓄積箇所としても有
効な場所にもなる。この電荷蓄積効果は、主たる電荷蓄
積箇所である浮遊ゲート６の蓄積量に比較すれば僅かな
ものであるが、今後の微細化の進展では、その電荷蓄積
効果も大きくなる。
効な場所にもなる。この電荷蓄積効果は、主たる電荷蓄
積箇所である浮遊ゲート６の蓄積量に比較すれば僅かな
ものであるが、今後の微細化の進展では、その電荷蓄積
効果も大きくなる。
ところで、過去に示されているシリコン窒化膜中にお
ける電子の平均捕獲距離は、大体35Å程度である。
ける電子の平均捕獲距離は、大体35Å程度である。
（参考文献:P.C.Arnett and B.H.Ynn,Appl.Phys.Let
t.,vol26,P−94,1975） したがって、有効に電子を捕獲しようとするならば、
少なくとも上記平均捕獲距離の２倍程度、70Å程度以上
は必要である。
t.,vol26,P−94,1975） したがって、有効に電子を捕獲しようとするならば、
少なくとも上記平均捕獲距離の２倍程度、70Å程度以上
は必要である。
（参考文献：電子技術総合研究所研究報告第844号MNOS
型記憶素子の劣化機構と低電圧化の研究，鈴木英一,P−
110） 以上、電子捕獲の点についてまとめると、シリコン酸
化膜11については50Å以下、シリコン窒化膜10について
は70Å以上が有効である。
型記憶素子の劣化機構と低電圧化の研究，鈴木英一,P−
110） 以上、電子捕獲の点についてまとめると、シリコン酸
化膜11については50Å以下、シリコン窒化膜10について
は70Å以上が有効である。
では、次に、可動キャリアのもう一方の担い手、すな
わち正孔捕獲の点について説明する。
わち正孔捕獲の点について説明する。
もちろんながら、トンネル酸化膜に正孔が捕獲されて
もその耐久特性は劣化する。というよりは、結果的に絶
縁膜自体が破壊されてしまう。
もその耐久特性は劣化する。というよりは、結果的に絶
縁膜自体が破壊されてしまう。
（参考文献:IEDM.1986,Oxide breakdown dependence
on thickness and hole currentenhanced reliability
of ultra thin oxides.I.C.Chen et al.） シリコン酸化膜中における正孔の平均捕獲距離は、大
体10Åである。
on thickness and hole currentenhanced reliability
of ultra thin oxides.I.C.Chen et al.） シリコン酸化膜中における正孔の平均捕獲距離は、大
体10Åである。
（参考文献:R.C.Hughes and C.H.Seqger,IEEE TRANS.
ES−30,No.6,DEC,1983） したがって、シリコン酸化膜中に正孔が捕獲されない
ためには、理論上、その膜厚を10Å以下にしなければな
らない。
ES−30,No.6,DEC,1983） したがって、シリコン酸化膜中に正孔が捕獲されない
ためには、理論上、その膜厚を10Å以下にしなければな
らない。
しかしながら、膜厚10Å以下のシリコン酸化膜を形成
することは非常に困難である。（例えばシリコンの表面
には、大気中で約20Åの厚さの自然酸化膜が形成される
と言われている。） この点から、本発明では、今現在の技術レベルで可能
である最低膜厚のシリコン酸化膜を用いるようにし、正
孔捕獲の確率を可能なかぎり低減させるように配慮す
る。今現在の技術レベルでは、大体50Å程度が適当であ
り、また、大体50Å程度の膜厚のシリコン酸化膜である
と、実使用上、問題がない程度の正孔捕獲数になってく
る。
することは非常に困難である。（例えばシリコンの表面
には、大気中で約20Åの厚さの自然酸化膜が形成される
と言われている。） この点から、本発明では、今現在の技術レベルで可能
である最低膜厚のシリコン酸化膜を用いるようにし、正
孔捕獲の確率を可能なかぎり低減させるように配慮す
る。今現在の技術レベルでは、大体50Å程度が適当であ
り、また、大体50Å程度の膜厚のシリコン酸化膜である
と、実使用上、問題がない程度の正孔捕獲数になってく
る。
一方、シリコン窒化膜中における正孔の平均捕獲距離
は、大体155Å程度と比較的距離が長いものとなってい
る。このことは、シリコン窒化膜の場合、主伝導キャリ
アが正孔であることに起因している。
は、大体155Å程度と比較的距離が長いものとなってい
る。このことは、シリコン窒化膜の場合、主伝導キャリ
アが正孔であることに起因している。
（参考文献:H.F.Maes and R.J.Van.Overstraeten.J.A
ppl.Phys,vol.47P−667 1976） したがって、155Å以下の膜厚であるシリコン窒化膜
であれば、理論上、正孔捕獲はほとんど起こらない。
ppl.Phys,vol.47P−667 1976） したがって、155Å以下の膜厚であるシリコン窒化膜
であれば、理論上、正孔捕獲はほとんど起こらない。
以上、正孔捕獲の点についてまとめると、シリコン酸
化膜11については実使用上、50Å以下、シリコン窒化膜
10については155Å以下が有効である。
化膜11については実使用上、50Å以下、シリコン窒化膜
10については155Å以下が有効である。
よって、本発明による装置が持つ積層構造トンネル絶
縁膜におけるシリコン窒化膜10、およびシリコン酸化膜
11の膜厚の関係は、シリコン酸化膜11については膜厚50
Å以下が望ましく、シリコン窒化膜10については膜厚70
Å以上155Å以下であることが望ましい。
縁膜におけるシリコン窒化膜10、およびシリコン酸化膜
11の膜厚の関係は、シリコン酸化膜11については膜厚50
Å以下が望ましく、シリコン窒化膜10については膜厚70
Å以上155Å以下であることが望ましい。
そして、シリコン窒化膜10と、シリコン酸化膜11と
の、少なくとも２層積層構造膜からなる絶縁膜の場合、
両者の膜厚の関係をシリコン酸化膜11より、シリコン窒
化膜10のほうが厚くなるように設定する。
の、少なくとも２層積層構造膜からなる絶縁膜の場合、
両者の膜厚の関係をシリコン酸化膜11より、シリコン窒
化膜10のほうが厚くなるように設定する。
こうすることで、トンネル絶縁膜耐久特性を、いっそ
う向上させることが可能となる。
う向上させることが可能となる。
次に、第１の実施例装置の製造方法を、特徴的である
部分のみ第５図（ａ）ないし第５図（ｃ）に示し説明す
る。
部分のみ第５図（ａ）ないし第５図（ｃ）に示し説明す
る。
第５図（ａ）ないし第５図（ｃ）は、第２図中の円Ｃ
内における拡大図で、製造工程順に示した図である。
内における拡大図で、製造工程順に示した図である。
まず、第５図（ａ）に示すように、基板（図示せず）
内に、これと反対導電型である拡散層３を形成した後、
素子領域表面に第１ゲート酸化膜４を、例えば熱酸化法
により形成する。次いで、全面にホトレジスト12を塗布
した後、これに写真蝕刻法によって所定のトンネル領域
開孔部パターンを形成し、これをマスクとして第１ゲー
ト酸化膜４をエッチング除去することにより、開孔部９
を形成する。
内に、これと反対導電型である拡散層３を形成した後、
素子領域表面に第１ゲート酸化膜４を、例えば熱酸化法
により形成する。次いで、全面にホトレジスト12を塗布
した後、これに写真蝕刻法によって所定のトンネル領域
開孔部パターンを形成し、これをマスクとして第１ゲー
ト酸化膜４をエッチング除去することにより、開孔部９
を形成する。
次に、第５図（ｂ）に示すように、ホトレジスト12を
除去した後、例えばCVD法により、シリコン窒化膜10を
堆積形成し、次いで、このシリコン窒化膜10表面に、例
えば熱酸化法の一種である水素燃焼酸化法により、熱酸
化膜11を形成する。
除去した後、例えばCVD法により、シリコン窒化膜10を
堆積形成し、次いで、このシリコン窒化膜10表面に、例
えば熱酸化法の一種である水素燃焼酸化法により、熱酸
化膜11を形成する。
ここで、シリコン窒化膜10の形成は、CVD法に限ら
ず、例えば熱窒化による、いわゆるシリコン直接窒化で
も構わない。
ず、例えば熱窒化による、いわゆるシリコン直接窒化で
も構わない。
次に、第５図（ｃ）に示すように、例えばCVD法によ
り、浮遊ゲート電極となる、例えばポリシリコン層６を
堆積形成する。
り、浮遊ゲート電極となる、例えばポリシリコン層６を
堆積形成する。
以後は、通常のE2PROM製造工程に従い製造してよい。
以上のような構成を経ることにより、シリコン窒化膜
10と、シリコン酸化膜11との積層構造であるトンネル絶
縁膜５持ったメモリセル備えるE2PROMが製造される。
10と、シリコン酸化膜11との積層構造であるトンネル絶
縁膜５持ったメモリセル備えるE2PROMが製造される。
次に、第６図ないし第８図を参照して、この発明の第
２の実施例について説明する。
２の実施例について説明する。
この例は、本発明に係わるトンネル絶縁膜の構成を、
一括消去型E2PROMに適用した例である。
一括消去型E2PROMに適用した例である。
第６図は第２の実施例装置の、特にメモリセル部分に
着目して示した平面図で、第７図は第６図のＤ−Ｄ′線
に沿う断面図、第８図は第６図のＥ−Ｅ′線に沿う断面
図である。
着目して示した平面図で、第７図は第６図のＤ−Ｄ′線
に沿う断面図、第８図は第６図のＥ−Ｅ′線に沿う断面
図である。
第６図ないし第８図に示すように、半導体基板21の表
面には、素子分離領域22が形成されて素子分離が行なわ
れている。素子分離によって得られた素子領域には、基
板と反対導電型であるドレイン／ソース拡散層23（2
31、232）が形成されている。これらの間の基板上に
は、第１ゲート絶縁膜24が形成され、この上には、シリ
コン窒化膜25、シリコン酸化膜26が順次積層されてい
る。これらによる積層膜は、第１ゲート絶縁膜24の端部
を越えて基板21表面に形成されたソース拡散層232上ま
で延在している。この延在した領域は、トンネル領域と
なっており、上記積層膜は、ここでトンネル絶縁膜27と
して機能するものとなっている。このトンネル絶縁膜27
を介して電荷の授受を、浮遊ゲート28と基板21あるいは
ソース拡散層232との間で行なう。浮遊ゲート28上には
第２ゲート絶縁膜29を介して、これと容量結合する制御
ゲート30が形成されている。全面には層間絶縁膜31が形
成され、異なる導体層を互いに絶縁している。この層間
絶縁膜31内には、ドレイン拡散層231に通じるコンタク
ト孔32が開孔形成され、ここにはビット線33が形成され
ている。
面には、素子分離領域22が形成されて素子分離が行なわ
れている。素子分離によって得られた素子領域には、基
板と反対導電型であるドレイン／ソース拡散層23（2
31、232）が形成されている。これらの間の基板上に
は、第１ゲート絶縁膜24が形成され、この上には、シリ
コン窒化膜25、シリコン酸化膜26が順次積層されてい
る。これらによる積層膜は、第１ゲート絶縁膜24の端部
を越えて基板21表面に形成されたソース拡散層232上ま
で延在している。この延在した領域は、トンネル領域と
なっており、上記積層膜は、ここでトンネル絶縁膜27と
して機能するものとなっている。このトンネル絶縁膜27
を介して電荷の授受を、浮遊ゲート28と基板21あるいは
ソース拡散層232との間で行なう。浮遊ゲート28上には
第２ゲート絶縁膜29を介して、これと容量結合する制御
ゲート30が形成されている。全面には層間絶縁膜31が形
成され、異なる導体層を互いに絶縁している。この層間
絶縁膜31内には、ドレイン拡散層231に通じるコンタク
ト孔32が開孔形成され、ここにはビット線33が形成され
ている。
このような例でも、上記実施例同様、トンネル絶縁膜
耐久特性が向上し、装置寿命の延命を図ることが可能と
なることはもちろんである。
耐久特性が向上し、装置寿命の延命を図ることが可能と
なることはもちろんである。
また、バイアスの関係上、トンネル領域をドレイン側
拡散層（ビット線側）に設けても良い。
拡散層（ビット線側）に設けても良い。
次に、第９図、第10図（ａ）ないし第10図（ｅ）を参
照して、この発明の第３の実施例装置およびその製造方
法について説明する。
照して、この発明の第３の実施例装置およびその製造方
法について説明する。
この例は、本発明に係わるトンネル絶縁膜の構成を、
そのままE2PROMの選択ゲートのゲート絶縁膜にまで延在
させることで、上記ゲート絶縁膜の耐圧を向上させた例
である。
そのままE2PROMの選択ゲートのゲート絶縁膜にまで延在
させることで、上記ゲート絶縁膜の耐圧を向上させた例
である。
第９図は第３の実施例装置の、特にメモリセル部分に
着目して示した断面図である。
着目して示した断面図である。
まず、メモリセルのうち、記憶トランジスタの部分の
構造から説明する。
構造から説明する。
第９図に示すように、半導体基板41の表面には、素子
分離領域（図示せず）が形成されて素子分離が行なわれ
ている。素子分離によって得られた素子領域には、基板
と反対導電型であるソース／ドレイン拡散層42（421、4
22,423）が形成されている。また、拡散層421、422、42
3の間の基板上には、第１ゲート絶縁膜44が形成されて
いる。この第１ゲート絶縁膜の一部は拡散層422上に延
在し、ここには、トンネル領域45が設けられている。こ
のトンネル領域45には、シリコン窒化膜46と、シリコン
酸化膜47との積層構造のトンネル絶縁膜48が存在してい
る。そして、これを介して電荷の授受を、浮遊ゲート49
と基板41内に形成された拡散層422との間で行なう。浮
遊ゲート49上には第２ゲート絶縁膜50を介して、これと
容量結合する制御ゲート51が形成されている。
分離領域（図示せず）が形成されて素子分離が行なわれ
ている。素子分離によって得られた素子領域には、基板
と反対導電型であるソース／ドレイン拡散層42（421、4
22,423）が形成されている。また、拡散層421、422、42
3の間の基板上には、第１ゲート絶縁膜44が形成されて
いる。この第１ゲート絶縁膜の一部は拡散層422上に延
在し、ここには、トンネル領域45が設けられている。こ
のトンネル領域45には、シリコン窒化膜46と、シリコン
酸化膜47との積層構造のトンネル絶縁膜48が存在してい
る。そして、これを介して電荷の授受を、浮遊ゲート49
と基板41内に形成された拡散層422との間で行なう。浮
遊ゲート49上には第２ゲート絶縁膜50を介して、これと
容量結合する制御ゲート51が形成されている。
次に、選択トランジスタの部分の構造について説明す
る。
る。
拡散層421と、422との間の基板41上には、上記第１ゲ
ート絶縁膜44を構成した絶縁膜52と、上記トンネル絶縁
膜48を構成したシリコン窒化膜53およびシリコン酸化膜
54との積層構造とによって構成されたゲート絶縁膜55が
形成されている。この上には、選択ゲート56が形成され
ている。
ート絶縁膜44を構成した絶縁膜52と、上記トンネル絶縁
膜48を構成したシリコン窒化膜53およびシリコン酸化膜
54との積層構造とによって構成されたゲート絶縁膜55が
形成されている。この上には、選択ゲート56が形成され
ている。
この第３の実施例によれば、選択ゲート56のゲート絶
縁膜55を、トンネル絶縁膜48を構成した絶縁膜と、第１
ゲート絶縁膜58を構成した絶縁膜との積層構造膜とす
る。これによって、従来、絶縁膜52のみで形成されてい
たゲート絶縁膜がゲート絶縁膜55となり、実効電界が下
がるようになるうえ、窒化膜を用いた積層構造が膜の不
良を少なくする。
縁膜55を、トンネル絶縁膜48を構成した絶縁膜と、第１
ゲート絶縁膜58を構成した絶縁膜との積層構造膜とす
る。これによって、従来、絶縁膜52のみで形成されてい
たゲート絶縁膜がゲート絶縁膜55となり、実効電界が下
がるようになるうえ、窒化膜を用いた積層構造が膜の不
良を少なくする。
これはE2PROMのロウ不良に非常に大きな効果を示すこ
とになる。
とになる。
では、次に、第３の実施例に係る装置の製造方法を、
第10図（ａ）ないし第10図（ｅ）を参照して説明する。
第10図（ａ）ないし第10図（ｅ）において、第９図と対
応する箇所については同一の参照符号を付すものとす
る。
第10図（ａ）ないし第10図（ｅ）を参照して説明する。
第10図（ａ）ないし第10図（ｅ）において、第９図と対
応する箇所については同一の参照符号を付すものとす
る。
まず、第10図（ａ）に示すように、基板41内に、これ
と反対導電型の不純物をイオン注入して、拡散層57（57
1、572）を形成する。
と反対導電型の不純物をイオン注入して、拡散層57（57
1、572）を形成する。
次に、第10図（ｂ）に示すように、基板41表面に、例
えば熱酸化法により、第１の熱酸化膜58を形成する。次
いで、全面にホトレジスト59を塗布した後、写真蝕刻法
によって、これにトンネル領域に対応した開孔パターン
を形成する。このパターンは、拡散層571上に位置され
るように調節されている。次いで、パターンが形成され
たホトレジスト59をマスクにして、熱酸化膜58をエッチ
ングし、開孔部60を開孔形成する。
えば熱酸化法により、第１の熱酸化膜58を形成する。次
いで、全面にホトレジスト59を塗布した後、写真蝕刻法
によって、これにトンネル領域に対応した開孔パターン
を形成する。このパターンは、拡散層571上に位置され
るように調節されている。次いで、パターンが形成され
たホトレジスト59をマスクにして、熱酸化膜58をエッチ
ングし、開孔部60を開孔形成する。
次に、第10図（ｃ）に示すように、例えばCVD法によ
り、シリコン窒化膜61を堆積形成し、次いで、このシリ
コン窒化膜61表面に、例えば水素燃焼酸化により、第２
の熱酸化膜62を形成する。
り、シリコン窒化膜61を堆積形成し、次いで、このシリ
コン窒化膜61表面に、例えば水素燃焼酸化により、第２
の熱酸化膜62を形成する。
次に、第10図（ｄ）に示すように、浮遊ゲートおよび
選択ゲートとなる導体層として、例えば第１のポリシリ
コン層63をCVD法により、堆積形成する。
選択ゲートとなる導体層として、例えば第１のポリシリ
コン層63をCVD法により、堆積形成する。
次に、第10図（ｅ）に示すように、第２ゲート絶縁膜
50を、例えば熱酸化法により形成し、次いで、制御ゲー
トとなる導体層として、例えば第２のポリシリコン層を
CVD法により堆積形成する。そして、例えばホトレジス
トを用いた写真蝕刻法により、第２のポリシリコン層を
制御ゲートパターン、および選択ゲートパターンにパタ
ーニングする。次いで、パターン形成されたポリシリコ
ン層をマスクにして、上記第２ゲート絶縁膜、第１のポ
リシリコン層63、上記ゲート絶縁膜55を順次エッチング
除去する。これにより、記憶トランジスタ部では、ゲー
ト絶縁膜65、浮遊ゲート49、第２ゲート絶縁膜50、制御
ゲート51が形成される。ここで、浮遊ゲート49は、拡散
層571、572両者の少なくとも一部にかかるようにして形
成されるようにする。
50を、例えば熱酸化法により形成し、次いで、制御ゲー
トとなる導体層として、例えば第２のポリシリコン層を
CVD法により堆積形成する。そして、例えばホトレジス
トを用いた写真蝕刻法により、第２のポリシリコン層を
制御ゲートパターン、および選択ゲートパターンにパタ
ーニングする。次いで、パターン形成されたポリシリコ
ン層をマスクにして、上記第２ゲート絶縁膜、第１のポ
リシリコン層63、上記ゲート絶縁膜55を順次エッチング
除去する。これにより、記憶トランジスタ部では、ゲー
ト絶縁膜65、浮遊ゲート49、第２ゲート絶縁膜50、制御
ゲート51が形成される。ここで、浮遊ゲート49は、拡散
層571、572両者の少なくとも一部にかかるようにして形
成されるようにする。
一方、選択トランジスタ部では、第１ゲート絶縁膜を
構成する絶縁膜58と、トンネル絶縁膜を構成するシリコ
ン窒化膜61およびシリコン酸化膜62とからなる積層構造
のゲート絶縁膜55がほぼ完成する。
構成する絶縁膜58と、トンネル絶縁膜を構成するシリコ
ン窒化膜61およびシリコン酸化膜62とからなる積層構造
のゲート絶縁膜55がほぼ完成する。
また、同図では、選択ゲート56上の第２のポリシリコ
ン層が除去されているが、別に残っていても問題はな
い。
ン層が除去されているが、別に残っていても問題はな
い。
この後、図示しないが、通常のE2PROMの製造工程に従
って製造して差支えない。
って製造して差支えない。
このような製造方法によれば、本発明に関わる構成の
トンネル絶縁膜を形成する工程で、特にシリコン窒化膜
61を堆積したまま、選択ゲート56となる第１のポリシリ
コン層63を堆積形成する。これによって、格別製造工程
を増加させることなく選択ゲート56のゲート絶縁膜55を
積層構造膜にでき、これの耐圧向上が図られる。
トンネル絶縁膜を形成する工程で、特にシリコン窒化膜
61を堆積したまま、選択ゲート56となる第１のポリシリ
コン層63を堆積形成する。これによって、格別製造工程
を増加させることなく選択ゲート56のゲート絶縁膜55を
積層構造膜にでき、これの耐圧向上が図られる。
この結果、E2PROMのロウ不良に非常に大きな効果をも
つことができ、信頼性が飛躍的に向上する。しかも大幅
な製造コストアップなく製造できる。
つことができ、信頼性が飛躍的に向上する。しかも大幅
な製造コストアップなく製造できる。
第１ないし第３の実施例に関わるE2PROMでは、単層シ
リコン酸化膜にトンネル絶縁膜で問題となっていた電子
捕獲、および正孔捕獲に関して改善が見られた。例えば
トンネル絶縁膜破壊と、トンネル絶縁膜耐久特性とが要
因となる消去／書き込みの繰り返し特性において、書き
込み可能回数が64KbitレベルのE2PROMで約一桁まで向上
した。
リコン酸化膜にトンネル絶縁膜で問題となっていた電子
捕獲、および正孔捕獲に関して改善が見られた。例えば
トンネル絶縁膜破壊と、トンネル絶縁膜耐久特性とが要
因となる消去／書き込みの繰り返し特性において、書き
込み可能回数が64KbitレベルのE2PROMで約一桁まで向上
した。
これは、トンネル絶縁膜破壊に関して、特に定電流ス
トレスよる寿命が伸びたことと、記憶トランジスタのし
きい値変動が変動する、いわゆるナローウイング効果に
ついても改善されたことによっている。
トレスよる寿命が伸びたことと、記憶トランジスタのし
きい値変動が変動する、いわゆるナローウイング効果に
ついても改善されたことによっている。
さらに、第３の実施例では、選択ゲートのゲート絶縁
膜に、トンネル絶縁膜で用いた絶縁膜、なかでも特にシ
リコン窒化膜を積層させたことにより、ゲート絶縁膜の
実効電界が下がり、E2PROMのロウ不良が激減した。
膜に、トンネル絶縁膜で用いた絶縁膜、なかでも特にシ
リコン窒化膜を積層させたことにより、ゲート絶縁膜の
実効電界が下がり、E2PROMのロウ不良が激減した。
尚、第１ないし第３の実施例装置では、各種ゲートの
材料としてポリシリコン膜を用いているが、これは、例
えばモリブデンシリサイド等のようなシリサイド膜、あ
るいはポリサイド構造膜であってもよい。そのようなゲ
ート材料を用いても本発明の効果は維持しえることはも
ちろんである。
材料としてポリシリコン膜を用いているが、これは、例
えばモリブデンシリサイド等のようなシリサイド膜、あ
るいはポリサイド構造膜であってもよい。そのようなゲ
ート材料を用いても本発明の効果は維持しえることはも
ちろんである。
［発明の効果］ 以上説明したように、この発明によれば、トンネル絶
縁膜の耐久性の向上と、メモリセルの電荷保持特性の向
上とを同時達成することができる不揮発性半導体記憶装
置を提供できる。
縁膜の耐久性の向上と、メモリセルの電荷保持特性の向
上とを同時達成することができる不揮発性半導体記憶装
置を提供できる。
【図面の簡単な説明】 第１図はこの発明の第１の実施例に係わる装置の平面
図、第２図は第１図中のＡ−Ａ′線に沿う断面図、第３
図は第１図中のＢ−Ｂ′線に沿う断面図、第４図は第２
図中の円Ｃ内の拡大図、第５図（ａ）ないし第５図
（ｃ）は第１の実施例装置を製造工程順に示した断面
図、第６図は第２の実施例装置の平面図、第７図は第６
図中のＤ−Ｄ′線に沿う断面図、第８図は第６図中のＥ
−Ｅ′線に沿う断面図、第９図は第３の実施例装置の断
面図、第10図（ａ）ないし第10図（ｅ）は第３の実施例
装置を製造工程順に示した断面図である。 １……半導体基板、４……第１ゲート絶縁膜、５……ト
ンネル領域、６……浮遊ゲート、７……第２ゲート絶縁
膜、８……制御ゲート、10……シリコン窒化膜、11……
シリコン酸化膜、21……半導体基板、24……第１ゲート
絶縁膜、25……シリコン窒化膜、26……シリコン酸化
膜、27……トンネル絶縁膜、28……浮遊ゲート、29……
第２ゲート絶縁膜、30……制御ゲート、41……半導体基
板、44……第１ゲート絶縁膜、46……シリコン窒化膜、
47……シリコン酸化膜、48……トンネル絶縁膜、49……
浮遊ゲート、50……第２ゲート絶縁膜、51……制御ゲー
ト、52……第１ゲート絶縁膜を構成した絶縁膜、53……
シリコン窒化膜、54……シリコン酸化膜、55……ゲート
絶縁膜、56……選択ゲート、57……拡散層、58……第１
の熱酸化膜、60……開孔部、61……シリコン窒化膜、62
……シリコン酸化膜、63……第１のポリシリコン層、65
……ゲート絶縁膜。
図、第２図は第１図中のＡ−Ａ′線に沿う断面図、第３
図は第１図中のＢ−Ｂ′線に沿う断面図、第４図は第２
図中の円Ｃ内の拡大図、第５図（ａ）ないし第５図
（ｃ）は第１の実施例装置を製造工程順に示した断面
図、第６図は第２の実施例装置の平面図、第７図は第６
図中のＤ−Ｄ′線に沿う断面図、第８図は第６図中のＥ
−Ｅ′線に沿う断面図、第９図は第３の実施例装置の断
面図、第10図（ａ）ないし第10図（ｅ）は第３の実施例
装置を製造工程順に示した断面図である。 １……半導体基板、４……第１ゲート絶縁膜、５……ト
ンネル領域、６……浮遊ゲート、７……第２ゲート絶縁
膜、８……制御ゲート、10……シリコン窒化膜、11……
シリコン酸化膜、21……半導体基板、24……第１ゲート
絶縁膜、25……シリコン窒化膜、26……シリコン酸化
膜、27……トンネル絶縁膜、28……浮遊ゲート、29……
第２ゲート絶縁膜、30……制御ゲート、41……半導体基
板、44……第１ゲート絶縁膜、46……シリコン窒化膜、
47……シリコン酸化膜、48……トンネル絶縁膜、49……
浮遊ゲート、50……第２ゲート絶縁膜、51……制御ゲー
ト、52……第１ゲート絶縁膜を構成した絶縁膜、53……
シリコン窒化膜、54……シリコン酸化膜、55……ゲート
絶縁膜、56……選択ゲート、57……拡散層、58……第１
の熱酸化膜、60……開孔部、61……シリコン窒化膜、62
……シリコン酸化膜、63……第１のポリシリコン層、65
……ゲート絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】第１導電型の半導体基板と、 前記基板に形成されたソース領域およびドレイン領域の
一方となる第２導電型の第１の半導体領域と、 前記基板に前記第１の半導体領域から離隔されて形成さ
れたソース領域およびドレイン領域の他方となる第２導
電型の第２の半導体領域と、 前記第１の半導体領域と前記第２の半導体領域との間の
前記基板上に形成されるとともに、前記第１の半導体領
域の領域上にトンネル領域を持つゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、前記トンネル領域を介
して前記第１の半導体領域に相対する浮遊ゲートと、 前記浮遊ゲート上に絶縁膜を介して形成された制御ゲー
トとを具備し、 前記トンネル領域に形成されたトンネル絶縁膜が、前記
第１の半導体領域上に形成された、膜厚が70オングスト
ローム以上155オングストローム以下のシリコン窒化膜
と、このシリコン窒化膜上に形成された、膜厚が50オン
グストローム以下のシリコン酸化膜との２層構造膜から
なることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記トンネル領域は、前記第１の半導体領
域上の前記ゲート絶縁膜に形成された開孔部であり、前
記２層構造膜は前記開孔部内に形成されていることを特
徴とする請求項（１）に記載の不揮発性半導体記憶装
置。 - 【請求項３】前記トンネル領域は、前記ゲート絶縁膜の
端部に接して前記第１の半導体領域上に形成され、前記
２層構造膜は前記第１の半導体領域と前記浮遊ゲートと
が相対する部分に形成されていることを特徴とする請求
項（１）に記載の不揮発性半導体記憶装置。 - 【請求項４】前記基板の、前記第１の半導体領域および
前記第２の半導体領域のいずれかの領域に隣接する部分
に形成された第２導電型の第３の半導体領域と、 前記第１の半導体領域および前記第２の半導体領域のい
ずれかの領域と前記第３の半導体領域との間の前記基板
上に形成された、ゲート絶縁領域と、 前記ゲート絶縁領域上に形成された選択ゲートとをさら
に具備し、 前記ゲート絶縁領域に形成された選択ゲート用ゲート絶
縁膜が、前記基板上に形成された絶縁膜と、この絶縁膜
上に形成された前記２層構造膜との積層構造膜からなる
ことを特徴とする請求項（１）に記載の不揮発性半導体
記憶装置。 - 【請求項５】前記２層構造膜は前記トンネル領域から前
記ゲート絶縁膜上に延在され、前記ゲート絶縁膜と前記
浮遊ゲートとの間に、前記２層構造膜が挟まれているこ
とを特徴とする請求項（１）乃至請求項（４）いずれか
一項に記載の不揮発性半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318976A JPH081933B2 (ja) | 1989-12-11 | 1989-12-11 | 不揮発性半導体記憶装置 |
| US07/623,064 US5138410A (en) | 1989-12-11 | 1990-12-06 | Nonvolatile semiconductor memory device having tunnel insulating film structure |
| KR1019900020302A KR940009642B1 (ko) | 1989-12-11 | 1990-12-11 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| EP90123823A EP0436156B1 (en) | 1989-12-11 | 1990-12-11 | Nonvolatile semiconductor memory device having tunnel insulating film structure |
| DE69028507T DE69028507T2 (de) | 1989-12-11 | 1990-12-11 | Nichtflüchtige Halbleiterspeicheranordnung mit einer isolierenden Schicht für Tunneleffekt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318976A JPH081933B2 (ja) | 1989-12-11 | 1989-12-11 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03181178A JPH03181178A (ja) | 1991-08-07 |
| JPH081933B2 true JPH081933B2 (ja) | 1996-01-10 |
Family
ID=18105100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318976A Expired - Lifetime JPH081933B2 (ja) | 1989-12-11 | 1989-12-11 | 不揮発性半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5138410A (ja) |
| EP (1) | EP0436156B1 (ja) |
| JP (1) | JPH081933B2 (ja) |
| KR (1) | KR940009642B1 (ja) |
| DE (1) | DE69028507T2 (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0388370A (ja) * | 1989-08-31 | 1991-04-12 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPH0491469A (ja) * | 1990-08-01 | 1992-03-24 | Sharp Corp | 不揮発性半導体メモリ |
| US5086325A (en) * | 1990-11-21 | 1992-02-04 | Atmel Corporation | Narrow width EEPROM with single diffusion electrode formation |
| US5739569A (en) * | 1991-05-15 | 1998-04-14 | Texas Instruments Incorporated | Non-volatile memory cell with oxide and nitride tunneling layers |
| US5364806A (en) * | 1991-08-29 | 1994-11-15 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| US5331189A (en) * | 1992-06-19 | 1994-07-19 | International Business Machines Corporation | Asymmetric multilayered dielectric material and a flash EEPROM using the same |
| JP2585180B2 (ja) * | 1992-09-02 | 1997-02-26 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5404037A (en) * | 1994-03-17 | 1995-04-04 | National Semiconductor Corporation | EEPROM cell with the drain diffusion region self-aligned to the tunnel oxide region |
| US5432749A (en) * | 1994-04-26 | 1995-07-11 | National Semiconductor Corporation | Non-volatile memory cell having hole confinement layer for reducing band-to-band tunneling |
| KR0142603B1 (ko) * | 1995-03-14 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| JPH08330454A (ja) * | 1995-06-02 | 1996-12-13 | Sony Corp | 浮遊ゲート型不揮発性半導体記憶装置 |
| WO1998038682A1 (en) * | 1997-02-27 | 1998-09-03 | Koninklijke Philips Electronics N.V. | Semiconductor device with a programmable semiconductor element |
| JPH11195753A (ja) * | 1997-10-27 | 1999-07-21 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| TW454354B (en) * | 1998-07-22 | 2001-09-11 | Winbond Electronics Corp | Improved structure of nonvolatile memory and the manufacturing process thereof |
| KR100311971B1 (ko) * | 1998-12-23 | 2001-12-28 | 윤종용 | 비휘발성메모리반도체소자제조방법 |
| KR100426481B1 (ko) * | 2001-06-26 | 2004-04-13 | 주식회사 하이닉스반도체 | 코드 저장 메모리 셀 제조 방법 |
| US6798693B2 (en) * | 2001-09-18 | 2004-09-28 | Kilopass Technologies, Inc. | Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric |
| JP4599059B2 (ja) * | 2001-09-18 | 2010-12-15 | キロパス テクノロジー インコーポレイテッド | 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ |
| US6700151B2 (en) * | 2001-10-17 | 2004-03-02 | Kilopass Technologies, Inc. | Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric |
| US6766960B2 (en) * | 2001-10-17 | 2004-07-27 | Kilopass Technologies, Inc. | Smart card having memory using a breakdown phenomena in an ultra-thin dielectric |
| US6992925B2 (en) * | 2002-04-26 | 2006-01-31 | Kilopass Technologies, Inc. | High density semiconductor memory cell and memory array using a single transistor and having counter-doped poly and buried diffusion wordline |
| US6898116B2 (en) * | 2002-04-26 | 2005-05-24 | Kilopass Technologies, Inc. | High density semiconductor memory cell and memory array using a single transistor having a buried N+ connection |
| US6940751B2 (en) * | 2002-04-26 | 2005-09-06 | Kilopass Technologies, Inc. | High density semiconductor memory cell and memory array using a single transistor and having variable gate oxide breakdown |
| US6777757B2 (en) * | 2002-04-26 | 2004-08-17 | Kilopass Technologies, Inc. | High density semiconductor memory cell and memory array using a single transistor |
| US6650143B1 (en) | 2002-07-08 | 2003-11-18 | Kilopass Technologies, Inc. | Field programmable gate array based upon transistor gate oxide breakdown |
| US7042772B2 (en) * | 2002-09-26 | 2006-05-09 | Kilopass Technology, Inc. | Methods and circuits for programming of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric |
| US7031209B2 (en) * | 2002-09-26 | 2006-04-18 | Kilopass Technology, Inc. | Methods and circuits for testing programmability of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric |
| US6791891B1 (en) | 2003-04-02 | 2004-09-14 | Kilopass Technologies, Inc. | Method of testing the thin oxide of a semiconductor memory cell that uses breakdown voltage |
| US6924664B2 (en) * | 2003-08-15 | 2005-08-02 | Kilopass Technologies, Inc. | Field programmable gate array |
| US6972986B2 (en) * | 2004-02-03 | 2005-12-06 | Kilopass Technologies, Inc. | Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown |
| US7064973B2 (en) * | 2004-02-03 | 2006-06-20 | Klp International, Ltd. | Combination field programmable gate array allowing dynamic reprogrammability |
| US20050218929A1 (en) * | 2004-04-02 | 2005-10-06 | Man Wang | Field programmable gate array logic cell and its derivatives |
| US7402855B2 (en) * | 2004-05-06 | 2008-07-22 | Sidense Corp. | Split-channel antifuse array architecture |
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
| US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
| US7755162B2 (en) * | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
| US7164290B2 (en) * | 2004-06-10 | 2007-01-16 | Klp International, Ltd. | Field programmable gate array logic unit and its cluster |
| US20050275427A1 (en) * | 2004-06-10 | 2005-12-15 | Man Wang | Field programmable gate array logic unit and its cluster |
| US7135886B2 (en) * | 2004-09-20 | 2006-11-14 | Klp International, Ltd. | Field programmable gate arrays using both volatile and nonvolatile memory cell properties and their control |
| US7315474B2 (en) | 2005-01-03 | 2008-01-01 | Macronix International Co., Ltd | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| US7193436B2 (en) * | 2005-04-18 | 2007-03-20 | Klp International Ltd. | Fast processing path using field programmable gate array logic units |
| US7576386B2 (en) * | 2005-08-04 | 2009-08-18 | Macronix International Co., Ltd. | Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer |
| US7253057B1 (en) * | 2006-04-06 | 2007-08-07 | Atmel Corporation | Memory cell with reduced size and standby current |
| US8330207B2 (en) * | 2006-09-26 | 2012-12-11 | Samsung Electronics Co., Ltd. | Flash memory device including multilayer tunnel insulator and method of fabricating the same |
| US20080073690A1 (en) * | 2006-09-26 | 2008-03-27 | Sung-Kweon Baek | Flash memory device including multilayer tunnel insulator and method of fabricating the same |
| US20090039414A1 (en) * | 2007-08-09 | 2009-02-12 | Macronix International Co., Ltd. | Charge trapping memory cell with high speed erase |
| US7838923B2 (en) * | 2007-08-09 | 2010-11-23 | Macronix International Co., Ltd. | Lateral pocket implant charge trapping devices |
| JP5606235B2 (ja) * | 2010-09-14 | 2014-10-15 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
| JP2015130460A (ja) * | 2014-01-09 | 2015-07-16 | セイコーインスツル株式会社 | 不揮発性半導体記憶素子 |
| US9281413B2 (en) | 2014-01-28 | 2016-03-08 | Infineon Technologies Austria Ag | Enhancement mode device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130571A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS5955071A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Micro Comput Eng Ltd | 不揮発性半導体装置 |
| JPH0669099B2 (ja) * | 1984-12-21 | 1994-08-31 | 株式会社東芝 | Ｍｉｓ型半導体装置 |
| JPH0746704B2 (ja) * | 1986-05-15 | 1995-05-17 | 松下電子工業株式会社 | 半導体記憶装置 |
| IT1191566B (it) * | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
| JPH01179369A (ja) * | 1988-01-05 | 1989-07-17 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| JPH01289171A (ja) * | 1988-05-16 | 1989-11-21 | Sharp Corp | 不揮発性半導体記憶装置の製造方法 |
-
1989
- 1989-12-11 JP JP1318976A patent/JPH081933B2/ja not_active Expired - Lifetime
-
1990
- 1990-12-06 US US07/623,064 patent/US5138410A/en not_active Expired - Lifetime
- 1990-12-11 EP EP90123823A patent/EP0436156B1/en not_active Expired - Lifetime
- 1990-12-11 KR KR1019900020302A patent/KR940009642B1/ko not_active IP Right Cessation
- 1990-12-11 DE DE69028507T patent/DE69028507T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0436156A1 (en) | 1991-07-10 |
| DE69028507T2 (de) | 1997-02-20 |
| JPH03181178A (ja) | 1991-08-07 |
| EP0436156B1 (en) | 1996-09-11 |
| KR940009642B1 (ko) | 1994-10-15 |
| KR910013558A (ko) | 1991-08-08 |
| DE69028507D1 (de) | 1996-10-17 |
| US5138410A (en) | 1992-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH081933B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3973819B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR0183877B1 (ko) | 불휘발성 메모리 장치 및 그 제조방법 | |
| US6991986B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| US20040256657A1 (en) | [flash memory cell structure and method of manufacturing and operating the memory cell] | |
| JP2882392B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| EP0542575A2 (en) | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality | |
| US6818511B2 (en) | Non-volatile memory device to protect floating gate from charge loss and method for fabricating the same | |
| US6875660B2 (en) | Method of manufacturing high coupling ratio flash memory having sidewall spacer floating gate electrode | |
| US7671406B2 (en) | Semiconductor device and method of fabricating the same | |
| US5422292A (en) | Process for fabricating split gate flash EEPROM memory | |
| KR970003845B1 (ko) | 이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법 | |
| JP3958899B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US7358134B2 (en) | Split gate flash memory cell and manufacturing method thereof | |
| JP2855509B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| US7091550B2 (en) | Non-volatile memory device and method of manufacturing the same | |
| US5863822A (en) | Method of making non-volatile semiconductor memory devices having large capacitance between floating and control gates | |
| US6551867B1 (en) | Non-volatile semiconductor memory device and method for manufacturing the same | |
| US7220651B2 (en) | Transistor and method for manufacturing the same | |
| JPH08181231A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US5252846A (en) | Semiconductor memory device with an improved erroneous write characteristic and erasure characteristic | |
| JPH06104451A (ja) | 不揮発性半導体記憶装置 | |
| JPH06275840A (ja) | 不揮発性記憶素子 | |
| JPH0450754B2 (ja) | ||
| US20060231909A1 (en) | Method of manufacturing an non-volatile memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |