JPH08195433A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08195433A JPH08195433A JP7006340A JP634095A JPH08195433A JP H08195433 A JPH08195433 A JP H08195433A JP 7006340 A JP7006340 A JP 7006340A JP 634095 A JP634095 A JP 634095A JP H08195433 A JPH08195433 A JP H08195433A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- film
- substrate
- trenches
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 75
- 229920005591 polysilicon Polymers 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 33
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 33
- 238000002955 isolation Methods 0.000 abstract description 16
- 230000002411 adverse Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 40
- 238000005530 etching Methods 0.000 description 27
- 239000012535 impurity Substances 0.000 description 24
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910017855 NH 4 F Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】半導体素子に悪影響を与えない素子分離構造を
得る。 【構成】素子分離用トレンチ４の開口幅は、Ｗａ´であ
る。基板電位設定用トレンチ５の開口幅は、Ｗｂ´であ
る。トレンチ４，５の側壁部でのポリシリコン膜８の最
大の膜厚をｔとした場合、Ｗａ´−２ｔ＜Ｗｂ´−２
ｔ、Ｗａ´＞２ｔを満たしている。シリコン酸化膜６
は、トレンチ４の内面の全体を覆うが、トレンチ５の底
部には形成されていない。トレンチ４内のポリシリコン
膜８は、電気的にフローティング状態であり、トレンチ
５内のポリシリコン膜８は、半導体基板１に接続されて
いる。
得る。 【構成】素子分離用トレンチ４の開口幅は、Ｗａ´であ
る。基板電位設定用トレンチ５の開口幅は、Ｗｂ´であ
る。トレンチ４，５の側壁部でのポリシリコン膜８の最
大の膜厚をｔとした場合、Ｗａ´−２ｔ＜Ｗｂ´−２
ｔ、Ｗａ´＞２ｔを満たしている。シリコン酸化膜６
は、トレンチ４の内面の全体を覆うが、トレンチ５の底
部には形成されていない。トレンチ４内のポリシリコン
膜８は、電気的にフローティング状態であり、トレンチ
５内のポリシリコン膜８は、半導体基板１に接続されて
いる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】図１０及び図１１は、従来の半導体装置
を示している。図１０は、従来の半導体装置の平面図で
あり、図１１は、図１０のＸＩ−ＸＩ線に沿う断面図で
ある。Ｐ型シリコン基板１には、Ｎ型不純物層２が形成
されている。Ｎ型不純物層２上には、Ｎ型エピタキシャ
ル層３が形成されている。
を示している。図１０は、従来の半導体装置の平面図で
あり、図１１は、図１０のＸＩ−ＸＩ線に沿う断面図で
ある。Ｐ型シリコン基板１には、Ｎ型不純物層２が形成
されている。Ｎ型不純物層２上には、Ｎ型エピタキシャ
ル層３が形成されている。
【０００３】素子分離用のトレンチ４は、Ｎ型エピタキ
シャル層３の表面から基板１まで達している。基板１に
電位を与えるためのトレンチ５は、Ｎ型エピタキシャル
層３の表面から基板１まで達している。
シャル層３の表面から基板１まで達している。基板１に
電位を与えるためのトレンチ５は、Ｎ型エピタキシャル
層３の表面から基板１まで達している。
【０００４】トレンチ４は、基板１の中央部において素
子領域を取り囲むようにリング状に形成され、トレンチ
５は、基板１の端部において井戸状に形成されている。
トレンチ４，５の側面及び底面には、シリコン酸化膜６
が形成されている。但し、トレンチ４，５の底面の一部
のシリコン酸化膜６は、除去されている。
子領域を取り囲むようにリング状に形成され、トレンチ
５は、基板１の端部において井戸状に形成されている。
トレンチ４，５の側面及び底面には、シリコン酸化膜６
が形成されている。但し、トレンチ４，５の底面の一部
のシリコン酸化膜６は、除去されている。
【０００５】トレンチ４，５の底部の基板１には、高濃
度のＰ型不純物層７が形成されている。トレンチ４，５
の側面には、ポリシリコン膜８が形成されている。ま
た、トレンチ４，５は、ポリシリコン膜９により満たさ
れている。
度のＰ型不純物層７が形成されている。トレンチ４，５
の側面には、ポリシリコン膜８が形成されている。ま
た、トレンチ４，５は、ポリシリコン膜９により満たさ
れている。
【０００６】Ｎ型エピタキシャル層３上及びトレンチ
４，５上には、フィールド酸化膜１０及び層間絶縁膜１
１が形成されている。トレンチ５上のフィールド酸化膜
１０及び層間絶縁膜１１には、コンタクトホール１２が
形成されている。
４，５上には、フィールド酸化膜１０及び層間絶縁膜１
１が形成されている。トレンチ５上のフィールド酸化膜
１０及び層間絶縁膜１１には、コンタクトホール１２が
形成されている。
【０００７】コンタクトホール１２上には、金属配線１
３が形成されている。従って、この金属配線１３に電位
を与えると、この電位は、トレンチ５内のポリシリコン
膜９及びＰ型不純物層７によって基板１に印加される。
３が形成されている。従って、この金属配線１３に電位
を与えると、この電位は、トレンチ５内のポリシリコン
膜９及びＰ型不純物層７によって基板１に印加される。
【０００８】次に、図１０及び図１１の半導体装置の製
造方法について説明する。まず、図１２に示すように、
Ｐ型シリコン基板１に、Ｎ型不純物層２を形成する。ま
た、エピタキシャル成長法により、Ｎ型不純物層２上
に、Ｎ型エピタキシャル層３を形成する。
造方法について説明する。まず、図１２に示すように、
Ｐ型シリコン基板１に、Ｎ型不純物層２を形成する。ま
た、エピタキシャル成長法により、Ｎ型不純物層２上
に、Ｎ型エピタキシャル層３を形成する。
【０００９】Ｎ型エピタキシャル層３上に、シリコン窒
化膜１４及びシリコン酸化膜１５，１６を形成する。ま
た、写真蝕刻工程により、シリコン窒化膜１４及びシリ
コン酸化膜１５，１６をパターニングする。
化膜１４及びシリコン酸化膜１５，１６を形成する。ま
た、写真蝕刻工程により、シリコン窒化膜１４及びシリ
コン酸化膜１５，１６をパターニングする。
【００１０】この後、シリコン酸化膜１５をマスクにし
て、異方性エッチング法によりＮ型エピタキシャル層３
をエッチングし、Ｎ型エピタキシャル層３の表面から基
板１まで達する素子分離用のトレンチ４及び基板１に電
位を与えるためのトレンチ５をそれぞれ形成する。
て、異方性エッチング法によりＮ型エピタキシャル層３
をエッチングし、Ｎ型エピタキシャル層３の表面から基
板１まで達する素子分離用のトレンチ４及び基板１に電
位を与えるためのトレンチ５をそれぞれ形成する。
【００１１】なお、トレンチ４は、基板１の中央部にお
いて素子領域を取り囲むように形成され、トレンチ５
は、基板１の端部において井戸状に形成される。次に、
図１３に示すように、ＳＨ処理などの薬液処理や、等方
性エッチング法などを用いて、トレンチ４，５の内面の
欠陥層を除去する。
いて素子領域を取り囲むように形成され、トレンチ５
は、基板１の端部において井戸状に形成される。次に、
図１３に示すように、ＳＨ処理などの薬液処理や、等方
性エッチング法などを用いて、トレンチ４，５の内面の
欠陥層を除去する。
【００１２】熱酸化法により、トレンチ４，５の内面
に、シリコン酸化膜６を形成する。シリコン窒化膜１４
及びシリコン酸化膜１５，１６をマスクにして、イオン
注入法により、ボロンなどのＰ型不純物をトレンチ４，
５の底部の基板１中に注入し、トレンチ４，５の底部に
高濃度のＰ型不純物層７を形成する。
に、シリコン酸化膜６を形成する。シリコン窒化膜１４
及びシリコン酸化膜１５，１６をマスクにして、イオン
注入法により、ボロンなどのＰ型不純物をトレンチ４，
５の底部の基板１中に注入し、トレンチ４，５の底部に
高濃度のＰ型不純物層７を形成する。
【００１３】次に、図１４に示すように、ＣＶＤ法によ
り、基板１上の全面にポリシリコン膜８を形成する。次
に、図１５に示すように、異方性エッチング法によりポ
リシリコン膜８をエッチングし、このポリシリコン膜８
をトレンチ４，５の側面のみに残存させる。この後、Ｎ
Ｈ4 Ｆなどを用いたエッチングを行い、トレンチ４，５
の底部のシリコン酸化膜６を除去し、Ｐ型不純物層７を
露出させる。
り、基板１上の全面にポリシリコン膜８を形成する。次
に、図１５に示すように、異方性エッチング法によりポ
リシリコン膜８をエッチングし、このポリシリコン膜８
をトレンチ４，５の側面のみに残存させる。この後、Ｎ
Ｈ4 Ｆなどを用いたエッチングを行い、トレンチ４，５
の底部のシリコン酸化膜６を除去し、Ｐ型不純物層７を
露出させる。
【００１４】次に、図１６に示すように、ＣＶＤ法によ
り、基板１上の全面にポリシリコン膜９を形成する。イ
オン注入法などによりボロンなどのＰ型不純物をポリシ
リコン膜９に注入し、このポリシリコン膜９の抵抗値を
下げる。
り、基板１上の全面にポリシリコン膜９を形成する。イ
オン注入法などによりボロンなどのＰ型不純物をポリシ
リコン膜９に注入し、このポリシリコン膜９の抵抗値を
下げる。
【００１５】また、研磨などによりポリシリコン膜９を
トレンチ４，５内にのみ残存させると共に、ＮＨ4 Ｆな
どによりシリコン酸化膜１５（図１５参照）を除去す
る。シリコン窒化膜１４及びシリコン酸化膜１６（図１
５参照）をパターニングし、これらシリコン窒化膜１４
及びシリコン酸化膜１６を素子領域上にのみ残存させ
る。
トレンチ４，５内にのみ残存させると共に、ＮＨ4 Ｆな
どによりシリコン酸化膜１５（図１５参照）を除去す
る。シリコン窒化膜１４及びシリコン酸化膜１６（図１
５参照）をパターニングし、これらシリコン窒化膜１４
及びシリコン酸化膜１６を素子領域上にのみ残存させ
る。
【００１６】この後、例えばＬＯＣＯＳ法により、フィ
ールド酸化膜１０を形成すると、素子分離工程が終了す
る。一方、素子領域のシリコン窒化膜１４及びシリコン
酸化膜１６を除去し、素子領域にＭＯＳトランジスタや
バイポーラトランジスタなどを形成する。
ールド酸化膜１０を形成すると、素子分離工程が終了す
る。一方、素子領域のシリコン窒化膜１４及びシリコン
酸化膜１６を除去し、素子領域にＭＯＳトランジスタや
バイポーラトランジスタなどを形成する。
【００１７】この後、基板１上の全面には、層間絶縁膜
１１が形成される。そして、トレンチ５上のフィールド
酸化膜１０及び層間絶縁膜１１にコンタクトホール１２
が形成される。コンタクトホール１２上に金属配線１３
を形成すると、基板１に電位を与えるための電極が完成
する。
１１が形成される。そして、トレンチ５上のフィールド
酸化膜１０及び層間絶縁膜１１にコンタクトホール１２
が形成される。コンタクトホール１２上に金属配線１３
を形成すると、基板１に電位を与えるための電極が完成
する。
【００１８】
【発明が解決しようとする課題】従来の半導体装置及び
その製造方法では、素子分離用のトレンチ４の構造と、
基板１に電位を与えるためのトレンチ５の構造は、全く
同じである。即ち、素子分離用のトレンチ４において
も、基板１とトレンチ４内のポリシリコン膜８，９は、
互いに電気的に接続されている。
その製造方法では、素子分離用のトレンチ４の構造と、
基板１に電位を与えるためのトレンチ５の構造は、全く
同じである。即ち、素子分離用のトレンチ４において
も、基板１とトレンチ４内のポリシリコン膜８，９は、
互いに電気的に接続されている。
【００１９】従って、例えば素子領域にバイポーラトラ
ンジスタが形成される場合には、トレンチ４内のポリシ
リコン膜８，９、トレンチ４の側面のシリコン酸化膜６
及びエピタキシャル層（コレクタ）３からなるキャパシ
タの容量により、バイポーラトランジスタのコレクタと
基板１との間の寄生容量が増大し、動作速度が低下する
という欠点がある。
ンジスタが形成される場合には、トレンチ４内のポリシ
リコン膜８，９、トレンチ４の側面のシリコン酸化膜６
及びエピタキシャル層（コレクタ）３からなるキャパシ
タの容量により、バイポーラトランジスタのコレクタと
基板１との間の寄生容量が増大し、動作速度が低下する
という欠点がある。
【００２０】本発明は、上記欠点を解決すべくなされた
もので、その目的は、半導体素子に悪影響を与えないよ
うな素子分離構造を有する半導体装置及びその製造方法
を提供することである。
もので、その目的は、半導体素子に悪影響を与えないよ
うな素子分離構造を有する半導体装置及びその製造方法
を提供することである。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体基板と、半導体素子
を分離するために前記半導体基板に形成される第１トレ
ンチと、前記半導体基板に電位を与えるために前記半導
体基板に形成される第２トレンチと、前記第１トレンチ
の内面の全体を覆う第１絶縁膜と、前記第２トレンチの
底面の一部を除く内面を覆う第２絶縁膜と、前記第１ト
レンチを満たす第１導電膜と、前記第２トレンチを満た
し、前記半導体基板に接続される第２導電膜と、前記半
導体基板上に形成される第３絶縁膜と、前記第２導電膜
に接続される電極とを備える。
め、本発明の半導体装置は、半導体基板と、半導体素子
を分離するために前記半導体基板に形成される第１トレ
ンチと、前記半導体基板に電位を与えるために前記半導
体基板に形成される第２トレンチと、前記第１トレンチ
の内面の全体を覆う第１絶縁膜と、前記第２トレンチの
底面の一部を除く内面を覆う第２絶縁膜と、前記第１ト
レンチを満たす第１導電膜と、前記第２トレンチを満た
し、前記半導体基板に接続される第２導電膜と、前記半
導体基板上に形成される第３絶縁膜と、前記第２導電膜
に接続される電極とを備える。
【００２２】前記第１導電膜は、前記第１トレンチの側
面及び底面に形成される第１ポリシリコン膜と、前記第
１ポリシリコン膜上に形成される第２ポリシリコン膜と
から構成され、前記第２導電膜は、前記第２トレンチの
側面に形成される第３ポリシリコン膜と、前記第３ポリ
シリコン膜上に形成される第４ポリシリコン膜とから構
成される。
面及び底面に形成される第１ポリシリコン膜と、前記第
１ポリシリコン膜上に形成される第２ポリシリコン膜と
から構成され、前記第２導電膜は、前記第２トレンチの
側面に形成される第３ポリシリコン膜と、前記第３ポリ
シリコン膜上に形成される第４ポリシリコン膜とから構
成される。
【００２３】また、前記第１トレンチの開口幅をＷａ´
とし、前記第２トレンチの開口幅をＷｂ´とし、前記第
１及び第２トレンチの側壁部における第１乃至第４ポリ
シリコン膜の最大の膜厚をｔとした場合に、（Ｗａ´−
２ｔ）＜（Ｗｂ´−２ｔ）、Ｗａ´＞２ｔを満足してい
る。
とし、前記第２トレンチの開口幅をＷｂ´とし、前記第
１及び第２トレンチの側壁部における第１乃至第４ポリ
シリコン膜の最大の膜厚をｔとした場合に、（Ｗａ´−
２ｔ）＜（Ｗｂ´−２ｔ）、Ｗａ´＞２ｔを満足してい
る。
【００２４】本発明の半導体装置の製造方法は、半導体
基板に開口幅がＷａ´の第１トレンチと開口幅がＷｂ´
の第２トレンチを形成し、前記第１及び第２トレンチの
内面の全体に第１絶縁膜を形成し、前記第１及び第２ト
レンチの内面上に膜厚がｔ（但し、Ｗａ´−２ｔ＜Ｗｂ
´−２ｔ、Ｗａ´＞２ｔ）の第１導電膜を形成し、前記
第１導電膜をエッチングし、前記第１トレンチの底面の
第１導電膜を残し、前記第２トレンチの底面の第１導電
膜を除去し、前記第２トレンチの底面の第１絶縁膜を除
去し、前記第１及び第２トレンチ内に第２導電膜を満た
し、前記半導体基板上に第２絶縁膜を形成し、前記第２
トレンチ内の第２導電膜に接続される電極を形成する、
という一連の工程からなる。前記第１トレンチは、素子
領域を取り囲むようにリング状に形成され、前記第２ト
レンチは、井戸状に形成される。
基板に開口幅がＷａ´の第１トレンチと開口幅がＷｂ´
の第２トレンチを形成し、前記第１及び第２トレンチの
内面の全体に第１絶縁膜を形成し、前記第１及び第２ト
レンチの内面上に膜厚がｔ（但し、Ｗａ´−２ｔ＜Ｗｂ
´−２ｔ、Ｗａ´＞２ｔ）の第１導電膜を形成し、前記
第１導電膜をエッチングし、前記第１トレンチの底面の
第１導電膜を残し、前記第２トレンチの底面の第１導電
膜を除去し、前記第２トレンチの底面の第１絶縁膜を除
去し、前記第１及び第２トレンチ内に第２導電膜を満た
し、前記半導体基板上に第２絶縁膜を形成し、前記第２
トレンチ内の第２導電膜に接続される電極を形成する、
という一連の工程からなる。前記第１トレンチは、素子
領域を取り囲むようにリング状に形成され、前記第２ト
レンチは、井戸状に形成される。
【００２５】
【作用】上記半導体装置の構成によれば、素子分離用の
第１トレンチにおいては、半導体基板と第１トレンチ内
の第１導電膜が互いに絶縁され、基板に電位を与えるた
めの第２トレンチにおいては、半導体基板と第２トレン
チ内の第２導電膜が互いに接続されている。
第１トレンチにおいては、半導体基板と第１トレンチ内
の第１導電膜が互いに絶縁され、基板に電位を与えるた
めの第２トレンチにおいては、半導体基板と第２トレン
チ内の第２導電膜が互いに接続されている。
【００２６】従って、例えば素子領域にバイポーラトラ
ンジスタが形成される場合には、第１トレンチ内の第１
導電膜、第１トレンチの側面の第１絶縁膜及び半導体基
板（コレクタ）からなるキャパシタが形成されない。
ンジスタが形成される場合には、第１トレンチ内の第１
導電膜、第１トレンチの側面の第１絶縁膜及び半導体基
板（コレクタ）からなるキャパシタが形成されない。
【００２７】つまり、バイポーラトランジスタのコレク
タと半導体基板との間の寄生容量が増大することなく、
動作速度も低下しない。また、上記製造方法によれば、
第１及び第２トレンチの開口幅Ｗａ´，Ｗｂ´と第１導
電膜の膜厚ｔを制御することにより、第１及び第２トレ
ンチの底部の第１導電膜のエッチングレート比を変えて
いる。
タと半導体基板との間の寄生容量が増大することなく、
動作速度も低下しない。また、上記製造方法によれば、
第１及び第２トレンチの開口幅Ｗａ´，Ｗｂ´と第１導
電膜の膜厚ｔを制御することにより、第１及び第２トレ
ンチの底部の第１導電膜のエッチングレート比を変えて
いる。
【００２８】従って、第１導電膜のエッチング時間など
を制御することにより、第１トレンチの底部には第１導
電膜を残し、第２トレンチの底部の第１導電膜を除去す
ることができる。つまり、製造工程の増加なく、上記半
導体装置を形成することができる。
を制御することにより、第１トレンチの底部には第１導
電膜を残し、第２トレンチの底部の第１導電膜を除去す
ることができる。つまり、製造工程の増加なく、上記半
導体装置を形成することができる。
【００２９】
【実施例】以下、図面を参照しながら、本発明の半導体
装置及びその製造方法について詳細に説明する。図１及
び図２は、本発明の一実施例に係わる半導体装置を示し
ている。図１は、本発明の一実施例に係わる半導体装置
の平面図であり、図２は、図１のＩＩ−ＩＩ線に沿う断
面図である。
装置及びその製造方法について詳細に説明する。図１及
び図２は、本発明の一実施例に係わる半導体装置を示し
ている。図１は、本発明の一実施例に係わる半導体装置
の平面図であり、図２は、図１のＩＩ−ＩＩ線に沿う断
面図である。
【００３０】Ｐ型シリコン基板１には、Ｎ型不純物層２
が形成されている。Ｎ型不純物層２上には、Ｎ型エピタ
キシャル層３が形成されている。素子分離用のトレンチ
４は、Ｎ型エピタキシャル層３の表面から基板１まで達
している。基板１に電位を与えるためのトレンチ５は、
Ｎ型エピタキシャル層３の表面から基板１まで達してい
る。
が形成されている。Ｎ型不純物層２上には、Ｎ型エピタ
キシャル層３が形成されている。素子分離用のトレンチ
４は、Ｎ型エピタキシャル層３の表面から基板１まで達
している。基板１に電位を与えるためのトレンチ５は、
Ｎ型エピタキシャル層３の表面から基板１まで達してい
る。
【００３１】トレンチ４は、基板１の中央部において素
子領域を取り囲むようにリング状に形成され、トレンチ
５は、基板１の端部において井戸状に形成されている。
トレンチ４の開口幅は、Ｗａ´であり、トレンチ５の開
口幅（最小開口幅）は、Ｗｂ´である。トレンチ５の開
口幅Ｗｂ´は、トレンチ４の開口幅Ｗａ´よりも大きく
なっている（Ｗｂ´＞Ｗａ´）。
子領域を取り囲むようにリング状に形成され、トレンチ
５は、基板１の端部において井戸状に形成されている。
トレンチ４の開口幅は、Ｗａ´であり、トレンチ５の開
口幅（最小開口幅）は、Ｗｂ´である。トレンチ５の開
口幅Ｗｂ´は、トレンチ４の開口幅Ｗａ´よりも大きく
なっている（Ｗｂ´＞Ｗａ´）。
【００３２】トレンチ４，５の側面及び底面には、シリ
コン酸化膜６が形成されている。但し、トレンチ５の底
面の一部のシリコン酸化膜６は、除去されている。トレ
ンチ４，５の底部の基板１には、高濃度のＰ型不純物層
７が形成されている。
コン酸化膜６が形成されている。但し、トレンチ５の底
面の一部のシリコン酸化膜６は、除去されている。トレ
ンチ４，５の底部の基板１には、高濃度のＰ型不純物層
７が形成されている。
【００３３】トレンチ４，５の側面及びトレンチ４の底
面には、ポリシリコン膜８が形成されている。トレンチ
の側壁部でのポリシリコン膜８の最大の膜厚は、ｔであ
る。ポリシリコン膜８の最大の膜厚ｔは、トレンチ４の
開口幅Ｗａ´の半分よりも小さくなっている（ｔ＜Ｗａ
´／２）。
面には、ポリシリコン膜８が形成されている。トレンチ
の側壁部でのポリシリコン膜８の最大の膜厚は、ｔであ
る。ポリシリコン膜８の最大の膜厚ｔは、トレンチ４の
開口幅Ｗａ´の半分よりも小さくなっている（ｔ＜Ｗａ
´／２）。
【００３４】また、トレンチ４，５は、ポリシリコン膜
９により満たされている。Ｎ型エピタキシャル層３上及
びトレンチ４，５上には、フィールド酸化膜１０及び層
間絶縁膜１１が形成されている。トレンチ５上のフィー
ルド酸化膜１０及び層間絶縁膜１１には、コンタクトホ
ール１２が形成されている。
９により満たされている。Ｎ型エピタキシャル層３上及
びトレンチ４，５上には、フィールド酸化膜１０及び層
間絶縁膜１１が形成されている。トレンチ５上のフィー
ルド酸化膜１０及び層間絶縁膜１１には、コンタクトホ
ール１２が形成されている。
【００３５】コンタクトホール１２上には、金属配線１
３が形成されている。従って、この金属配線１３に電位
を与えると、この電位は、トレンチ５内のポリシリコン
膜９及びＰ型不純物層７によって基板１に印加される。
３が形成されている。従って、この金属配線１３に電位
を与えると、この電位は、トレンチ５内のポリシリコン
膜９及びＰ型不純物層７によって基板１に印加される。
【００３６】上記構成の半導体装置によれば、素子分離
用のトレンチ４の底面には、シリコン酸化膜６が形成さ
れている。従って、基板１とトレンチ４内のポリシリコ
ン膜８，９とは、互いに電気的に分離されている。
用のトレンチ４の底面には、シリコン酸化膜６が形成さ
れている。従って、基板１とトレンチ４内のポリシリコ
ン膜８，９とは、互いに電気的に分離されている。
【００３７】つまり、素子領域に例えばバイポーラトラ
ンジスタが形成される場合においても、トレンチ４内の
ポリシリコン膜８，９はフローティング状態であるた
め、バイポーラトランジスタのコレクタと基板１との間
の寄生容量が増加することがなく、動作速度も低下しな
い。
ンジスタが形成される場合においても、トレンチ４内の
ポリシリコン膜８，９はフローティング状態であるた
め、バイポーラトランジスタのコレクタと基板１との間
の寄生容量が増加することがなく、動作速度も低下しな
い。
【００３８】一方、基板１に電位を与えるためのトレン
チ５の底面のシリコン酸化膜６は、除去されている。従
って、基板１とトレンチ５内のポリシリコン膜８，９と
は、互いに電気的に接続されている。
チ５の底面のシリコン酸化膜６は、除去されている。従
って、基板１とトレンチ５内のポリシリコン膜８，９と
は、互いに電気的に接続されている。
【００３９】つまり、所定の電位を基板１に与えること
ができる。次に、図１及び図２の半導体装置の製造方法
について説明する。まず、図３に示すように、例えば、
面方位（１１１）、比抵抗１０ｏｈｍ・ｃｍのＰ型シリ
コン基板１に、例えば、不純物濃度２．５×１０19ａｔ
ｏｍｓ／ｃｍ3 、厚さ１．５μｍのＮ型不純物層２を形
成する。
ができる。次に、図１及び図２の半導体装置の製造方法
について説明する。まず、図３に示すように、例えば、
面方位（１１１）、比抵抗１０ｏｈｍ・ｃｍのＰ型シリ
コン基板１に、例えば、不純物濃度２．５×１０19ａｔ
ｏｍｓ／ｃｍ3 、厚さ１．５μｍのＮ型不純物層２を形
成する。
【００４０】また、エピタキシャル成長法により、Ｎ型
不純物層２上に、例えば、不純物濃度１×１０16ａｔｏ
ｍｓ／ｃｍ3 、厚さ１μｍのＮ型エピタキシャル層３を
形成する。
不純物層２上に、例えば、不純物濃度１×１０16ａｔｏ
ｍｓ／ｃｍ3 、厚さ１μｍのＮ型エピタキシャル層３を
形成する。
【００４１】Ｎ型エピタキシャル層３上に、膜厚が約３
０ｎｍのシリコン酸化膜１６を形成する。また、シリコ
ン酸化膜１６上に、シリコン窒化膜１４及びシリコン酸
化膜１５をそれぞれ形成する。また、写真蝕刻工程によ
り、シリコン窒化膜１４及びシリコン酸化膜１５，１６
をパターニングする。
０ｎｍのシリコン酸化膜１６を形成する。また、シリコ
ン酸化膜１６上に、シリコン窒化膜１４及びシリコン酸
化膜１５をそれぞれ形成する。また、写真蝕刻工程によ
り、シリコン窒化膜１４及びシリコン酸化膜１５，１６
をパターニングする。
【００４２】この後、シリコン酸化膜１５をマスクにし
て、異方性エッチング法によりＮ型エピタキシャル層３
をエッチングし、開口幅Ｗａが約１．２μｍ、深さが約
６．５μｍの素子分離用のトレンチ４、及び最小開口幅
Ｗｂが約５μｍ、深さが約６．５μｍのトレンチ５をそ
れぞれ形成する。
て、異方性エッチング法によりＮ型エピタキシャル層３
をエッチングし、開口幅Ｗａが約１．２μｍ、深さが約
６．５μｍの素子分離用のトレンチ４、及び最小開口幅
Ｗｂが約５μｍ、深さが約６．５μｍのトレンチ５をそ
れぞれ形成する。
【００４３】なお、トレンチ４，５は、共に、Ｎ型エピ
タキシャル層３の表面から基板１まで達している。ま
た、トレンチ４は、基板１の中央部において素子領域を
取り囲むように形成され、トレンチ５は、基板１の端部
において井戸状に形成される。
タキシャル層３の表面から基板１まで達している。ま
た、トレンチ４は、基板１の中央部において素子領域を
取り囲むように形成され、トレンチ５は、基板１の端部
において井戸状に形成される。
【００４４】次に、図４に示すように、ＳＨ処理などの
薬液処理や、等方性エッチング法などを用いて、トレン
チ４，５の内面の欠陥層を除去する。熱酸化法により、
トレンチ４，５の内面に露出するシリコンを酸化し、ト
レンチ４，５の内面に、膜厚が約５０ｎｍのシリコン酸
化膜６を形成する。
薬液処理や、等方性エッチング法などを用いて、トレン
チ４，５の内面の欠陥層を除去する。熱酸化法により、
トレンチ４，５の内面に露出するシリコンを酸化し、ト
レンチ４，５の内面に、膜厚が約５０ｎｍのシリコン酸
化膜６を形成する。
【００４５】シリコン窒化膜１４及びシリコン酸化膜１
５，１６をマスクにして、イオン注入法により、ボロン
などのＰ型不純物を，例えば、ドーズ量１×１０14ａｔ
ｏｍｓ／ｃｍ2 の条件で、トレンチ４，５の底部の基板
１中に注入し、トレンチ４，５の底部に高濃度のＰ型不
純物層７を形成する。
５，１６をマスクにして、イオン注入法により、ボロン
などのＰ型不純物を，例えば、ドーズ量１×１０14ａｔ
ｏｍｓ／ｃｍ2 の条件で、トレンチ４，５の底部の基板
１中に注入し、トレンチ４，５の底部に高濃度のＰ型不
純物層７を形成する。
【００４６】次に、図５に示すように、ＣＶＤ法によ
り、基板１上の全面に、膜厚ｔが約２５０ｎｍのポリシ
リコン膜８を形成する。その結果、トレンチ４の開口幅
は、ａとなり、トレンチ５の最小開口幅は、ｂとなる。
り、基板１上の全面に、膜厚ｔが約２５０ｎｍのポリシ
リコン膜８を形成する。その結果、トレンチ４の開口幅
は、ａとなり、トレンチ５の最小開口幅は、ｂとなる。
【００４７】ここで、トレンチ４の開口幅ａとトレンチ
５の最小開口幅ｂについて検討する。トレンチ４，５形
成時におけるトレンチ４，５の開口幅は、その後のトレ
ンチ４，５内面のエッチング（欠陥層の除去）や熱酸化
工程（シリコン酸化膜６の形成）などにより変化する。
５の最小開口幅ｂについて検討する。トレンチ４，５形
成時におけるトレンチ４，５の開口幅は、その後のトレ
ンチ４，５内面のエッチング（欠陥層の除去）や熱酸化
工程（シリコン酸化膜６の形成）などにより変化する。
【００４８】そこで、ポリシリコン膜８を形成する直前
のトレンチ４の開口幅をＷａ´とし、トレンチ５の最小
開口幅をＷｂ´とすると、ポリシリコン膜８を形成した
後のトレンチ４の開口幅ａは、Ｗａ´−２ｔとなり、ト
レンチ５の最小開口幅ｂは、Ｗｂ´−２ｔとなる。
のトレンチ４の開口幅をＷａ´とし、トレンチ５の最小
開口幅をＷｂ´とすると、ポリシリコン膜８を形成した
後のトレンチ４の開口幅ａは、Ｗａ´−２ｔとなり、ト
レンチ５の最小開口幅ｂは、Ｗｂ´−２ｔとなる。
【００４９】例えば、本実施例の場合、ポリシリコン膜
８を形成する直前のトレンチ４の開口幅Ｗａ´は、約
１．５μｍとなり、トレンチ５の最小開口幅Ｗｂ´は、
約５．３μｍとなるため、ポリシリコン膜８を形成した
後のトレンチ４の開口幅ａは、１μｍとなり、トレンチ
５の最小開口幅ｂは、４．８μｍとなる。
８を形成する直前のトレンチ４の開口幅Ｗａ´は、約
１．５μｍとなり、トレンチ５の最小開口幅Ｗｂ´は、
約５．３μｍとなるため、ポリシリコン膜８を形成した
後のトレンチ４の開口幅ａは、１μｍとなり、トレンチ
５の最小開口幅ｂは、４．８μｍとなる。
【００５０】なお、図６に示すように、トレンチ４の開
口幅ａとトレンチ５の最小開口幅ｂの比（ｂ／ａ）は、
トレンチ４の底部のポリシリコン膜８の単位長さ当りの
エッチング面積Ｓａとトレンチ５の底部のポリシリコン
膜８の単位長さ当りのエッチング面積Ｓｂとの比（Ｓｂ
／Ｓａ）を表している。
口幅ａとトレンチ５の最小開口幅ｂの比（ｂ／ａ）は、
トレンチ４の底部のポリシリコン膜８の単位長さ当りの
エッチング面積Ｓａとトレンチ５の底部のポリシリコン
膜８の単位長さ当りのエッチング面積Ｓｂとの比（Ｓｂ
／Ｓａ）を表している。
【００５１】次に、トレンチ４，５の開口幅と、トレン
チ４，５の底部のポリシリコン膜８のエッチングレート
比との関係について検討する。トレンチ４，５の底部の
ポリシリコン膜８のエッチングレートは、トレンチ４，
５の底部のポリシリコン膜８の単位長さ当りのエッチン
グ面積に依存する。即ち、トレンチ４，５の底部のポリ
シリコン膜８の単位長さ当りのエッチング面積を大きく
すると、トレンチ４，５の底部のポリシリコン膜８のエ
ッチングレートは、大きくなる。
チ４，５の底部のポリシリコン膜８のエッチングレート
比との関係について検討する。トレンチ４，５の底部の
ポリシリコン膜８のエッチングレートは、トレンチ４，
５の底部のポリシリコン膜８の単位長さ当りのエッチン
グ面積に依存する。即ち、トレンチ４，５の底部のポリ
シリコン膜８の単位長さ当りのエッチング面積を大きく
すると、トレンチ４，５の底部のポリシリコン膜８のエ
ッチングレートは、大きくなる。
【００５２】従って、図７に示すように、トレンチ４の
底部のポリシリコン膜８のエッチングレートをＲａ（ｍ
ｍ／ｍｉｎ）とし、トレンチ５の底部のポリシリコン膜
８のエッチングレートをＲｂ（ｍｍ／ｍｉｎ）とした場
合、エッチングレート比｛（Ｒａ／Ｒｂ）×１００｝
は、トレンチ４の開口幅ａとトレンチ５の最小開口幅ｂ
の比（ｂ／ａ）に比例する。
底部のポリシリコン膜８のエッチングレートをＲａ（ｍ
ｍ／ｍｉｎ）とし、トレンチ５の底部のポリシリコン膜
８のエッチングレートをＲｂ（ｍｍ／ｍｉｎ）とした場
合、エッチングレート比｛（Ｒａ／Ｒｂ）×１００｝
は、トレンチ４の開口幅ａとトレンチ５の最小開口幅ｂ
の比（ｂ／ａ）に比例する。
【００５３】つまり、トレンチ５の最小開口幅ｂがトレ
ンチ４の開口幅ａよりも大きい場合、トレンチ５の底部
のポリシリコン膜８のエッチングレートＲｂは、トレン
チ４の底部のポリシリコン膜８のエッチングレートＲａ
よりも大きくなる。
ンチ４の開口幅ａよりも大きい場合、トレンチ５の底部
のポリシリコン膜８のエッチングレートＲｂは、トレン
チ４の底部のポリシリコン膜８のエッチングレートＲａ
よりも大きくなる。
【００５４】例えば、本実施例の場合、ポリシリコン膜
８を形成した後のトレンチ４の開口幅ａは、１μｍであ
り、トレンチ５の最小開口幅ｂは、４．８μｍであるか
ら、図７に示すように、エッチングレート比は、約６０
％となる。
８を形成した後のトレンチ４の開口幅ａは、１μｍであ
り、トレンチ５の最小開口幅ｂは、４．８μｍであるか
ら、図７に示すように、エッチングレート比は、約６０
％となる。
【００５５】そこで、図８に示すように、異方性エッチ
ング法を用いて、ポリシリコン膜８をエッチングし、ト
レンチ５の底部のポリシリコン膜８を除去すると共に、
トレンチ４の底部にポリシリコン膜８を１５０ｎｍ程度
残存させる。
ング法を用いて、ポリシリコン膜８をエッチングし、ト
レンチ５の底部のポリシリコン膜８を除去すると共に、
トレンチ４の底部にポリシリコン膜８を１５０ｎｍ程度
残存させる。
【００５６】また、ＮＨ4 Ｆなどを用いて、トレンチ５
の底部のシリコン酸化膜６を除去し、トレンチ５の底部
にＰ型不純物層７を露出させる。次に、図９に示すよう
に、ＣＶＤ法などにより、シリコン基板１上の全面に、
トレンチ４，５を完全に満たすポリシリコン膜９を約２
μｍ形成する。また、イオン注入法により、ボロンなど
のＰ型不純物を，例えば、ドーズ量１×１０16ａｔｏｍ
ｓ／ｃｍ2 の条件で、ポリシリコン膜９に注入し、ポリ
シリコン膜９の抵抗値を下げる。
の底部のシリコン酸化膜６を除去し、トレンチ５の底部
にＰ型不純物層７を露出させる。次に、図９に示すよう
に、ＣＶＤ法などにより、シリコン基板１上の全面に、
トレンチ４，５を完全に満たすポリシリコン膜９を約２
μｍ形成する。また、イオン注入法により、ボロンなど
のＰ型不純物を，例えば、ドーズ量１×１０16ａｔｏｍ
ｓ／ｃｍ2 の条件で、ポリシリコン膜９に注入し、ポリ
シリコン膜９の抵抗値を下げる。
【００５７】また、研磨などにより、ポリシリコン膜９
をトレンチ４，５内にのみ残存させると共に、ＮＨ4 Ｆ
などを用いて、シリコン酸化膜１５（図８参照）を除去
する。
をトレンチ４，５内にのみ残存させると共に、ＮＨ4 Ｆ
などを用いて、シリコン酸化膜１５（図８参照）を除去
する。
【００５８】この後、シリコン窒化膜１４及びシリコン
酸化膜１６（図８参照）をパターニングして、これらシ
リコン窒化膜１４及びシリコン酸化膜１６を素子領域上
にのみ残存させる。
酸化膜１６（図８参照）をパターニングして、これらシ
リコン窒化膜１４及びシリコン酸化膜１６を素子領域上
にのみ残存させる。
【００５９】ＬＯＣＯＳ法により、フィールド酸化膜１
０を形成すると、素子分離工程が終了する。一方、素子
領域のシリコン窒化膜１４及びシリコン酸化膜１６を除
去し、素子領域にＭＯＳトランジスタやバイポーラトラ
ンジスタなどを形成する。この後、基板１上の全面に
は、層間絶縁膜１１が形成される。そして、トレンチ５
上のフィールド酸化膜１０及び層間絶縁膜１１にコンタ
クトホール１２が形成される。
０を形成すると、素子分離工程が終了する。一方、素子
領域のシリコン窒化膜１４及びシリコン酸化膜１６を除
去し、素子領域にＭＯＳトランジスタやバイポーラトラ
ンジスタなどを形成する。この後、基板１上の全面に
は、層間絶縁膜１１が形成される。そして、トレンチ５
上のフィールド酸化膜１０及び層間絶縁膜１１にコンタ
クトホール１２が形成される。
【００６０】コンタクトホール１２上に金属配線１３を
形成すると、基板１に電位を与えるための電極が完成す
る。上記製造方法によれば、トレンチ４，５の開口幅Ｗ
ａ´，Ｗｂ´とポリシリコン膜８の膜厚ｔを制御するこ
とにより、トレンチ４，５の底部のポリシリコン膜８の
エッチングレート比を変えている。
形成すると、基板１に電位を与えるための電極が完成す
る。上記製造方法によれば、トレンチ４，５の開口幅Ｗ
ａ´，Ｗｂ´とポリシリコン膜８の膜厚ｔを制御するこ
とにより、トレンチ４，５の底部のポリシリコン膜８の
エッチングレート比を変えている。
【００６１】従って、ポリシリコン膜８のエッチング時
間などを制御することにより、トレンチ４の底部にはポ
リシリコン膜８を残し、トレンチ５の底部のポリシリコ
ン膜８を除去することができる。
間などを制御することにより、トレンチ４の底部にはポ
リシリコン膜８を残し、トレンチ５の底部のポリシリコ
ン膜８を除去することができる。
【００６２】つまり、素子分離用のトレンチ４において
は、基板１とトレンチ４内のポリシリコン膜８，９が互
いに絶縁され、基板１に電位を与えるためのトレンチ５
においては、基板１とトレンチ４内のポリシリコン膜
８，９が互いに接続されている半導体装置を、製造工程
の増加なく形成することができる。
は、基板１とトレンチ４内のポリシリコン膜８，９が互
いに絶縁され、基板１に電位を与えるためのトレンチ５
においては、基板１とトレンチ４内のポリシリコン膜
８，９が互いに接続されている半導体装置を、製造工程
の増加なく形成することができる。
【００６３】
【発明の効果】以上、説明したように、本発明の半導体
装置及びその製造方法によれば、次のような効果を奏す
る。素子分離用のトレンチにおいては、基板とトレンチ
内のポリシリコン膜が互いに絶縁され、基板に電位を与
えるためのトレンチにおいては、基板とトレンチ内のポ
リシリコン膜が互いに接続されている。
装置及びその製造方法によれば、次のような効果を奏す
る。素子分離用のトレンチにおいては、基板とトレンチ
内のポリシリコン膜が互いに絶縁され、基板に電位を与
えるためのトレンチにおいては、基板とトレンチ内のポ
リシリコン膜が互いに接続されている。
【００６４】従って、例えば素子領域にバイポーラトラ
ンジスタが形成される場合には、トレンチ内のポリシリ
コン膜、トレンチの側面のシリコン酸化膜及びエピタキ
シャル層（コレクタ）からなるキャパシタが形成されな
い。
ンジスタが形成される場合には、トレンチ内のポリシリ
コン膜、トレンチの側面のシリコン酸化膜及びエピタキ
シャル層（コレクタ）からなるキャパシタが形成されな
い。
【００６５】つまり、トレンチに囲まれた素子領域の大
きさが１０×７μｍの場合、バイポーラトランジスタの
コレクタと基板との間の寄生容量は、従来の半導体装置
が約２２（ｆＦ）であるのに対し、本発明の半導体装置
では、約１０（ｆＦ）となる。
きさが１０×７μｍの場合、バイポーラトランジスタの
コレクタと基板との間の寄生容量は、従来の半導体装置
が約２２（ｆＦ）であるのに対し、本発明の半導体装置
では、約１０（ｆＦ）となる。
【００６６】これにより、本発明をＥＣＬのＤ型フリッ
プフロップ回路に適用した場合、動作速度が約６％向上
する。また、本発明の半導体装置は、トレンチの開口幅
とポリシリコン膜の膜厚を制御し、トレンチの底部のポ
リシリコン膜のエッチングレート比を変えることによ
り、製造工程の増加なく、容易に形成することができ
る。
プフロップ回路に適用した場合、動作速度が約６％向上
する。また、本発明の半導体装置は、トレンチの開口幅
とポリシリコン膜の膜厚を制御し、トレンチの底部のポ
リシリコン膜のエッチングレート比を変えることによ
り、製造工程の増加なく、容易に形成することができ
る。
【図１】本発明の半導体装置を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】本発明の製造方法の一工程を示す断面図。
【図４】本発明の製造方法の一工程を示す断面図。
【図５】本発明の製造方法の一工程を示す断面図。
【図６】トレンチの開口比と面積比との関係を示す平面
図。
図。
【図７】トレンチの開口比とトレンチ底部のポリシリコ
ン膜のエッチングレート比との関係を示す図。
ン膜のエッチングレート比との関係を示す図。
【図８】本発明の製造方法の一工程を示す断面図。
【図９】本発明の製造方法の一工程を示す断面図。
【図１０】従来の半導体装置を示す平面図。
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図。
【図１２】従来の製造方法の一工程を示す断面図。
【図１３】従来の製造方法の一工程を示す断面図。
【図１４】従来の製造方法の一工程を示す断面図。
【図１５】従来の製造方法の一工程を示す断面図。
【図１６】従来の製造方法の一工程を示す断面図。
１ …Ｐ型シリコン基板、 ２ …Ｎ型不純物層、 ３ …Ｎ型エピタキシャル層、 ４ …素子分離用トレンチ、 ５ …基板電位設定用トレンチ、 ６，１５，１６ …シリコン酸化膜、 ７ …Ｐ型不純物層、 ８，９ …ポリシリコン膜、 １０ …フィールド酸化膜、 １１ …層間絶縁膜、 １２ …コンタクトホール、 １３ …金属配線。 １４ …シリコン窒化膜。
Claims (5)
- 【請求項１】 半導体基板と、半導体素子を分離するた
めに前記半導体基板に形成される第１トレンチと、前記
半導体基板に電位を与えるために前記半導体基板に形成
される第２トレンチと、前記第１トレンチの内面の全体
を覆う第１絶縁膜と、前記第２トレンチの底面の一部を
除く内面を覆う第２絶縁膜と、前記第１トレンチを満た
す第１導電膜と、前記第２トレンチを満たし、前記半導
体基板に接続される第２導電膜と、前記半導体基板上に
形成される第３絶縁膜と、前記第２導電膜に接続される
電極とを具備することを特徴とする半導体装置。 - 【請求項２】 前記第１導電膜は、前記第１トレンチの
側面及び底面に形成される第１ポリシリコン膜と、前記
第１ポリシリコン膜上に形成される第２ポリシリコン膜
とから構成され、前記第２導電膜は、前記第２トレンチ
の側面に形成される第３ポリシリコン膜と、前記第３ポ
リシリコン膜上に形成される第４ポリシリコン膜とから
構成され、かつ、 前記第１トレンチの開口幅をＷａ´とし、前記第２トレ
ンチの開口幅をＷｂ´とし、前記第１及び第２トレンチ
の側壁部における第１乃至第４ポリシリコン膜の最大の
膜厚をｔとした場合に、 Ｗａ´−２ｔ ＜ Ｗｂ´−２ｔ Ｗａ´ ＞ ２ｔ を満足していることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 前記第１トレンチは、前記素子領域を取
り囲むようにリング状に形成され、前記第２トレンチ
は、井戸状に形成されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】 半導体基板に開口幅がＷａ´の第１トレ
ンチと開口幅がＷｂ´の第２トレンチを形成する工程
と、前記第１及び第２トレンチの内面の全体に第１絶縁
膜を形成する工程と、前記第１及び第２トレンチの内面
上に膜厚がｔ（但し、Ｗａ´−２ｔ＜Ｗｂ´−２ｔ、Ｗ
ａ´＞２ｔ）の第１導電膜を形成する工程と、前記第１
導電膜をエッチングし、前記第１トレンチの底面の第１
導電膜を残し、前記第２トレンチの底面の第１導電膜を
除去する工程と、前記第２トレンチの底面の第１絶縁膜
を除去する工程と、前記第１及び第２トレンチ内に第２
導電膜を満たす工程と、前記半導体基板上に第２絶縁膜
を形成する工程と、前記第２トレンチ内の第２導電膜に
接続される電極を形成する工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項５】 前記第１トレンチは、素子領域を取り囲
むようにリング状に形成され、前記第２トレンチは、井
戸状に形成されることを特徴とする請求項１に記載の半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006340A JPH08195433A (ja) | 1995-01-19 | 1995-01-19 | 半導体装置及びその製造方法 |
| US08/588,322 US5675173A (en) | 1995-01-19 | 1996-01-18 | Semiconductor device having a trench for isolating elements and a trench for applying a potential to a substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006340A JPH08195433A (ja) | 1995-01-19 | 1995-01-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195433A true JPH08195433A (ja) | 1996-07-30 |
Family
ID=11635643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7006340A Pending JPH08195433A (ja) | 1995-01-19 | 1995-01-19 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5675173A (ja) |
| JP (1) | JPH08195433A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541697B1 (ko) * | 1998-12-15 | 2006-03-09 | 주식회사 하이닉스반도체 | 디램의 셀 트랜지스터 제조방법 |
| JP2010219540A (ja) * | 2002-07-22 | 2010-09-30 | Infineon Technologies Ag | トレンチ絶縁部を有する半導体素子およびその製造方法 |
| JP2015037099A (ja) * | 2013-08-12 | 2015-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2017126793A (ja) * | 2017-04-13 | 2017-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3159237B2 (ja) * | 1996-06-03 | 2001-04-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR980006363A (ko) * | 1996-06-27 | 1998-03-30 | 김주용 | 반도체 장치 및 그 제조방법 |
| US6218720B1 (en) * | 1998-10-21 | 2001-04-17 | Advanced Micro Devices, Inc. | Semiconductor topography employing a nitrogenated shallow trench isolation structure |
| US6576516B1 (en) * | 2001-12-31 | 2003-06-10 | General Semiconductor, Inc. | High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon |
| US20040004577A1 (en) * | 2002-04-29 | 2004-01-08 | Forster Ian J. | Flexible curtain antenna for reading RFID tags |
| JP2005005580A (ja) * | 2003-06-13 | 2005-01-06 | Renesas Technology Corp | 半導体装置 |
| US9252213B2 (en) * | 2013-12-19 | 2016-02-02 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with a buried N layer and methods for producing such integrated circuits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745081A (en) * | 1985-10-31 | 1988-05-17 | International Business Machines Corporation | Method of trench filling |
| JPH0797627B2 (ja) * | 1987-12-21 | 1995-10-18 | 株式会社日立製作所 | 半導体装置 |
| JPH02148760A (ja) * | 1988-11-29 | 1990-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH02271535A (ja) * | 1988-12-28 | 1990-11-06 | Synergy Semiconductor Corp | バイポーラ構造における基板タップ及びこの製造方法 |
| JPH02210860A (ja) * | 1989-02-09 | 1990-08-22 | Fujitsu Ltd | 半導体集積回路装置 |
| JP3157357B2 (ja) * | 1993-06-14 | 2001-04-16 | 株式会社東芝 | 半導体装置 |
-
1995
- 1995-01-19 JP JP7006340A patent/JPH08195433A/ja active Pending
-
1996
- 1996-01-18 US US08/588,322 patent/US5675173A/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541697B1 (ko) * | 1998-12-15 | 2006-03-09 | 주식회사 하이닉스반도체 | 디램의 셀 트랜지스터 제조방법 |
| JP2010219540A (ja) * | 2002-07-22 | 2010-09-30 | Infineon Technologies Ag | トレンチ絶縁部を有する半導体素子およびその製造方法 |
| JP2015037099A (ja) * | 2013-08-12 | 2015-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9614076B2 (en) | 2013-08-12 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US10020305B2 (en) | 2013-08-12 | 2018-07-10 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US10304830B2 (en) | 2013-08-12 | 2019-05-28 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP2017126793A (ja) * | 2017-04-13 | 2017-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5675173A (en) | 1997-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5011788A (en) | Process of manufacturing semiconductor integrated circuit device and product formed thereby | |
| US4740480A (en) | Method for forming a semiconductor device with trench isolation structure | |
| JPH0355984B2 (ja) | ||
| EP0055521A1 (en) | Method of filling a groove in a semiconductor substrate | |
| GB2148591A (en) | Semiconductor device isolation grooves | |
| JPS59124141A (ja) | 半導体装置の製造方法 | |
| JPS6143469A (ja) | Ｃｍｏｓ集積回路および該集積回路の電気絶縁領域製造方法 | |
| KR20030043592A (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH08195433A (ja) | 半導体装置及びその製造方法 | |
| US4333774A (en) | Method for producing walled emitter type bipolar transistors | |
| JPH1145890A (ja) | 半導体装置の製造方法 | |
| JPS6240857B2 (ja) | ||
| JPS62229880A (ja) | 半導体装置及びその製造方法 | |
| JPH0536712A (ja) | 半導体集積回路装置および製造方法 | |
| JPS60250645A (ja) | 半導体装置 | |
| JPH0431193B2 (ja) | ||
| JPH11289082A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100335800B1 (ko) | 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 | |
| JPS60211958A (ja) | 半導体装置 | |
| JPH0389532A (ja) | 半導体装置の製造方法 | |
| JPH0252859B2 (ja) | ||
| JPH01144648A (ja) | 半導体装置 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6386476A (ja) | 半導体集積回路装置の製造方法 | |
| JPH02304931A (ja) | 半導体装置及びその製造方法 |