JPH08172185A - オフセットゲートｍｏｓトランジスタ - Google Patents
オフセットゲートｍｏｓトランジスタInfo
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- JPH08172185A JPH08172185A JP31282094A JP31282094A JPH08172185A JP H08172185 A JPH08172185 A JP H08172185A JP 31282094 A JP31282094 A JP 31282094A JP 31282094 A JP31282094 A JP 31282094A JP H08172185 A JPH08172185 A JP H08172185A
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Abstract
(57)【要約】 （修正有）
【目的】 高濃度チャンネルストッパー層による素子面
積の増大を防ぐ。 【構成】 Ｎ型半導体基板２１上に対向する一対のＰ型
ソース・ドレイン拡散層２６と、このソース・ドレイン
拡散層２６のＰ型のソース・ドレイン拡散層２６より低
濃度のオフセット拡散層２２と、このオフセット拡散層
２２から一定距離離間して周囲を囲うＮ型チャンネルス
トッパー拡散層２８と、オフセット拡散層２２に挟まれ
たゲート酸化膜２４とゲート電極２５からなるゲート領
域と、ソース・ドレイン拡散層２６とチャンネルストッ
パー拡散層２８及びゲート領域を除くゲート酸化膜２４
より厚い第２の酸化膜２３を有するオフセット拡散層２
２とチャンネルストッパー拡散層２８の対向部分のオフ
セット拡散層２２に接した領域にゲート酸化膜２４とゲ
ート電極２５からなるゲート領域を有し、かつ、ゲート
酸化膜２４より厚い第２の酸化膜２３をオフセット拡散
層２２に設ける。
積の増大を防ぐ。 【構成】 Ｎ型半導体基板２１上に対向する一対のＰ型
ソース・ドレイン拡散層２６と、このソース・ドレイン
拡散層２６のＰ型のソース・ドレイン拡散層２６より低
濃度のオフセット拡散層２２と、このオフセット拡散層
２２から一定距離離間して周囲を囲うＮ型チャンネルス
トッパー拡散層２８と、オフセット拡散層２２に挟まれ
たゲート酸化膜２４とゲート電極２５からなるゲート領
域と、ソース・ドレイン拡散層２６とチャンネルストッ
パー拡散層２８及びゲート領域を除くゲート酸化膜２４
より厚い第２の酸化膜２３を有するオフセット拡散層２
２とチャンネルストッパー拡散層２８の対向部分のオフ
セット拡散層２２に接した領域にゲート酸化膜２４とゲ
ート電極２５からなるゲート領域を有し、かつ、ゲート
酸化膜２４より厚い第２の酸化膜２３をオフセット拡散
層２２に設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子に係り、特
に高耐圧ＭＯＳとして用いられるオフセットゲート構造
に関するものである。
に高耐圧ＭＯＳとして用いられるオフセットゲート構造
に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、特開昭６１−１７１１６５号公報に記載される
ようなものがあった。図５はかかる従来の高耐圧オフセ
ットゲートＭＯＳトランジスタの製造工程断面図であ
る。 （１）まず、図５（ａ）に示すように、比抵抗１〜２Ω
ｃｍのＮ型半導体Ｓｉ基板１の表面に、厚さ５００Å程
度の酸化膜２を形成し、次いで、窒化膜等の耐酸化性膜
１０００Åを形成し、公知のホトリソ・エッチング技術
で耐酸化性膜パターン３を形成する。 （２）次に、図５（ｂ）に示すように、公知のホトリソ
技術で耐酸化性膜パターン３の外側に、距離４を離間さ
せてホトレジストパターン５を形成する。次いで、耐酸
化性膜パターン３及びホトレジストパターン５をマスク
として、公知のイオン打ち込み技術により、ボロンを１
Ｅ１３ｃｍ-2の条件で導入し、オフセット層（Ｐ打ち込
み層）６を形成する。 （３）次いで、図５（ｃ）に示すように、ホトレジスト
パターン５を除去した後、耐酸化性膜パターン３をマス
クとして、水蒸気雰囲気中で１０００℃、４００分程度
の酸化処理を行い、耐酸化性膜パターン３以外の領域に
厚さ１００００Å程度の熱酸化膜７を形成する。次い
で、耐酸化性膜パターン３及び酸化膜２を除去し、新た
にゲート酸化膜８を耐酸化性膜パターン３の領域に形成
する。 （４）次に、図５（ｄ）に示すように、ゲート電極とな
るポリシリコンパターン９を、公知のホトリソ・エッチ
ング技術で形成する。次いで、ホトリソ・イオン打ち込
み技術によりソース・ドレインとなるＰ+ 高濃度層１０
と、チャンネルストッパーとなるＮ+ 高濃度層１５を形
成する。 （５）次に、図５（ｅ）に示すように、リンシリカガラ
ス等の絶縁膜１１を形成し、コンタクトホール１２を開
口する。次いで、アルミ等の配線金属１３を形成し、窒
化膜等のパッシベーション膜１４を形成し、高耐圧オフ
セットゲートＭＯＳトランジスタが完成する。
例えば、特開昭６１−１７１１６５号公報に記載される
ようなものがあった。図５はかかる従来の高耐圧オフセ
ットゲートＭＯＳトランジスタの製造工程断面図であ
る。 （１）まず、図５（ａ）に示すように、比抵抗１〜２Ω
ｃｍのＮ型半導体Ｓｉ基板１の表面に、厚さ５００Å程
度の酸化膜２を形成し、次いで、窒化膜等の耐酸化性膜
１０００Åを形成し、公知のホトリソ・エッチング技術
で耐酸化性膜パターン３を形成する。 （２）次に、図５（ｂ）に示すように、公知のホトリソ
技術で耐酸化性膜パターン３の外側に、距離４を離間さ
せてホトレジストパターン５を形成する。次いで、耐酸
化性膜パターン３及びホトレジストパターン５をマスク
として、公知のイオン打ち込み技術により、ボロンを１
Ｅ１３ｃｍ-2の条件で導入し、オフセット層（Ｐ打ち込
み層）６を形成する。 （３）次いで、図５（ｃ）に示すように、ホトレジスト
パターン５を除去した後、耐酸化性膜パターン３をマス
クとして、水蒸気雰囲気中で１０００℃、４００分程度
の酸化処理を行い、耐酸化性膜パターン３以外の領域に
厚さ１００００Å程度の熱酸化膜７を形成する。次い
で、耐酸化性膜パターン３及び酸化膜２を除去し、新た
にゲート酸化膜８を耐酸化性膜パターン３の領域に形成
する。 （４）次に、図５（ｄ）に示すように、ゲート電極とな
るポリシリコンパターン９を、公知のホトリソ・エッチ
ング技術で形成する。次いで、ホトリソ・イオン打ち込
み技術によりソース・ドレインとなるＰ+ 高濃度層１０
と、チャンネルストッパーとなるＮ+ 高濃度層１５を形
成する。 （５）次に、図５（ｅ）に示すように、リンシリカガラ
ス等の絶縁膜１１を形成し、コンタクトホール１２を開
口する。次いで、アルミ等の配線金属１３を形成し、窒
化膜等のパッシベーション膜１４を形成し、高耐圧オフ
セットゲートＭＯＳトランジスタが完成する。
【０００３】
【発明が解決しようとする課題】しかしながら、前述し
た従来の高耐圧オフセットゲートＭＯＳトランジスタで
は、素子間分離として寄生ＭＯＳリークを低減するため
に、高濃度チャンネルストッパー層が不可欠である。通
常、この高耐圧オフセットゲートＭＯＳトランジスタの
チャンネルストッパー層は、高耐圧特性を劣化させず
に、また高い使用電圧で寄生ＭＯＳリークの発生を抑制
するために、図６（図７のＡ−Ａ線断面図に対応）に示
すように、低濃度オフセット層から適当な距離１６を離
間させた位置にＮ+ 高濃度拡散層１５として形成され
る。
た従来の高耐圧オフセットゲートＭＯＳトランジスタで
は、素子間分離として寄生ＭＯＳリークを低減するため
に、高濃度チャンネルストッパー層が不可欠である。通
常、この高耐圧オフセットゲートＭＯＳトランジスタの
チャンネルストッパー層は、高耐圧特性を劣化させず
に、また高い使用電圧で寄生ＭＯＳリークの発生を抑制
するために、図６（図７のＡ−Ａ線断面図に対応）に示
すように、低濃度オフセット層から適当な距離１６を離
間させた位置にＮ+ 高濃度拡散層１５として形成され
る。
【０００４】このとき、距離１６の値は高耐圧オフセッ
トゲートＭＯＳトランジスタに要求される性能によって
決定されるが、オフセット層の接合部より延在する空乏
層の広がり（Ｘｄ1 ）を妨げないよう設定されるため、
素子縮小化の妨げとなっていた。なお、図６において、
１１は絶縁膜である。また、高耐圧オフセットゲートＭ
ＯＳトランジスタにおいて、オフセット層内の空乏層の
広がり（Ｘｄ2 ）も大きく、その性能に影響を与える。
トゲートＭＯＳトランジスタに要求される性能によって
決定されるが、オフセット層の接合部より延在する空乏
層の広がり（Ｘｄ1 ）を妨げないよう設定されるため、
素子縮小化の妨げとなっていた。なお、図６において、
１１は絶縁膜である。また、高耐圧オフセットゲートＭ
ＯＳトランジスタにおいて、オフセット層内の空乏層の
広がり（Ｘｄ2 ）も大きく、その性能に影響を与える。
【０００５】したがって、Ｐ+ 高濃度層とオフセット層
間の距離４は常に一定であることが望ましいが、この距
離４は必要な値よりも大きく設定されており、これもま
た、素子縮小の妨げとなっていた。図７はかかる従来の
高耐圧オフセットゲートＭＯＳトランジスタの上面図、
図８は図７のＢ−Ｂ線断面図である。
間の距離４は常に一定であることが望ましいが、この距
離４は必要な値よりも大きく設定されており、これもま
た、素子縮小の妨げとなっていた。図７はかかる従来の
高耐圧オフセットゲートＭＯＳトランジスタの上面図、
図８は図７のＢ−Ｂ線断面図である。
【０００６】前述の高濃度チャンネルストッパー層を持
つ高耐圧オフセットゲートＭＯＳトランジスタでは、ド
レイン部の電界強度がゲートエッジ部よりも周辺部で大
きくなる。これは、図７に示すように、上面図のオフセ
ット層コーナー部６ａが、最も電界強度が高いことが知
られている。したがって、静電気等の大きなサージ電圧
が入力された場合、ブレイクダウン電流が周辺部、特に
オフセット層コーナー部６ａに集中し、素子が破壊し易
いという問題点もある。
つ高耐圧オフセットゲートＭＯＳトランジスタでは、ド
レイン部の電界強度がゲートエッジ部よりも周辺部で大
きくなる。これは、図７に示すように、上面図のオフセ
ット層コーナー部６ａが、最も電界強度が高いことが知
られている。したがって、静電気等の大きなサージ電圧
が入力された場合、ブレイクダウン電流が周辺部、特に
オフセット層コーナー部６ａに集中し、素子が破壊し易
いという問題点もある。
【０００７】本発明は、上記問題点を除去し、高耐圧オ
フセットゲートＭＯＳトランジスタの高濃度チャンネル
ストッパー層による素子面積の増大を防ぎ、また、静電
気破壊耐量の大きい優れた高耐圧オフセットゲートＭＯ
Ｓトランジスタを提供することを目的とする。
フセットゲートＭＯＳトランジスタの高濃度チャンネル
ストッパー層による素子面積の増大を防ぎ、また、静電
気破壊耐量の大きい優れた高耐圧オフセットゲートＭＯ
Ｓトランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、上記目
的を達成するために、 〔１〕第１導電型の半導体基板（２１）上に対向する一
対の第２導電型のソース・ドレイン拡散層（２６）と、
このソース・ドレイン拡散層（２６）の周囲の第２導電
型のソース・ドレイン拡散層より低濃度のオフセット拡
散層（２２）と、このオフセット拡散層（２２）から一
定距離離間してその周囲を囲う第１導電型のチャンネル
ストッパー拡散層（２８）と、対向するオフセット拡散
層（２２）に挟まれたゲート絶縁膜（２４）とゲート電
極（２５）からなるゲート領域と、ソース・ドレイン拡
散層（２６）とチャンネルストッパー拡散層（２８）及
びゲート領域を除く領域のゲート絶縁膜（２４）より厚
い第２の絶縁膜（２３）を有するオフセット拡散層（２
２）とチャンネルストッパー拡散層（２８）の対向部分
のオフセット拡散層（２２）に接した領域全てにゲート
絶縁膜（２４）とゲート電極（２５）からなるゲート領
域を有し、かつ、ゲート絶縁膜（２４）より厚い第２の
絶縁膜（２３）をオフセット拡散層（２２）部分全てに
有するようにしたものである。
的を達成するために、 〔１〕第１導電型の半導体基板（２１）上に対向する一
対の第２導電型のソース・ドレイン拡散層（２６）と、
このソース・ドレイン拡散層（２６）の周囲の第２導電
型のソース・ドレイン拡散層より低濃度のオフセット拡
散層（２２）と、このオフセット拡散層（２２）から一
定距離離間してその周囲を囲う第１導電型のチャンネル
ストッパー拡散層（２８）と、対向するオフセット拡散
層（２２）に挟まれたゲート絶縁膜（２４）とゲート電
極（２５）からなるゲート領域と、ソース・ドレイン拡
散層（２６）とチャンネルストッパー拡散層（２８）及
びゲート領域を除く領域のゲート絶縁膜（２４）より厚
い第２の絶縁膜（２３）を有するオフセット拡散層（２
２）とチャンネルストッパー拡散層（２８）の対向部分
のオフセット拡散層（２２）に接した領域全てにゲート
絶縁膜（２４）とゲート電極（２５）からなるゲート領
域を有し、かつ、ゲート絶縁膜（２４）より厚い第２の
絶縁膜（２３）をオフセット拡散層（２２）部分全てに
有するようにしたものである。
【０００９】〔２〕上記（１）記載のオフセットゲート
ＭＯＳトランジスタにおいて、対向するオフセット拡散
層（２２）に挟まれたゲート絶縁膜（２４）とゲート電
極（２５）からなるゲート領域と、オフセット拡散層
（２２）とチャンネルストッパー拡散層（２８）の対向
部分のオフセット拡散層（２８）に接したゲート絶縁膜
（２４）とゲート電極（２５）からなるゲート領域のゲ
ート電極（２５）を第１のゲート電極（２５ａ）と第２
のゲート電極（２５ｂ）とに分離し、かつ、この第２の
ゲート電極（２５ｂ）はチャンネルストッパー拡散層
（２８）と同電位となるよう配線金属で接続されるよう
にしたものである。
ＭＯＳトランジスタにおいて、対向するオフセット拡散
層（２２）に挟まれたゲート絶縁膜（２４）とゲート電
極（２５）からなるゲート領域と、オフセット拡散層
（２２）とチャンネルストッパー拡散層（２８）の対向
部分のオフセット拡散層（２８）に接したゲート絶縁膜
（２４）とゲート電極（２５）からなるゲート領域のゲ
ート電極（２５）を第１のゲート電極（２５ａ）と第２
のゲート電極（２５ｂ）とに分離し、かつ、この第２の
ゲート電極（２５ｂ）はチャンネルストッパー拡散層
（２８）と同電位となるよう配線金属で接続されるよう
にしたものである。
【００１０】〔３〕上記（１）記載のオフセットゲート
ＭＯＳトランジスタにおいて、オフセット拡散層（２
２）とチャンネルストッパー拡散層（２８）の対向部分
のオフセット拡散層（２２）に接した領域のゲート酸化
膜（２４）とゲート電極（２５）からなるゲート領域の
ゲート電極の一部を切り離し、その領域にドレイン拡散
層の配線金属（２９）を配置するようにしたものであ
る。
ＭＯＳトランジスタにおいて、オフセット拡散層（２
２）とチャンネルストッパー拡散層（２８）の対向部分
のオフセット拡散層（２２）に接した領域のゲート酸化
膜（２４）とゲート電極（２５）からなるゲート領域の
ゲート電極の一部を切り離し、その領域にドレイン拡散
層の配線金属（２９）を配置するようにしたものであ
る。
【００１１】〔４〕上記（２）記載のオフセットゲート
ＭＯＳトランジスタにおいて、分離したゲート電極（２
５ａ，２５ｂ）の各々のゲート絶縁膜（２４）の厚さ
を、対向するオフセット拡散層（２２）に挟まれたゲー
ト絶縁膜（２４）とゲート電極（２５）からなるゲート
領域よりも、オフセット拡散層（２２）とチャンネルス
トッパー拡散層（２８）の対向部分のオフセット拡散層
に接した第２のゲート酸化膜（２４ｂ）とゲート電極
（２５）からなるゲート領域を薄くするようにしたもの
である。
ＭＯＳトランジスタにおいて、分離したゲート電極（２
５ａ，２５ｂ）の各々のゲート絶縁膜（２４）の厚さ
を、対向するオフセット拡散層（２２）に挟まれたゲー
ト絶縁膜（２４）とゲート電極（２５）からなるゲート
領域よりも、オフセット拡散層（２２）とチャンネルス
トッパー拡散層（２８）の対向部分のオフセット拡散層
に接した第２のゲート酸化膜（２４ｂ）とゲート電極
（２５）からなるゲート領域を薄くするようにしたもの
である。
【００１２】
【作用】本発明によれば、上記のように構成したので、 〔１〕請求項１記載のオフセットゲートＭＯＳトランジ
スタによれば、 （１）オフセット拡散層の接合部より延在する空乏層の
広がり（図４参照）は、ゲート電極パターンの電位によ
って特に表面付近で抑えられる。例えば、従来のよう
に、ゲート電極パターンが無いときは、空乏層の広がり
（図６参照）は、約２．０μｍであるのに対し、この実
施例では、空乏層の広がりは、約１．５μｍとなる。
スタによれば、 （１）オフセット拡散層の接合部より延在する空乏層の
広がり（図４参照）は、ゲート電極パターンの電位によ
って特に表面付近で抑えられる。例えば、従来のよう
に、ゲート電極パターンが無いときは、空乏層の広がり
（図６参照）は、約２．０μｍであるのに対し、この実
施例では、空乏層の広がりは、約１．５μｍとなる。
【００１３】したがって、オフセット拡散層とＮ+ 高濃
度拡散層の距離を２５％程度小さくすることができる。 （２）また、オフセット拡散層内の空乏層の広がりは、
従来技術と変化がないが、Ｐ+ 高濃度拡散層とオフセッ
ト層の距離が耐酸化性膜パターンのみで決定されるた
め、従来必要であった合わせ余裕が不要になる。例え
ば、従来は、３．０μｍ必要であった距離４（図６参
照）が、距離４１（図４参照）に示すように、２．０μ
ｍとなり、約３０％の縮小が可能となる。
度拡散層の距離を２５％程度小さくすることができる。 （２）また、オフセット拡散層内の空乏層の広がりは、
従来技術と変化がないが、Ｐ+ 高濃度拡散層とオフセッ
ト層の距離が耐酸化性膜パターンのみで決定されるた
め、従来必要であった合わせ余裕が不要になる。例え
ば、従来は、３．０μｍ必要であった距離４（図６参
照）が、距離４１（図４参照）に示すように、２．０μ
ｍとなり、約３０％の縮小が可能となる。
【００１４】（３）ドレイン部の周囲で同じパターンに
なっているため、電界強度が均一になり、静電気等の大
きなサージ電圧が入力された場合、ブレイクダウン電流
が集中せず、素子の破壊耐量が大幅に向上する。 （４）オフセット拡散層の周辺部が厚い酸化膜が終端し
ているため、オフセット拡散層の底面コーナー部の曲率
半径Ｒ′が大きくなり、ブレイクダウン耐圧の向上も見
込まれる。
なっているため、電界強度が均一になり、静電気等の大
きなサージ電圧が入力された場合、ブレイクダウン電流
が集中せず、素子の破壊耐量が大幅に向上する。 （４）オフセット拡散層の周辺部が厚い酸化膜が終端し
ているため、オフセット拡散層の底面コーナー部の曲率
半径Ｒ′が大きくなり、ブレイクダウン耐圧の向上も見
込まれる。
【００１５】さらに、これらの効果を実現するために新
規に追加する工程が全くなく、コスト的にも増加がな
い。 〔２〕請求項２記載のオフセットゲートＭＯＳトランジ
スタによれば、ゲート電極を実効的にゲートとして動作
する部分と、チャンネルストッパーとして動作する部分
に分離しているため、上記〔１〕の効果を損ねることな
くゲート容量を小さくできる。一般的にゲート容量の充
放電時間は、トランジスタの回路速度を決定する重要な
要因であり、本実施例ではゲート容量を第１実施例に比
べ約１／３にできた。
規に追加する工程が全くなく、コスト的にも増加がな
い。 〔２〕請求項２記載のオフセットゲートＭＯＳトランジ
スタによれば、ゲート電極を実効的にゲートとして動作
する部分と、チャンネルストッパーとして動作する部分
に分離しているため、上記〔１〕の効果を損ねることな
くゲート容量を小さくできる。一般的にゲート容量の充
放電時間は、トランジスタの回路速度を決定する重要な
要因であり、本実施例ではゲート容量を第１実施例に比
べ約１／３にできた。
【００１６】〔３〕請求項３記載のオフセットゲートＭ
ＯＳトランジスタによれば、上記〔１〕の効果に加え
て、ドレイン層の配線金属とゲート電極の重なり部分を
なくしたことにより、ゲート電極の段差によって生じる
配線金属とゲート電極間の絶縁膜不良が発生しなくな
る。これは、特にトランジスタ回路最終段の静電気等の
サージ電圧耐量を上げることができる。
ＯＳトランジスタによれば、上記〔１〕の効果に加え
て、ドレイン層の配線金属とゲート電極の重なり部分を
なくしたことにより、ゲート電極の段差によって生じる
配線金属とゲート電極間の絶縁膜不良が発生しなくな
る。これは、特にトランジスタ回路最終段の静電気等の
サージ電圧耐量を上げることができる。
【００１７】〔４〕請求項４記載のオフセットゲートＭ
ＯＳトランジスタによれば、上記〔２〕と同様にゲート
電極を実効的にゲートとして動作する部分と、チャンネ
ルストッパーとして動作する部分に分離し、かつ各々の
ゲート酸化膜厚を変えているため、チャンネルストッパ
ー部の電界が実効的にゲートとして動作する部分より大
きくなる。したがって、オフセット拡散層の接合部より
延在する空乏層の広がりが、上層のゲート電極パターン
電位によって強く抑えられるため、オフセット拡散層と
Ｎ+ 高濃度層の距離をさらに小さくすることができる。
ＯＳトランジスタによれば、上記〔２〕と同様にゲート
電極を実効的にゲートとして動作する部分と、チャンネ
ルストッパーとして動作する部分に分離し、かつ各々の
ゲート酸化膜厚を変えているため、チャンネルストッパ
ー部の電界が実効的にゲートとして動作する部分より大
きくなる。したがって、オフセット拡散層の接合部より
延在する空乏層の広がりが、上層のゲート電極パターン
電位によって強く抑えられるため、オフセット拡散層と
Ｎ+ 高濃度層の距離をさらに小さくすることができる。
【００１８】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。図１は本発明の第１実施例を示すオフ
セットゲートＭＯＳトランジスタの上面図、図２はその
オフセットゲートＭＯＳトランジスタのＣ−Ｃ線断面
図、図３はそのオフセットゲートＭＯＳトランジスタの
Ｄ−Ｄ線断面図である。
詳細に説明する。図１は本発明の第１実施例を示すオフ
セットゲートＭＯＳトランジスタの上面図、図２はその
オフセットゲートＭＯＳトランジスタのＣ−Ｃ線断面
図、図３はそのオフセットゲートＭＯＳトランジスタの
Ｄ−Ｄ線断面図である。
【００１９】これらの図に示すように、ソース・ドレイ
ン拡散層２６の周囲にオフセット拡散層２２を配置し、
オフセット拡散層２２上部には酸化膜２３を形成する。
ソース・ドレイン拡散層２６の対向部、及びソース・ド
レイン拡散層２６とチャンネルストッパー拡散層（Ｎ+
高濃度拡散層）２８の対向部には、ゲート酸化膜２４と
ポリシリコンパターンからなるゲート電極２５を形成し
た。
ン拡散層２６の周囲にオフセット拡散層２２を配置し、
オフセット拡散層２２上部には酸化膜２３を形成する。
ソース・ドレイン拡散層２６の対向部、及びソース・ド
レイン拡散層２６とチャンネルストッパー拡散層（Ｎ+
高濃度拡散層）２８の対向部には、ゲート酸化膜２４と
ポリシリコンパターンからなるゲート電極２５を形成し
た。
【００２０】したがって、ゲート酸化膜２４とゲート電
極２５はソース・ドレイン拡散層２６からオフセット拡
散層２２で離間された周囲全てに形成されている。な
お、図２及び図３において、２１はＮ型半導体Ｓｉ基板
である。このように構成したので、図４に示すように、
本発明のオフセットゲートＭＯＳトランジスタでは、 （１）第１に、オフセット拡散層２２の接合部より延在
する空乏層の広がり（Ｘｄ1 ′）は、上層のゲート電極
２５の電位によって特に表面付近で抑えられる。
極２５はソース・ドレイン拡散層２６からオフセット拡
散層２２で離間された周囲全てに形成されている。な
お、図２及び図３において、２１はＮ型半導体Ｓｉ基板
である。このように構成したので、図４に示すように、
本発明のオフセットゲートＭＯＳトランジスタでは、 （１）第１に、オフセット拡散層２２の接合部より延在
する空乏層の広がり（Ｘｄ1 ′）は、上層のゲート電極
２５の電位によって特に表面付近で抑えられる。
【００２１】この実施例では、ゲート電極２５が無いと
き、すなわち、従来（図５）のように、Ｘｄ1 の値は約
２．０μｍであるのに対し、ゲート電極２５を形成した
図４におけるＸｄ1 ′の値は約１．５μｍとなる。した
がって、オフセット拡散層２２とＮ+ 高濃度拡散層２８
の距離４２を２５％程度小さくすることができる。
き、すなわち、従来（図５）のように、Ｘｄ1 の値は約
２．０μｍであるのに対し、ゲート電極２５を形成した
図４におけるＸｄ1 ′の値は約１．５μｍとなる。した
がって、オフセット拡散層２２とＮ+ 高濃度拡散層２８
の距離４２を２５％程度小さくすることができる。
【００２２】（２）第２に、オフセット拡散層２２内の
空乏層の広がり（Ｘｄ2 ′）は、従来技術と変化がない
が、Ｎ+ 高濃度拡散層２８とオフセット拡散層２２の距
離４２が、耐酸化性膜パターンのみで決定されるため、
従来必要であった合わせ余裕が不要になる。この実施例
では、従来３．０μｍ必要であった距離３２が２．０μ
ｍとなり、約３０％の縮小が可能となる。
空乏層の広がり（Ｘｄ2 ′）は、従来技術と変化がない
が、Ｎ+ 高濃度拡散層２８とオフセット拡散層２２の距
離４２が、耐酸化性膜パターンのみで決定されるため、
従来必要であった合わせ余裕が不要になる。この実施例
では、従来３．０μｍ必要であった距離３２が２．０μ
ｍとなり、約３０％の縮小が可能となる。
【００２３】（３）第３に、ドレイン部の周囲で同じパ
ターンになっているため電界強度が均一になり、静電気
等の大きなサージ電圧が入力された場合ブレイクダウン
電流が集中せず、素子の破壊耐量が大幅に向上する。 （４）第４に、オフセット拡散層２２の周辺部が厚い酸
化膜が終端しているため、オフセット拡散層２２の底面
コーナー部の曲率半径Ｒ′が大きくなり、ブレイクダウ
ン耐圧の向上も見込まれる。
ターンになっているため電界強度が均一になり、静電気
等の大きなサージ電圧が入力された場合ブレイクダウン
電流が集中せず、素子の破壊耐量が大幅に向上する。 （４）第４に、オフセット拡散層２２の周辺部が厚い酸
化膜が終端しているため、オフセット拡散層２２の底面
コーナー部の曲率半径Ｒ′が大きくなり、ブレイクダウ
ン耐圧の向上も見込まれる。
【００２４】さらに、これらの効果を実現するために、
新規に追加する工程が全くなく、コスト的にも増加がな
い。なお、図４において、４０は絶縁膜、４１は距離で
ある。次に、本発明の第２実施例について図９、図１０
及び図１１を用いて説明する。
新規に追加する工程が全くなく、コスト的にも増加がな
い。なお、図４において、４０は絶縁膜、４１は距離で
ある。次に、本発明の第２実施例について図９、図１０
及び図１１を用いて説明する。
【００２５】図９は本発明の第２実施例を示すオフセッ
トゲートＭＯＳトランジスタの上面図、図１０はそのオ
フセットゲートＭＯＳトランジスタのＥ−Ｅ線断面図、
図１１はそのオフセットゲートＭＯＳトランジスタのＦ
−Ｆ線断面図である。上記した第１実施例のゲート電極
２５をソース・ドレイン拡散層２６の対向部分と、ソー
ス・ドレイン拡散層２６とチャンネルストッパー拡散層
２８の対向部分を分離して第１のゲート電極２５ａ及び
第２のゲート電極２５ｂを形成した。さらに、ソース・
ドレイン拡散層２６とチャンネルストッパー拡散層２８
の対向部分のゲート電極２５ｂは、チャンネルストッパ
ー拡散層２８と同電位となるよう配線金属２９によって
接続されている。３０はコンタクトである。
トゲートＭＯＳトランジスタの上面図、図１０はそのオ
フセットゲートＭＯＳトランジスタのＥ−Ｅ線断面図、
図１１はそのオフセットゲートＭＯＳトランジスタのＦ
−Ｆ線断面図である。上記した第１実施例のゲート電極
２５をソース・ドレイン拡散層２６の対向部分と、ソー
ス・ドレイン拡散層２６とチャンネルストッパー拡散層
２８の対向部分を分離して第１のゲート電極２５ａ及び
第２のゲート電極２５ｂを形成した。さらに、ソース・
ドレイン拡散層２６とチャンネルストッパー拡散層２８
の対向部分のゲート電極２５ｂは、チャンネルストッパ
ー拡散層２８と同電位となるよう配線金属２９によって
接続されている。３０はコンタクトである。
【００２６】この実施例によれば、ゲート電極を実効的
にゲートとして動作する部分、つまり、第１のゲート電
極２５ａと、チャンネルストッパーとして動作する部
分、つまり、第２のゲート電極２５ｂに分離するように
しているため、上記第１実施例の効果を損ねることな
く、ゲート容量を小さくできる。一般的にゲート容量の
充放電時間は、トランジスタの回路速度を決定する重要
な要因であり、本実施例ではゲート容量を第１実施例に
比べて約１／３にできた。
にゲートとして動作する部分、つまり、第１のゲート電
極２５ａと、チャンネルストッパーとして動作する部
分、つまり、第２のゲート電極２５ｂに分離するように
しているため、上記第１実施例の効果を損ねることな
く、ゲート容量を小さくできる。一般的にゲート容量の
充放電時間は、トランジスタの回路速度を決定する重要
な要因であり、本実施例ではゲート容量を第１実施例に
比べて約１／３にできた。
【００２７】次に、本発明の第３実施例について図１２
及び図１３を用いて説明する。図１２は本発明の第３実
施例を示すオフセットゲートＭＯＳトランジスタの上面
図、図１３はこのオフセットゲートＭＯＳトランジスタ
のＨ−Ｈ線断面図である。なお、このオフセットゲート
ＭＯＳトランジスタのＧ−Ｇ線断面図は、図２と同様な
のでここでは省略する。
及び図１３を用いて説明する。図１２は本発明の第３実
施例を示すオフセットゲートＭＯＳトランジスタの上面
図、図１３はこのオフセットゲートＭＯＳトランジスタ
のＨ−Ｈ線断面図である。なお、このオフセットゲート
ＭＯＳトランジスタのＧ−Ｇ線断面図は、図２と同様な
のでここでは省略する。
【００２８】この実施例では、上記した第１実施例（図
１参照）のゲート電極２５の一部を切断し、ソース・ド
レイン拡散層２６の引き出し電極３１とゲート電極２５
の重なり部分を無くした構造とした。この実施例によれ
ば、ソース・ドレイン拡散層２６の配線金属３１とゲー
ト電極２５の重なり部分をなくしたことにより、ゲート
電極２５の段差によって生じる配線金属３１とゲート電
極２５間の絶縁膜不良が発生しなくなる。
１参照）のゲート電極２５の一部を切断し、ソース・ド
レイン拡散層２６の引き出し電極３１とゲート電極２５
の重なり部分を無くした構造とした。この実施例によれ
ば、ソース・ドレイン拡散層２６の配線金属３１とゲー
ト電極２５の重なり部分をなくしたことにより、ゲート
電極２５の段差によって生じる配線金属３１とゲート電
極２５間の絶縁膜不良が発生しなくなる。
【００２９】これによって、特にトランジスタ回路最終
段の静電気等のサージ電圧耐量を上げることができる。
次に、本発明の第４実施例について図１４を用いて説明
する。図１４は本発明の第４実施例を示すオフセットゲ
ートＭＯＳトランジスタの上面図、図１５はこのオフセ
ットゲートＭＯＳトランジスタのＩ−Ｉ線断面図であ
る。なお、このオフセットゲートＭＯＳトランジスタの
Ｊ−Ｊ線断面図は、図９と同様であるので、ここでは省
略する。
段の静電気等のサージ電圧耐量を上げることができる。
次に、本発明の第４実施例について図１４を用いて説明
する。図１４は本発明の第４実施例を示すオフセットゲ
ートＭＯＳトランジスタの上面図、図１５はこのオフセ
ットゲートＭＯＳトランジスタのＩ−Ｉ線断面図であ
る。なお、このオフセットゲートＭＯＳトランジスタの
Ｊ−Ｊ線断面図は、図９と同様であるので、ここでは省
略する。
【００３０】上記した第２実施例と同様に、ソース拡散
層とドレイン拡散層の対向部分と、ソース・ドレイン拡
散層２６とチャンネルストッパー拡散層２８の対向部分
を分離して、第１のゲート電極２５ａ及び第２のゲート
電極２５ｂを形成し、その下層の第１のゲート酸化膜２
４ａと第２のゲート酸化膜２４ｂの膜厚を変える。この
実施例では、第１のゲート酸化膜２４ａの膜厚を１００
０Åとし、第２のゲート酸化膜２４ｂの膜厚を２００Å
とした。この２００Åの第２のゲート酸化膜２４ｂは、
同じチップ内に形成される高耐圧オフセットゲートＭＯ
Ｓトランジスタを駆動する制御用低耐圧トランジスタの
ゲート酸化膜であり、このような制御用低耐圧トランジ
スタを搭載する半導体素子の場合、新たな工程を付加す
ることなく形成が可能である。
層とドレイン拡散層の対向部分と、ソース・ドレイン拡
散層２６とチャンネルストッパー拡散層２８の対向部分
を分離して、第１のゲート電極２５ａ及び第２のゲート
電極２５ｂを形成し、その下層の第１のゲート酸化膜２
４ａと第２のゲート酸化膜２４ｂの膜厚を変える。この
実施例では、第１のゲート酸化膜２４ａの膜厚を１００
０Åとし、第２のゲート酸化膜２４ｂの膜厚を２００Å
とした。この２００Åの第２のゲート酸化膜２４ｂは、
同じチップ内に形成される高耐圧オフセットゲートＭＯ
Ｓトランジスタを駆動する制御用低耐圧トランジスタの
ゲート酸化膜であり、このような制御用低耐圧トランジ
スタを搭載する半導体素子の場合、新たな工程を付加す
ることなく形成が可能である。
【００３１】このように、第２実施例と同様にゲート電
極を実効的にゲートとして動作する部分、つまり、第１
のゲート電極２５ａと、チャンネルストッパーとして動
作する部分、つまり、第２のゲート電極２５ｂに分離
し、かつ各々のゲート酸化膜厚を変えているため、チャ
ンネルストッパー部の電界が実効的にゲートとして動作
する部分より大きくなる。
極を実効的にゲートとして動作する部分、つまり、第１
のゲート電極２５ａと、チャンネルストッパーとして動
作する部分、つまり、第２のゲート電極２５ｂに分離
し、かつ各々のゲート酸化膜厚を変えているため、チャ
ンネルストッパー部の電界が実効的にゲートとして動作
する部分より大きくなる。
【００３２】したがって、オフセット拡散層の接合部よ
り延在する空乏層の広がりが、上層のゲート電極パター
ン電位によって強く抑えられるため、オフセット拡散層
とチャンネルストッパーとしてのＮ+ 高濃度拡散層の距
離をさらに小さくすることができる。なお、本発明は上
記実施例に限定されるものではなく、本発明の趣旨に基
づいて種々の変形が可能であり、これらを本発明の範囲
から排除するものではない。
り延在する空乏層の広がりが、上層のゲート電極パター
ン電位によって強く抑えられるため、オフセット拡散層
とチャンネルストッパーとしてのＮ+ 高濃度拡散層の距
離をさらに小さくすることができる。なお、本発明は上
記実施例に限定されるものではなく、本発明の趣旨に基
づいて種々の変形が可能であり、これらを本発明の範囲
から排除するものではない。
【００３３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 〔１〕請求項１記載の発明によれば、 （１）オフセット拡散層の接合部より延在する空乏層の
広がり（図４参照）は、ゲート電極パターンの電位によ
って特に表面付近で抑えられる。例えば、従来のよう
に、ゲート電極パターンが無いときは、空乏層の広がり
（図６参照）は、約２．０μｍであるのに対し、この実
施例では、空乏層の広がりは、約１．５μｍとなる。
よれば、次のような効果を奏することができる。 〔１〕請求項１記載の発明によれば、 （１）オフセット拡散層の接合部より延在する空乏層の
広がり（図４参照）は、ゲート電極パターンの電位によ
って特に表面付近で抑えられる。例えば、従来のよう
に、ゲート電極パターンが無いときは、空乏層の広がり
（図６参照）は、約２．０μｍであるのに対し、この実
施例では、空乏層の広がりは、約１．５μｍとなる。
【００３４】したがって、オフセット拡散層とＮ+ 高濃
度拡散層の距離を２５％程度小さくすることができる。 （２）また、オフセット拡散層内の空乏層の広がりは、
従来技術と変化がないが、Ｐ+ 高濃度拡散層とオフセッ
ト層の距離が、耐酸化性膜パターンのみで決定されるた
め、従来必要であった合わせ余裕が不要になる。例え
ば、従来３．０μｍ必要であった距離４（図５参照）が
２．０μｍとなり、約３０％の縮小が可能となる。
度拡散層の距離を２５％程度小さくすることができる。 （２）また、オフセット拡散層内の空乏層の広がりは、
従来技術と変化がないが、Ｐ+ 高濃度拡散層とオフセッ
ト層の距離が、耐酸化性膜パターンのみで決定されるた
め、従来必要であった合わせ余裕が不要になる。例え
ば、従来３．０μｍ必要であった距離４（図５参照）が
２．０μｍとなり、約３０％の縮小が可能となる。
【００３５】（３）ドレイン部の周囲で同じパターンに
なっているため、電界強度が均一になり、静電気等の大
きなサージ電圧が入力された場合、ブレイクダウン電流
が集中せず、素子の破壊耐量が大幅に向上する。 （４）オフセット拡散層の周辺部が厚い酸化膜が終端し
ているため、オフセット拡散層の底面コーナー部の曲率
半径Ｒ′が大きくなり、ブレイクダウン耐圧の向上も見
込まれる。
なっているため、電界強度が均一になり、静電気等の大
きなサージ電圧が入力された場合、ブレイクダウン電流
が集中せず、素子の破壊耐量が大幅に向上する。 （４）オフセット拡散層の周辺部が厚い酸化膜が終端し
ているため、オフセット拡散層の底面コーナー部の曲率
半径Ｒ′が大きくなり、ブレイクダウン耐圧の向上も見
込まれる。
【００３６】さらに、これらの効果を実現するために新
規に追加する工程が全くなく、コスト的にも増加がな
い。 〔２〕請求項２記載の発明によれば、ゲート電極を実効
的にゲートとして動作する部分と、チャンネルストッパ
ーとして動作する部分に分離しているため、上記〔１〕
の効果を損ねることなくゲート容量を小さくできる。一
般的にゲート容量の充放電時間は、トランジスタの回路
速度を決定する重要な要因であり、本実施例ではゲート
容量を第１実施例に比べ約１／３にできた。
規に追加する工程が全くなく、コスト的にも増加がな
い。 〔２〕請求項２記載の発明によれば、ゲート電極を実効
的にゲートとして動作する部分と、チャンネルストッパ
ーとして動作する部分に分離しているため、上記〔１〕
の効果を損ねることなくゲート容量を小さくできる。一
般的にゲート容量の充放電時間は、トランジスタの回路
速度を決定する重要な要因であり、本実施例ではゲート
容量を第１実施例に比べ約１／３にできた。
【００３７】〔３〕請求項３記載の発明によれば、上記
〔１〕の効果に加えて、ドレイン層の配線金属とゲート
電極の重なり部分をなくしたことにより、ゲート電極の
段差によって生じる配線金属とゲート電極間の絶縁膜不
良が発生しなくなる。これは、特にトランジスタ回路最
終段の静電気等のサージ電圧耐量を上げることができ
る。
〔１〕の効果に加えて、ドレイン層の配線金属とゲート
電極の重なり部分をなくしたことにより、ゲート電極の
段差によって生じる配線金属とゲート電極間の絶縁膜不
良が発生しなくなる。これは、特にトランジスタ回路最
終段の静電気等のサージ電圧耐量を上げることができ
る。
【００３８】〔４〕請求項４記載の発明によれば、上記
〔２〕と同様にゲート電極を実効的にゲートとして動作
する部分とチャンネルストッパーとして動作する部分に
分離し、かつ各々のゲート酸化膜厚を変えているため、
チャンネルストッパー部の電界が、実効的にゲートとし
て動作する部分より大きくなる。したがって、オフセッ
ト拡散層の接合部より延在する空乏層の広がりが、上層
のポリシリコンパターン電位によって強く抑えられるた
め、オフセット拡散層とＮ+ 高濃度層の距離をさらに小
さくすることができる。
〔２〕と同様にゲート電極を実効的にゲートとして動作
する部分とチャンネルストッパーとして動作する部分に
分離し、かつ各々のゲート酸化膜厚を変えているため、
チャンネルストッパー部の電界が、実効的にゲートとし
て動作する部分より大きくなる。したがって、オフセッ
ト拡散層の接合部より延在する空乏層の広がりが、上層
のポリシリコンパターン電位によって強く抑えられるた
め、オフセット拡散層とＮ+ 高濃度層の距離をさらに小
さくすることができる。
【図１】本発明の第１実施例を示すオフセットゲートＭ
ＯＳトランジスタの上面図である。
ＯＳトランジスタの上面図である。
【図２】本発明の第１実施例を示すオフセットゲートＭ
ＯＳトランジスタのＣ−Ｃ線断面図である。
ＯＳトランジスタのＣ−Ｃ線断面図である。
【図３】本発明の第１実施例を示すオフセットゲートＭ
ＯＳトランジスタのＤ−Ｄ線断面図である。
ＯＳトランジスタのＤ−Ｄ線断面図である。
【図４】本発明の効果を説明するオフセットゲートＭＯ
Ｓトランジスタのドレイン部拡大断面図である。
Ｓトランジスタのドレイン部拡大断面図である。
【図５】従来の高耐圧オフセットゲートＭＯＳトランジ
スタの製造工程断面図である。
スタの製造工程断面図である。
【図６】従来のオフセットゲートＭＯＳトランジスタの
ドレイン部拡大断面図である。
ドレイン部拡大断面図である。
【図７】従来のオフセットゲートＭＯＳトランジスタの
上面図である。
上面図である。
【図８】図７のＢ−Ｂ線断面図である。
【図９】本発明の第２実施例を示すオフセットゲートＭ
ＯＳトランジスタの上面図である。
ＯＳトランジスタの上面図である。
【図１０】本発明の第２実施例を示すオフセットゲート
ＭＯＳトランジスタのＥ−Ｅ線断面図である。
ＭＯＳトランジスタのＥ−Ｅ線断面図である。
【図１１】本発明の第２実施例を示すオフセットゲート
ＭＯＳトランジスタのＦ−Ｆ線断面図である。
ＭＯＳトランジスタのＦ−Ｆ線断面図である。
【図１２】本発明の第３実施例を示すオフセットゲート
ＭＯＳトランジスタの上面図である。
ＭＯＳトランジスタの上面図である。
【図１３】本発明の第３実施例を示すオフセットゲート
ＭＯＳトランジスタのＨ−Ｈ線断面図である。
ＭＯＳトランジスタのＨ−Ｈ線断面図である。
【図１４】本発明の第４実施例を示すオフセットゲート
ＭＯＳトランジスタの上面図である。
ＭＯＳトランジスタの上面図である。
【図１５】本発明の第４実施例を示すオフセットゲート
ＭＯＳトランジスタのＩ−Ｉ線断面図である。
ＭＯＳトランジスタのＩ−Ｉ線断面図である。
２１ Ｎ型半導体Ｓｉ基板 ２２ オフセット拡散層 ２３ 酸化膜 ２４ ゲート酸化膜 ２４ａ 第１のゲート酸化膜 ２４ｂ 第２のゲート酸化膜 ２５ ゲート電極 ２５ａ 第１のゲート電極 ２５ｂ 第２のゲート電極 ２６ ソース・ドレイン拡散層 ２８ チャンネルストッパー拡散層（Ｎ+ 高濃度拡散
層） ２９，３１ 配線金属 ３０ コンタクト
層） ２９，３１ 配線金属 ３０ コンタクト
Claims (4)
- 【請求項１】（ａ）第１導電型の半導体基板上に対向す
る一対の第２導電型のソース・ドレイン拡散層と、
（ｂ）該ソース・ドレイン拡散層の周囲の第２導電型の
ソース・ドレイン拡散層より低濃度のオフセット拡散層
と、（ｃ）該オフセット拡散層から一定距離離間してそ
の周囲を囲う第１導電型のチャンネルストッパー拡散層
と、（ｄ）対向するオフセット拡散層に挟まれたゲート
絶縁膜とゲート電極からなるゲート領域と、（ｅ）前記
ソース・ドレイン拡散層と前記チャンネルストッパー拡
散層及び前記ゲート領域を除く領域のゲート絶縁膜より
厚い第２の絶縁膜を有するオフセット拡散層と前記チャ
ンネルストッパー拡散層の対向部分のオフセット拡散層
に接した領域全てにゲート酸化膜とゲート電極からなる
ゲート領域を有し、かつ、前記ゲート絶縁膜より厚い第
２の絶縁膜を前記オフセット拡散層部分全てに有するこ
とを特徴とするオフセットゲートＭＯＳトランジスタ。 - 【請求項２】 請求項１記載のオフセットゲートＭＯＳ
トランジスタにおいて、対向するオフセット層に挟まれ
た前記ゲート絶縁膜とゲート電極からなるゲート領域
と、前記オフセット拡散層と前記チャンネルストッパー
拡散層の対向部分のオフセット拡散層に接したゲート絶
縁膜とゲート電極からなるゲート領域のゲート電極を分
離し、かつ、後者のゲート電極は前記チャンネルストッ
パー拡散層と同電位となるよう配線金属で接続されてい
るオフセットゲートＭＯＳトランジスタ。 - 【請求項３】 請求項１記載のオフセットゲートＭＯＳ
トランジスタにおいて、前記オフセット拡散層と前記チ
ャンネルストッパー拡散層の対向部分のオフセット拡散
層に接した領域のゲート酸化膜とゲート電極からなるゲ
ート領域のゲート電極の一部を切り離し、その領域に前
記ドレイン拡散層の配線金属を配置したオフセットゲー
トＭＯＳトランジスタ。 - 【請求項４】 請求項２記載のオフセットゲートＭＯＳ
トランジスタにおいて、分離したゲート電極の各々のゲ
ート絶縁膜の厚さを、対向する前記オフセット拡散層に
挟まれた前記ゲート絶縁膜とゲート電極からなるゲート
領域よりも、前記オフセット拡散層とチャンネルストッ
パー拡散層の対向部分のオフセット拡散層に接したゲー
ト酸化膜とゲート電極からなるゲート領域を薄くしたオ
フセットゲートＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31282094A JP3330762B2 (ja) | 1994-12-16 | 1994-12-16 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31282094A JP3330762B2 (ja) | 1994-12-16 | 1994-12-16 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172185A true JPH08172185A (ja) | 1996-07-02 |
| JP3330762B2 JP3330762B2 (ja) | 2002-09-30 |
Family
ID=18033817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31282094A Expired - Lifetime JP3330762B2 (ja) | 1994-12-16 | 1994-12-16 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3330762B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320882B1 (ko) * | 1998-04-10 | 2002-02-04 | 가네꼬 히사시 | 비트선의 폭이 감소하고 미세화한 경우에도 저항의 증가없이 충분한 ｏｎ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법 |
| JP2007080956A (ja) * | 2005-09-12 | 2007-03-29 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| CN106328704A (zh) * | 2015-06-26 | 2017-01-11 | 北大方正集团有限公司 | 一种功率器件及其制造方法 |
-
1994
- 1994-12-16 JP JP31282094A patent/JP3330762B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320882B1 (ko) * | 1998-04-10 | 2002-02-04 | 가네꼬 히사시 | 비트선의 폭이 감소하고 미세화한 경우에도 저항의 증가없이 충분한 ｏｎ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법 |
| JP2007080956A (ja) * | 2005-09-12 | 2007-03-29 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP4623294B2 (ja) * | 2005-09-12 | 2011-02-02 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| CN106328704A (zh) * | 2015-06-26 | 2017-01-11 | 北大方正集团有限公司 | 一种功率器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3330762B2 (ja) | 2002-09-30 |
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Legal Events
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