JP3132657B2 - クロック切替回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】この発明は、入力基準クロックに同期した
デジタル信号を伝送するデジタル通信システムにおい
て、切り替えようとする入力基準分周クロックと装置内
基準分周クロックの位相がずれている場合でも、入力基
準クロック切替による装置内基準クロックの位相ずれを
抑圧し、良好な装置内基準クロックを生成するようにし
たクロック切替回路に関する。

【０００２】

【従来の技術】基準クロックに同期したデジタル信号を
伝送するデジタル通信システムにおけるクロック切替回
路に関して、基準クロックに同期したデジタル信号を伝
送する上で、装置内基準クロックの安定性は一番の課題
となる。このようなクロック切換回路に関して、たとえ
ば、特開平０９−３２６７８７号公報には、一定周期に
クロック信号と装置内クロック信号のクロック数がカウ
ント部で計数し、判定部で装置内クロック信号のクロッ
ク数と一定周期のクロック信号のクロック数とを比較
し、その比較結果が一致するクロック信号が選択部で選
択された位相比較部へ出力することが開示されている。

【０００３】また、特開平０８−８５８０３号公報に
は、Ｎ個の位相検出器と位相補償回路とを備え、Ｎ個の
入力基準クロックの位相を一つの基準入力クロックを基
にして位相合わせした後に、クロック切替回路でクロッ
ク選択のための切替えを行うことが開示されている。さ
らに、同一周波数の複数のクロックの位相差に基づい
て、クロックのいずれかを遅延回路で遅延させ、遅延し
たクロックまたは遅延しないクロックをクロック切替回
路で選択し、分周器によりクロック切替選択回路で選択
したクロックを１／Ｎ分周することが開示されている。
特開平０７−１７０５８４号公報には、装置内基準クロ
ックの位相ずれを抑圧するクロック切替回路について、
複数の入力基準分周クロックと装置内基準分周クロック
の位相を合わせるために、リセットパルス発生器からの
リセットパルスに分周回路をリセットすることが開示さ
れている。

【０００４】ところで、上記のような基準クロックに同
期したデジタル信号を伝送するデジタル通信システムに
適用するようなクロック切替回路では、通常装置内基準
クロックは複数の入力基準クロックの中で選択された基
準クロックに電圧制御発振器のクロックを同期させて使
用するようにしている。この入力基準クロックを切り替
える際に、切り替えられる入力基準クロックと装置内基
準クロックとの間に位相差があり、クロック切替時に装
置内基準クロックの位相変動がある。したがって、入力
基準クロックの切替を行った場合でも位相変動を抑えた
安定した装置内基準クロックを出力する必要がある。

【０００５】図５は従来のクロック切替回路の一例の構
成を示すブロック図である。この図５において、第１入
力基準クロックは第１分周回路２において周波数をｆ１
からｆ０に分周し、第２入力基準クロックは第２分周回
路３において周波数をｆ２からｆ０に分周する。第１分
周回路２と第２分周回路３で分周されたクロックはそれ
ぞれ切替回路４に入力され、切替回路４ではクロック切
替信号により第１入力基準クロックの分周クロックか、
第２入力基準クロックの分周クロックが選択されて出力
される。

【０００６】切替回路４で選択された分周クロックは位
相比較器５に入力され、装置内基準クロックをｆ３から
ｆ０に分周する第３周回路７からは装置内基準クロック
の分周クロックが位相比較器５に入力され、位相比較器
５では入力基準分周クロックと装置内基準分周クロック
の位相差に応じて位相差信号を出力する。電圧制御発振
器６では、位相比較器５からの位相差信号に応じた周波
数のクロックを出力することにより、入力基準クロック
の周波数に同期したクロックが出力され、これを装置内
基準クロックとして装置に供給する。

【０００７】

【発明が解決しようとする課題】ここで、入力基準クロ
ックを切り替える際に、切り替えようとする入力基準分
周クロックと装置内基準分周クロックの間に位相の不確
定性があるために、入力基準分周クロックの切替時に電
圧制御発振器６の出力の装置内基準クロックの位相ずれ
が発生するという課題がある。以上の課題のため、位相
不確定性のあるクロックを切り替える場合は、従来のク
ロック切替回路では、装置内基準クロックの安定性が損
なわれる。

【０００８】この発明は、上記従来の課題を解決するた
めになされたもので、入力基準クロックを切り替えると
きに、切り替えようとする入力基準分周クロックの位相
を装置内基準分周クロックの位相に合わせてから、切り
替えることにより、入力基準クロック切替による装置内
基準クロックの位相ずれを抑圧でき、良好な装置内基準
クロックを生成することができるクロック切替回路を提
供することを目的とする。

【０００９】

【課題を解決するための手段】前述した課題を解決する
ために、この発明は、複数の入力基準クロックのうちの
所定の第１入力基準クロックを第１分周回路に出力し続
けるとともに、他の少なくとも一つ以上の第２入力基準
クロックはそれぞれ該当する第２分周回路に入力させ、
前記第２分周回路のそれぞれのカウント値が「０」にな
ると第２分周回路への第２入力基準クロックの出力を停
止させるクロック制御回路と、前記第１分周回路で分周
して出力される前記第１入力基準クロックと前記第２分
周回路で分周して出力される前記第２入力基準クロック
とのいずれかを選択する切替回路と、装置内基準クロッ
クを分周したクロックの位相と前記第１入力基準クロッ
クの分周したクロックの位相あるいは前記第２入力基準
クロックの分周したクロックの位相と一致してから前記
切替回路に対して前記第１入力基準クロックの分周した
クロックあるいは前記第２入力基準クロックの分周した
クロックのいずれかに切替えさせる切替信号制御回路
と、前記切替回路により選択された前記第１入力基準ク
ロックあるいは前記第２入力基準クロックの位相と第３
分周回路で分周された装置内基準クロックの位相とを比
較して位相差に応じて位相差信号を出力する位相比較器
と、前記位相比較器から出力される前記位相差信号によ
り前記選択された前記第１入力基準クロックあるいは前
記第２入力基準クロックの位相に同期した前記装置内基
準クロックを出力する電圧制御発振器とを備えることを
特徴とする。

【００１０】この発明によれば、クロック制御回路は第
１入力基準クロックを選択いているときは第１入力基準
クロックを第１分周回路にそのまま出力し、第２入力基
準クロックは第２分周回路に出力し、第２分周回路のカ
ウント値が「０」になると、クロック制御回路は第２入
力基準クロックの分周回路への出力を停止させる。逆
に、第２入力基準クロックを選択しているときには、ク
ロック制御回路は第２入力基準クロックを第２分周回路
に出力し、第１入力基準クロックは第１分周回路に出力
し、第１分周回路のカウント値が「０」になると、クロ
ック制御回路は第１入力基準クロックの第１分周回路へ
の出力を停止する。

【００１１】第１分周回路から出力される第１入力基準
クロックと、第２分周回路から出力される第２入力基準
クロックのいずれかと装置内基準クロックを分周する第
３分周回路がともに「０」になると、切替信号制御の制
御により切替回路で選択して位相比較器を出力する。位
相比較器は、切替回路で選択され、分周された第１入力
基準クロックまたは第２入力基準クロックの位相と第３
分周回路で分周した装置内基準クロックの位相とを比較
してその位相差信号を電圧制御発振器に出力する。電圧
制御発振器は位相差信号により選択された第１入力基準
クロックまたは第２入力基準クロックの位相に同期した
クロックを装置内基準クロックとして出力する。

【００１２】

【発明の実施の形態】次に、この発明によるクロック切
替回路の実施の形態について図面に基づき説明する。図
１はこの発明による第１実施の形態の構成を示すブロッ
ク図である。この図１において、前記図５で示した従来
のクロック切替回路と同一部分には、同一符号を付して
説明する。この発明では、クロック制御回路には複数の
入力基準クロックが入力可能であるが、図１に示す第１
実施の形態では、説明を簡略にするために、入力基準ク
ロックとして第１入力基準クロックと第２入力基準クロ
ックが入力される場合を例示している。

【００１３】図１において、クロック制御回路１に入力
される第１入力基準クロックと、第２入力基準クロック
にそれぞれ対応して第１分周回路２、第２分周回路３が
設けられている。クロック制御回路１で第１入力基準ク
ロックを選択しているときには、選択されている第１入
力基準クロックは第１分周回路２にそのまま出力し、そ
れ以外の入力基準クロック、すなわち第２入力基準クロ
ックは対応する第２分周回路３に出力され、第２分周回
路３のカウントが「０」となったら第２入力基準クロッ
クの出力を停止して分周カウント値「０」を保持するよ
うにしている。

【００１４】また、上記とは、逆に第２入力基準クロッ
クを選択しているときには、選択されている第２入力基
準クロックは第２分周回路３にそのまま出力し、それ以
外の入力基準クロック、すなわち第１入力基準クロック
は対応する第１分周回路２に出力され、第１分周回路２
のカウントが「０」となったら、第１入力基準クロック
の出力を停止して分周カウント値「０」を保持するよう
にしている。クロック制御回路１によるこれらの第１入
力基準クロック、第２入力基準クロックの第１分周回路
２、第２分周回路３への出力の選択は、クロック切替信
号と切替信号制御回路８から出力される比較結果の信号
とにより切り替えることで行われるようになっている。

【００１５】第１分周回路２、第２分周回路３の出力
は、切替回路４、クロック制御回路１、および切替信号
制御回路８に出力するようになっている。切替信号制御
回路８からの切替信号により、切替回路４は第１分周回
路２で分周された第１入力基準クロックと、第２分周回
路３で分周された第２入力基準クロックとを切り替えて
選択して位相比較器５に出力するようになっている。位
相比較器５は、この切替回路４で選択された第１入力基
準クロックの位相、第２入力基準クロックの位相のいず
れか一方と、第３分周回路７で分周された装置内基準ク
ロックの位相と比較し、その位相差に応じた位相差信号
を電圧制御発振器６に出力するようになっている。

【００１６】電圧制御発振器６は、前記位相差信号によ
り、選択された第１入力基準クロックあるいは第２入力
基準クロックの位相に同期したクロックを出力し、その
一部は前記第３分周回路７および切替信号制御回路８に
送出するようになっている。このクロックを装置内基準
クロックとしている。このように構成することにより、
装置内基準クロックの第３分周回路７で分周したクロッ
クと、第１入力基準クロックの分周したクロックあるい
は、第２入力基準クロックの分周したクロックとの間に
位相差がある場合でも、切り替えようとする分周された
第１入力基準クロック、あるいは第２入力基準クロック
の位相を第３分周回路７で分周された装置内基準クロッ
クの位相に合わせてから、第１入力基準クロック、ある
いは第２入力基準クロックの切替を行うので、装置内基
準クロックの位相ずれを防止することができるようにな
っている。また、選択されていない方の第１入力基準ク
ロックまたは第２入力基準クロックの第１分周回路２あ
るいは第２分周回路３への該当するこの第１入力基準ク
ロックまたは第２入力基準クロックの供給を停止するの
で、消費電力を抑制するようになっている。

【００１７】次に、前記クロック制御回路１の内部構成
について図２に基づき説明する。この図２はクロック制
御回路１の内部構成を示すブロック図である。この図２
において、第１入力基準クロックは２入力のアンドゲー
ト２５の第１入力端に入力されるようになっている。第
２入力基準クロックは２入力のアンドゲート２９の第１
入力端に入力されるようになっている。クロック切替信
号は、２入力のアンドゲート２３の第１入力端と２入力
のアンドゲート２６の第１入力端に入力されるととも
に、インバータ２１を通して２入力のアンドゲート２７
の第１入力端と２入力のアンドゲート２２の第２入力端
に入力されるようになっている。

【００１８】アンドゲート２３の第２入力端には、第１
分周回路２がカウント値「０」になると、それを検出し
て第１分周回路２から出力される第１基準クロック分周
カウンタ「０」検出信号が入力されるようになってい
る。アンドゲート２３の出力は、フリップ・フロップ回
路（以下、ＦＦという）２４のリセット入力端Ｒに供給
するようになっている。切替信号制御回路８から出力さ
れる比較結果の信号はアンドゲート２２の第入力端と、
アンドゲート２６の第２入力端に入力されるようになっ
ている。

【００１９】アンドゲート２２の出力はＦＦ２４のセッ
ト入力端Ｓに入力されるようになっている。このＦＦ２
４の出力端Ｑはアンドゲート２５の第２入力端に出力さ
れるようになっている。アンドゲート２５はこのＦＦ２
４の出力と、第１入力基準クロックとのアンド論理をと
って、出力（第１基準クロック）を第１分周回路２に送
出するようになっている。上記のアンドゲート２２，２
３，２５、ＦＦ２４により第１入力基準クロック抽出手
段を構成している。

【００２０】前記アンドゲート２６はクロック切替信号
と切替信号制御回路８から出力される比較結果の信号と
のアンド論理をとってＦＦ２８のセット入力端Ｓに送出
するようになっている。さらに、第２分周回路３のカウ
ント値が「０」となると、第２分周回路３から出力され
る第２基準クロック分周カウンタ「０」検出信号が第２
分周回路３からアンドゲート２７の第２入力端に入力さ
れるようになっている。このアンドゲート２７は、イン
バータ２１の出力と第２基準クロック分周カウンタ
「０」検出信号とのアンド論理をとって出力をＦＦ２８
のリセット入力端Ｒに送出するようになっている。この
ＦＦ２８の出力端Ｑは、アンドゲート２９の第２入力端
に送出するようになっている。アンドゲート２９は第２
入力基準クロックとＦＦ２８の出力端Ｑの出力とのアン
ド論理をとって出力（第２基準クロック）を第２分周回
路３へ送出するようになっている。アンドゲート２６，
２７，２９、ＦＦ２８により第２入力基準クロック抽出
手段を構成している。

【００２１】次に、図１の切替信号制御回路８の詳細な
内部構成について図３により説明する。この図３は切替
信号制御回路８の内部構成を示すブロック図である。図
３において、２入力のアンドゲート４２の第１入力端に
は、図１の電圧制御発振器６から出力される装置内基準
クロックを第３分周回路７で分周した装置内基準ロック
分周カウンタ「０」検出信号が入力されるようになって
いる。さらに、セレクタ４１には、第１基準クロック、
すなわち、第１分周回路２の第１基準クロック分周カウ
ンタ「０」検出信号が入力されるようになっているとと
もに、第２分周回路３の第２基準クロック分周カウンタ
「０」検出信号が入力されるようになっている。

【００２２】セレクタ４１の出力はアンドゲート４２の
第２入力端に入力されるようになっている。このアンド
ゲート４２の出力端からの比較結果の信号が後述するＦ
Ｆ４３のセット入力端Ｓと図１のクロック制御回路１へ
送出されるようになっている。かくして、セレクタ４１
とアンドゲート４２とにより、比較結果出力手段が構成
されている。セレクタ４１とＤタイプのＦＦ４５のデー
タ入力端Ｄには、クロック切替信号が入力されるように
なっている。ＤタイプのＦＦ４５〜４８が縦続接続され
ており、ＦＦ４５〜４８の各クロック入力端Ｃには、装
置内基準クロックが入力されるようになっている。ＦＦ
４５の出力端Ｑから出力される出力信号は２入力のＥＸ
−ＯＲ回路４４の第１入力端に入力されるようになって
いるとともに、ＦＦ４６のデータ入力端Ｄに入力される
ようになっている。

【００２３】ＦＦ４６の出力端Ｑから出力される出力信
号はＥＸ−ＯＲ回路４４の第２入力端とＦＦ４７のデー
タ入力端Ｄとに入力されるようになっている。ＥＸ−Ｏ
Ｒ回路４４の出力は前記ＦＦ４３のリセット入力端Ｒに
入力するようになっている。ＦＦ４３のセット入力端Ｓ
には、前記アンドゲート４２から出力される比較結果の
信号が図１のクロック制御回路１に送出されるようにな
っている。ＦＦ４７の出力端Ｑは、ＦＦ４８のデータ入
力端Ｄに入力されるようになっている。

【００２４】ＦＦ４８のイネーブル入力端ＥＮにはＦＦ
４３の出力端Ｑから出力される出力信号が入力されるよ
うになっている。このＦＦ４８の出力端Ｑから切替信号
が図１における切替回路４に送出されるようになってい
る。前記ＦＦ４３，４５〜４８、ＥＸ−ＯＲ回路４４と
により切替信号保持手段を構成している。

【００２５】次に、以上のように構成されたこの第１実
施の形態の動作について図１ないし図４を参照して説明
する。図４は動作を説明するためのタイムチャートであ
る。まず、図１のブロック図の構成によるこの第１実施
の形態の原理的動作の説明から行う。図１に示す実施の
形態では、複数の入力基準クロックのうち、選択した入
力基準クロックに電圧制御発振器のクロックを同期さ
せ、電圧制御発振器から出力されるクロックを装置内基
準クロックとして使用する場合を例示している。クロッ
ク制御回路１には第１入力基準クロック、第２入力基準
クロックを入力し、第１入力基準クロックは第１分周回
路２に出力し、第２入力基準クロックは第２分周回路３
に出力する。

【００２６】また、図１のクロック制御回路１は図２に
示すような構成となり、選択している方、すなわち、第
１入力基準クロックはそのまま第１分周回路２に出力
し、その他、すなわち第２入力基準クロックは第２分周
回路３のカウント値が「０」になるまで第２分周回路３
にクロックを出力し、第２分周回路３の分周カウントが
「０」になったら第２入力基準クロックの出力を停止し
て第２分周回路３のカウント値を「０」に保持する。第
２入力基準クロックを選択しているときは、その第２入
力基準クロックをそのまま第２分周回路３へ出力し、第
１入力基準クロックは第１分周回路２へ出力し、第１分
周回路２のカウント値が「０」となったら、第１入力基
準クロックの第１分周回路２への出力を停止する。切替
回路４には、切替信号制御回路８からの切替信号により
第１分周回路２からの第１入力基準分周クロックか、第
２分周回路３からの第２入力基準クロックかを選択し
て、位相比較器５へ出力する。

【００２７】位相比較器５では、切替回路４から選択さ
れた第１入力基準クロックを第１分周回路２で分周した
クロックと、第２入力基準クロックを第２分周回路３で
分周したクロックのうちの選択されている方のクロック
と、装置内基準クロックを第３分周回路７で分周したク
ロックとの位相を比較し、両クロック間の位相差に応じ
た位相差信号を電圧制御発振器６へ出力する。電圧制御
発振器６は、選択された第１入力基準クロックまたは第
２入力基準クロックに同期したクロックを位相比較器５
からの位相差信号により出力し、これを装置内基準クロ
ックとして使用し、第３分周回路７では装置内基準クロ
ックを前述したように、分周して位相比較器５に出力す
る。

【００２８】また、図１の切替信号制御回路８は図３に
示すように構成されているから、クロック切替信号によ
り第１分周回路２の第１基準クロック分周カウンタ
「０」検出信号、もしくは第２分周回路３の第２基準ク
ロック分周カウンタ「０」検出信号を図３のセレクタ４
１で選択し、その選択したカウント「０」の検出信号、
すなわち、第１基準クロック分周カウンタ「０」検出信
号、あるいは第２基準クロック分周カウンタ「０」検出
信号と装置内基準クロックとを図３のアンドゲート４２
に入力して、アンド論理をとる。装置内基準クロックを
分周する第３分周回路７からの装置内基準クロック分周
カウンタ「０」検出信号とセレクタ４１で選択された第
１基準クロック分周カウンタ「０」検出信号、もしくは
第２基準クロック分周カウンタ「０」検出信号がとも
に、カウント「０」となったら切り替られる第１入力基
準クロックの第１分周回路２、第２入力基準クロックの
第２分周回路３へのクロック供給を再開し、切替回路４
への切替信号を出力して第１入力基準クロック、第２入
力基準クロックを切り替える。

【００２９】次に、図１に示す第１実施の形態の動作に
ついて、図４のタイムチャートとともにさらに詳細に説
明する。いま、クロック制御回路１に第１入力基準クロ
ックおよび第２入力基準クロックが入力され、切替回路
４により第１入力基準クロックが装置内基準クロックと
して選択されている場合を考える。ここで、第１入力基
準クロックと、第２入力基準クロックと、装置内基準ク
ロックの分周回路の分周数は２５６分周とする。第１入
力基準クロックと第２入力基準クロックはクロック切替
信号と、切替信号制御回路８からの比較結果を制御信号
としてクロック制御回路１に入力することにより制御さ
れて、それぞれ第１分周回路２、第２分周回路３に出力
される。

【００３０】また、第１分周回路２からのカウント
「０」検出信号を第１入力基準クロック分周カウンタ
「０」検出信号、第２分周回路３からのカウント「０」
検出信号を第２入力基準クロック分周カウンタ「０」検
出信号としてクロック制御回路１と切替信号制御回路８
へ送出され、第１分周回路２、第２分周回路３の分周カ
ウント「０」のときに、第１分周回路２、第２分周回路
３はそれぞれ検出信号が「１」となる。切替信号制御回
路８では、セレクタ４１にて、クロック切替信号によ
り、第１基準クロック分周カウンタ「０」検出信号と、
第２力基準クロック分周カウンタ「０」検出信号とのい
ずれかを選択し、その選択された第１基準クロック分周
カウンタ「０」検出信号、あるいは第２基準クロック分
周カウンタ「０」検出信号と装置内基準クロックを第３
分周回路で分周する装置内基準クロック分周カウンタ
「０」検出信号がともに「０」であることをアンドゲー
ト４２で検出した比較結果信号をクロック制御回路１へ
送出する。

【００３１】ここで、切替回路４は、切替信号制御回路
８からのクロック切替信号が「１」のときに第１入力基
準クロックを、クロック切替信号が「０」のときに第２
入力基準クロックを選択するものとし、第１分周回路
２、第２分周回路３、第３分周回路７の分周カウントは
図４（Ｇ）に示すごとく、０から２５５までカウントし
た後に、再び０からカウントするものとする。また、第
１分周回路２、第２分周回路３、第３分周回路７による
分周クロックはそれぞれ図４（Ｈ）、図４（Ｊ）、図４
（Ｌ）に示すごとく、それぞれの分周カウントが０〜１
２７までは「０」、１２８〜２５５までは「１」となる
ように分周する。

【００３２】図４において時刻ｔ１では、図４（Ａ）に
示すように、装置内基準クロックとして第１入力基準ク
ロックが選択され、安定した状態を示している。図４の
時刻ｔ２においては、図４（Ｂ）に示すごとく、装置内
基準クロックを第１入力基準クロックから第２入力基準
クロックへ切り替えるためのクロック切替信号が入力さ
れる。クロック切替信号は切替信号制御回路８の内部構
成を示す図３のＦＦ４５、ＦＦ４６で遅延して切替信号
の変化を図４（Ｃ）に示すごとく、図３のＥＸ−ＯＲ回
路４４で排他的論理和をとった出力１ビット信号を図３
のＦＦ４３のリセット入力端Ｒに入力することにより、
図４（Ｅ）に示すごとく、図３のＦＦ４３の出力は
「０」となり、図３のＦＦ４８は第１の入力基準クロッ
クを選択したままのホールド状態となる。

【００３３】図３のセレクタ４１の出力は、第１基準ク
ロック分周カウンた「０」検出信号から、第２基準クロ
ック分周カウンタ「０」検出信号に切り替わる。ここ
で、第３分周回路７からの装置内基準クロック分周カウ
ンタ「０」検出信号と、第２基準クロック分周カウンタ
「０」検出信号が一致すれば、位相が一致した状態であ
るが、クロック切替信号が入力されたときは、互いが非
同期状態にあるので、一致していない。しかし、第２基
準クロック分周カウンタ「０」検出信号が「０」の状態
で停止しているので、装置内基準クロックの第３分周回
路７のカウントが進んで「０」になるのを待ち、時刻ｔ
３にてそのカウントが「０」になったとき、図３のアン
ドゲート４２が第２基準クロック分周カウンタ「０」検
出信号と装置内基準クロック分周カウンタ「０」検出信
号のアンド論理をとって双方のカウント「０」を検出し
て、図４（Ｄ）に示すごとく、一致状態である「１」を
出力し、比較結果信号としてクロック制御回路１に送出
する。

【００３４】比較結果信号はクロック制御回路１の構成
を示す図２のＦＦ２８のセット端子に入力される。すな
わち、この比較結果信号はアンドゲート２６の第２入力
端に入力されるとともに、アンドゲート２６の第１入力
端にはクロック切替信号が入力され、アンドゲート２６
はこの両入力のアンド論理をとってＦＦ２８のセット入
力端Ｓに出力することにより、図２のＦＦ２８の出力が
「１」となる。これにより、ＦＦ２８の出力端Ｑからア
ンドゲート２９の第２入力端にＦＦ２８の出力「１」が
入力される。アンドゲート２９の第１入力端には、第２
入力基準クロックが入力されており、したがって、アン
ドゲート２９はこの両信号のアンド論理をとって、第２
入力基準クロックを第２分周回路３に出力する。

【００３５】第２分周回路図３に出力するアンドゲート
２９の出力端には、第２入力基準クロックが出力され、
図４（Ｋ）に示すごとく、第２分周回路３の第２入力基
準クロック分周カウンタが動作を開始し、図４（Ｆ）に
示すごとく、切替回路４への切替信号が切替信号制御回
路８のＦＦ４８の出力端からから出力される。これによ
り、切替回路４は第２入力基準分周クロックを選択し
て、位相比較記５に出力する。位相比較器５は、第２入
力基準分周クロックと、第３分周回路７で装置内基準ク
ロックを分周した装置内基準分周クロックとの位相比較
を行い、その比較の結果、両者の位相が一致した状態で
切替が行なわれ、装置内基準クロックの位相が大きく変
動することを防止している。

【００３６】時刻ｔ３においては、第１入力基準クロッ
クを分周する第１分周回路２が「０」検出をしているの
で、第１基準クロックカウンタ「０」検出信号がクロッ
ク制御回路１に送出され、図２のアンドゲート２３の第
２入力端に入力され、アンドゲート２３の第１入力端に
は、クロック切替信号が入力されるので、アンドゲート
２３はこの両者のアンド論理をとってＦＦ２４のリセッ
ト入力端Ｒにアンドゲート２３の出力が入力されること
になる。したがって、ＦＦ２４の出力は「０」となり、
図２のアンドゲート２５により第１入力基準クロックを
第１分周回路２への送出することを停止するので、図４
（Ｉ）に示すごとく、第１入力基準クロックの第１分周
回路２の分周カウントは「０」の状態を保持する。

【００３７】また、第２入力基準クロックから第１入力
基準クロックへ切り替える場合も同様の動作となる。す
なわち、第２分周回路３のクロックと第３分周回路７の
クロックの位相が一致すると、第３分周回路７が装置内
基準クロック分周カウンタ「０」を検出して「１」をア
ンドゲート４２の第１入力端に入力し、セレクタ４１で
選択されている第１分周回路２による第２基準クロック
分周カウンタ「０」検出の信号とのアンド論理をとって
比較結果を図２のアンドゲート２２の第１入力端に入力
する。アンドゲート２２の第２入力端には、インバータ
２１で反転されたクロック切替信号が入力され、アンド
ゲート２５はＦＦ２４の出力端Ｑからの出力信号と第１
入力基準クロックを第１分周回路を２に出力することに
より、第２入力基準クロックへの切替が可能となる。

【００３８】上記のように、第１実施の形態では、クロ
ック切替時の位相変動を最小に抑え、装置内基準クロッ
クの安定性を高めることができる。また、非選択の入力
基準クロックの分周回路へのクロック入力を禁止してい
るため、分周回路の消費電力低減をはかることができ
る。なお、この発明は、上記第１実施の形態に限定され
るものではなく、たとえば、入力基準クロックは３系統
以上の場合であっても、同様に適用することができる。

【００３９】

【発明の効果】以上説明したように、この発明によれ
ば、入力基準クロックを切り替えるときに、選択される
入力基準分周クロックの位相を装置内基準分周クロック
の位相にあわせてからクロック切替回路におけるクロッ
ク切替を行うようにしたので、クロック切替による電圧
制御発振器から出力される装置内基準クロックの位相ず
れを抑圧するとともに、良好な装置内基準クロックを生
成することができ、選択していない入力基準クロックの
分周回路へのクロック入力を停止しているので消費電力
を低減できる効果を奏する。

【図面の簡単な説明】

【図１】この発明によるクロック切替回路の第１実施の
形態の構成を示すブロック図である。

【図２】図１のクロック切替回路におけるクロック制御
回路の内部の詳細な構成を示すブロック図である。

【図３】図１のクロック切替回路における切替信号制御
回路の内部の詳細な構成を示すブロック図である。

【図４】図１のクロック切替回路の動作を説明するため
のタイミングチャートである。

【図５】従来のクロック切替回路の構成を示すブロック
図である。

【符号の説明】

１……クロック制御回路、２……第１分周回路、３……
第２分周回路、４……切替回路、５……位相比較器、６
……電圧制御発振器、７……第３分周回路、８……切替
信号制御回路、２１……インバータ、２２，２３，２
５，２６，２７，２９，４２……アンドゲート、２４，
２８，４３，４５〜 ４８……フリップフロップ回路
（ＦＦ）、４１……セレクタ、４４……ＥＸ−ＯＲ回路
回路。

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 複数の入力基準クロックのうちの所定の
   第１入力基準クロックを第１分周回路に出力し続けると
   ともに、他の少なくとも一つ以上の第２入力基準クロッ
   クはそれぞれ該当する第２分周回路に入力させ、前記第
   ２分周回路のそれぞれのカウント値が「０」になると第
   ２分周回路への第２入力基準クロックの出力を停止させ
   るクロック制御回路と、 前記第１分周回路で分周して出力される前記第１入力基
   準クロックと前記第２分周回路で分周して出力される前
   記第２入力基準クロックとのいずれかを選択する切替回
   路と、 装置内基準クロックを分周したクロックの位相と前記第
   １入力基準クロックの分周したクロックの位相あるいは
   前記第２入力基準クロックの分周したクロックの位相と
   一致してから前記切替回路に対して前記第１入力基準ク
   ロックの分周したクロックあるいは前記第２入力基準ク
   ロックの分周したクロックのいずれかに切替えさせる切
   替信号制御回路と、 前記切替回路により選択された前記第１入力基準クロッ
   クあるいは前記第２入力基準クロックの位相と第３分周
   回路で分周された装置内基準クロックの位相とを比較し
   て位相差に応じて位相差信号を出力する位相比較器と、 前記位相比較器から出力される前記位相差信号により前
   記選択された前記第１入力基準クロックあるいは前記第
   ２入力基準クロックの位相に同期した前記装置内基準ク
   ロックを出力する電圧制御発振器と、 を備えることを特徴とするクロック切替回路。
2. 【請求項２】 前記クロック制御回路は、３系統以上の
   入力基準クロックを入力することを特徴とする請求項１
   記載のクロック切替回路。
3. 【請求項３】 前記切替信号制御回路は、前記第１入力
   基準クロックの第１分周回路による分周カウント「０」
   検出信号と前記第２入力基準クロックの第２分周回路に
   よる分周カウント「０」検出信号のいずれかと装置内基
   準クロックの前記第３分周回路による分周カウンタ
   「０」検出信号との一致時にその一致した方の第１分周
   回路あるいは第２分周回路で分周したクロックを前記ク
   ロック制御回路に比較結果として出力する比較結果出力
   手段と、前記装置内基準クロックを前記第１入力基準ク
   ロックと前記第２入力基準クロックのいずれかに切り替
   えるためのクロック切替信号を遅延して前記比較結果出
   力手段で前記第１分周回路または第２分周回路で分周し
   たクロックの選択状態を保持して前記切替回路へ切替信
   号を出力する切替信号保持手段とを備えることを特徴と
   する請求項１記載のクロック切替回路。
4. 【請求項４】 前記比較結果出力手段は、前記クロック
   切替信号により前記第１分周回路から出力される第１基
   準クロック分周カウンタ「０」検出信号と前記第２分周
   から出力される第２基準クロック分周カウンタ「０」検
   出信号とのいずれかを選択するセレクタと、前記セレク
   タから出力された第１基準クロック分周カウンタ「０」
   検出信号あるいは前記第２基準クロック分周カウンタ
   「０」検出信号のいずれか一方と前記第３分周回路か出
   力される装置内基準クロック分周カウンタ「０」検出信
   号とのアンド論理をとって前記クロック制御回路へ比較
   信号を出力する第１アンドゲートとを備えることを特徴
   とする請求項３記載のクロック切替回路。
5. 【請求項５】 前記切替信号保持手段は、前記第１アン
   ドゲートの出力によりセットされる第１フリップ・フロ
   ップ回路と、前記第１フリップ・フロップ回路の出力に
   より前記切替回路に切替信号を出力する第２フリップ・
   フロップ回路と、前記クロック切替信号を順次遅延させ
   るために縦続接続された複数のＤタイプのフリップ・フ
   ロップ回路と、前記複数のフリップ・フロップ回路のう
   ちの所定の段の出力信号の排他的論理和をとって前記第
   １フリップ・フロップ回路をリセットさせることにより
   前記第２フリップ・フロップ回路に対して選択中の前記
   第１入力基準クロックあるいは前記第２入力基準クロッ
   クの選択状態を保持させるＥＸ−ＯＲ回路とを備えるこ
   とを特徴とする請求項３記載のクロック切替回路。
6. 【請求項６】 前記クロック制御回路は、前記第２入力
   基準クロックを前記第２分周回路で分周されたクロック
   の位相と前記装置内基準クロックを前記第３分周回路で
   分周されたクロックの位相の一致時に前記第１入力基準
   クロックを前記第１分周回路に出力する第１基準クロッ
   ク抽出手段と、前記第１分周回路のクロックの位相と前
   記第３分周回路のクロックの位相の一致時に前記第２入
   力基準クロックを前記第２分周回路に出力する第２入力
   基準クロック抽出手段とを備えることを特徴とする請求
   項１記載のクロック切替回路。
7. 【請求項７】 前記第１入力基準クロック抽出手段は、
   前記切替信号制御回路から出力される比較結果と前記ク
   ロック切替信号の反転信号とのアンド論理をとる第２ア
   ンドゲートと、前記第２アンドゲートでセットされる第
   ３フリップ・フロップ回路と、前記第１入力基準クロッ
   クと前記第３フリップ・フロップ回路の出力とのアンド
   論理をとって前記第１入力基準クロックを前記第１分周
   回路に出力する第３アンドゲートと、前記クロック切替
   信号と前記第１分周回路から出力される第１入力基準ク
   ロック分周カウンタ「０」検出信号とのアンド論理をと
   って前記第３フリップ・フロップ回路をリセットする第
   ４アンドゲートとを備えることを特徴とする請求項６記
   載のクロック切替回路。
8. 【請求項８】 前記第２入力基準クロック抽出手段は、
   前記切替信号制御回路から出力される比較結果と前記ク
   ロック切替制御信号とのアンド論理をとる第５アンドゲ
   ートと、前記第５アンドゲートの出力でセットされる第
   ４フリップ・フロップ回路と、前記第４フリップ・フロ
   ップ回路の出力と前記第２入力基準クロックとのアンド
   論理をとって前記第２入力基準クロックを前記第２分周
   回路に出力する第６アンドゲートと、前記クロック切替
   信号の反転信号と前記第２分周回路により出力される第
   ２入力基準分周カウンタ「０」検出信号とのアンド論理
   をとって前記第４フリップ・フロップ回路をリセットす
   る第７アンドゲートとを備えることを特徴とする請求項
   ６記載のクロック切替回路。