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JPH0758773B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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Publication number
JPH0758773B2
JPH0758773B2 JP1183221A JP18322189A JPH0758773B2 JP H0758773 B2 JPH0758773 B2 JP H0758773B2 JP 1183221 A JP1183221 A JP 1183221A JP 18322189 A JP18322189 A JP 18322189A JP H0758773 B2 JPH0758773 B2 JP H0758773B2
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JP
Japan
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film
titanium silicide
titanium
insulating film
interlayer insulating
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JP1183221A
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English (en)
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Inventor
明彦 大崎
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to DE4022398A priority patent/DE4022398A1/de
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Publication of JPH0758773B2 publication Critical patent/JPH0758773B2/ja
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法及び半導体装置に関
し、特に、たとえばサリサイドトランジスタのゲート電
極やソース／ドレイン領域の表面の導電層、あるいは他
の半導体装置の高耐熱配線などの形成に用いられる高耐
熱チタンシリサイドを有した半導体装置の製造方法及び
半導体装置に関するものである。
［従来の技術］ チタンシリサイド（主としてTiSi2）は、チタン（T
i），モリブデン（Mo），タングステン（Ｗ）などの高
融点金属のシリサイドの中で最も比抵抗が小さい。その
ため、チタンシリサイドは半導体デバイスの各種高耐熱
配線として有望な材料である。その中でも特にサイサイ
ド（Ｓelf−Aligned Silicide）トランジスタへの応用
が注目されている。
サリサイドトランジスタは、MOS（Metal Oxide Semic
onductor）電界効果トランジスタのゲート電極およびソ
ース／ドレイン領域の各表面のみに高融点金属シリサイ
ド膜を形成したものである。サイサイドトランジスタの
特徴は、金属シリサイド膜を選択的に形成することによ
って、その部分の低抵抗化が図られることである。
従来のサリサイドトランジスタの断面構造は、第５図に
示すようになっている。同図を参照して、半導体基板１
上にゲート絶縁膜２を介して多結晶シリコンゲート電極
（以下「ゲート電極」と記す）３が形成されている。ゲ
ート電極３の両側部には、サイドウォール４が設けら
れ、サイドウォール４の外側の半導体基板１表面には、
ソース／ドレイン領域となる拡散層５が形成されてい
る。
ゲート電極３の上表面および拡散層５の表面には、タン
グステン，モリブデンなどの高融点金属をシリサイド化
した金属シリサイド膜６が形成されている。各素子形成
領域は素子分離絶縁膜７で分離され、形成された素子の
表面は、層間絶縁膜８で覆われている。層間絶縁膜８に
は、ゲート電極３上および拡散層５の上にコンタクトホ
ール９が設けられ、その直下部には不純物拡散層10が形
成されている。また各コンタクトホール９にはアルミニ
ウムなどによる金属配線11が施されている。
次に、このサリサイドトランジスタの金属シリサイド膜
６をチタンシリサイドで形成する場合の製造工程につい
て第6A図〜第6E図に基づいて説明する。
まず、通常のMOS型LDD（Lightly Doped Drain）構造
トランジスタの製造工程により、第6A図に示すMOS型LDD
構造を形成する。すなわち、まずＰ型の半導体基板上に
いわゆるLOCOS法によって、素子分離絶縁膜７を形成
し、次いで熱酸化法によってトランスファゲート酸化膜
２を形成する。その後、ポリシリコンの膜を減圧CVD法
あるいはスパッタ法によってトランスファゲート酸化膜
２上の全面に堆積させ、フォトエッチングよってゲート
電極３を形成する。次にゲート電極３をマスクとしてリ
ンイオンなどのＮ型不純物を半導体基板１表面に注入し
て低濃度の拡散層5aを形成する。さらにCVD法によって
半導体基板１上の全面に二酸化シリコンなどの絶縁膜を
堆積させ、これに異方性エッチングを施してサイドウォ
ール４を形成する。その後さらにゲート電極３とサイド
ウォール４をマスクとして、砒素イオンなどのＮ型不純
物を半導体基板１表面に注入し、高濃度の拡散層5bを形
成して、第6A図に示す構造が完成する。
次に、形成されたMOS型LDD構造の表面全面に、スパッタ
リング法などにより所定の膜厚のチタン膜12を形成する
（第6B図）。このチタン膜12は、通常10〜100nmの膜厚
で形成される。
その後、600℃〜700℃の窒素雰囲気中で30〜60分間程度
熱処理を行なう。この熱処理は、真空中やアルゴン雰囲
気中で行われる場合もある。このとき、チタン膜12がシ
リコン面と接する面、すなわち、ゲート電極３の表面と
拡散層５の表面のうち絶縁膜で覆われていない領域で
は、チタンのモノシリサイド（TiSi）あるいはダイシリ
サイド（TiSi2）が形成される。それに対し、シリコン
酸化膜で覆われた領域すなわち素子分離絶縁膜７とサイ
ドウォール４の表面上のチタン膜12は、未反応のままか
あるいは窒素と反応して窒化チタン（TiN）が形成され
る。したがって、硫酸と過酸化水素水の混合液などの適
当な溶液でTiNや未反応のTiを取除くことによって、ゲ
ート電極３上およびソース／ドレイン領域を形成する拡
散層５上のみにチタンシリサイドを形成することができ
る（第6C図）。なお、この時点のチタンシリサイドに
は、TiSi2のみでなくTiSiも含まれている。
その後さらに800℃程度の窒素雰囲気（真空中やアルゴ
ン雰囲気の場合もある）中で所定時間熱処理を行なうこ
とによって、完全なチタンダイシリサイド（TiSi2）の
層13（以下単に「チタンシリサイド層13」と記載する）
が形成される。
次に、PSG膜やBPSG膜からなる層間絶縁膜８がCVD法によ
って堆積され、続いて800℃〜1000℃の温度でのアニー
ルが行なわれる（第6D図）。このアニールは、層間絶縁
膜８の膜質を向上させるとともに、リフローによってそ
の平坦化を図るために行なうものであり、不可欠な工程
である。
次に、ゲート電極３上および拡散層５上の所定の位置に
コンタクトホール９を開孔し、その位置の半導体基板１
上に拡散層５と同型であるＮ型の不純物（たとえばリ
ン）を注入する。
その後さらに800℃〜1000℃の熱処理を行なって、コン
タクトホール９の直下部に注入した不純物を熱拡散さ
せ、不純物拡散層10を形成する。この工程により、コン
タクトホール９が拡散層５の領域から少し外れて、素子
分離絶縁膜７にかかる領域に位置する場合にも、その部
分にＮ型の不純物拡散層10が形成されるため、この部分
の接触抵抗を小さくすることができる。また、コンタク
トホール９直下部の拡散層５の濃度が十分でない場合な
どに問題となる、PN接合における接合リーク電流を低減
させる作用がある。したがって、この工程は自己整合作
用を有することから、SAC（Self−Aligned Contact）
と呼ばれている。
最後に、アルミニウムなどで金属配線11を形成し、サリ
サイドトランジスタが完成する（第6E図）。
このようにして形成されたチタンシリサイドを適用した
サイサイドトランジスタは、均一で良質のシリサイド膜
が形成されれば、その比抵抗が低いために、ゲート電極
３および拡散層５の部分の抵抗を、他の金属シリサイド
に比べて10分の１以下に低減することができる。したが
って、より性能の優れたMOS型トランジスタが得られる
ことになる。
チタンシリサイドの適用の可能性は、上記のサイサイド
トランジスタに限られず、他の耐熱性を要する半導体装
置の配線にも有効に用いられ得る。たとえば、スタック
ドキャパシタセルを用いたDRAM（Dynamic Random Acc
ess Memory）のビット線の形成に適用され得る。また
相補型MOSトランジスタなどのプレーナ構造における分
離素子間の配線接続や、その他の一般的な半導体装置の
配線にも適用の可能性がある。従って、高集積化に伴っ
て電極や配線に低抵抗化が要求される半導体回路形成の
幅広い分野において、チタンシリサイドの適用の要請が
強くなってきている。
［発明が解決しようとする課題］ しかしながら、チタンシリサイドを適用して上記従来の
製造工程でサリサイドトランジスタを形成する場合、次
のような問題があった。
まず、層間絶縁膜８をCVDによって堆積した直後の800℃
〜1000℃でのアニールにより、第6D図に示すように、チ
タンシリサイド13に凝集が生じる。この凝集の原因は、
次のように考えられる。チタンシリサイド膜13が800℃
以上の高温になると、軟化し始め、流動可能な状態にな
る。この流動は、第7A図に矢印で示すように、チタンシ
リサイド膜13の表面あるいは拡散層５との界面の方向に
生じる。この流動によって、エネルギ的により安定であ
る界面エネルギが最小になる状態、すなわち表面積が最
小になるようにチタンシリサイド膜13の変形が生じる。
したがって膜状であったものが、やがて第7B図のように
部分的に塊状になるところと、膜厚が極端に薄くなる部
分とが発生する。この現象によってチタンシリサイド膜
13の膜厚の均一性が失われるだけでなく、完全に膜が途
切れた状態になる場合もある（第7C図）。したがって、
チタンシリサイド膜13の導電性が劣化し、抵抗値が大幅
に増加する。このようにチタンシリサイドがアニール時
に凝集を起こすことによって抵抗値が増大することにつ
いては、たとえば「SOLID−STATE SCIENCE AND TECH
NOLOGY,Vol.133,No.12,p2621〜p2625」に詳細に述べら
れている。
一例として、約48nmのチタンシリサイド層上にCVD法に
よって200nmのシリコン酸化膜を堆積し、900℃の窒素雰
囲気中でアニールを行なった場合の、アニール時間によ
る抵抗値の変化を第８図のグラフに示す。このグラフか
ら、アニール時間が経過するとともに、抵抗値が大幅に
増加していることがわかる。
このようなチタンシリサイド13の凝集は、不純物拡散層
10を形成する際の熱処理においても発生し、その弊害は
さらに顕著になる。すなわち、流動がさらに進むと、凝
集した塊状のものがより大きく形成され、第7C図に示す
ように拡散層５を貫通して、半導体基板１のＰ型領域に
侵入してしまう場合もある。この状態まで進むと、PN接
合の接合リーク電流が増加するという問題が生じる。
これらの現象により、ゲート電極３およびソース／ドレ
イン領域の低抵抗化というサリサイドトランジスタの目
的が達成されないだけでなく、リーク電流による誤動作
の原因にもなるという問題があった。
以上述べたチタンシリサイド膜の凝集は、サリサイドト
ランジスタを形成する場合に限らず、一般的な高耐熱配
線にチタンシリサイドを形成する場合の共通の問題点と
いえる。それは、注入された不純物を拡散させるためや
層間絶縁膜８のリフローのために800℃以上のアニール
を行なうことが必要となる場合が多いからである。
800℃〜1000℃でのアニールにおける凝集は、チタンシ
リサイド特有の現象であって、タングステンやモリブデ
ンなどの他の高融点金属のシリサイドには生じない。し
たがって、タングステンシリサイドなどに代わって、よ
り比抵抗の低いチタンシリサイドをサリサイドトランジ
スタなどに有効に適用するためには、この凝集の問題を
解決することが課題となっていた。
本発明は上記従来の問題点に鑑み、800℃〜1000℃での
アニールの際にも凝集を生じることのない、高耐熱チタ
ンシリサイドを得ることを目的とする。
［課題を解決するための手段］ 本発明の半導体装置の製造方法においては、まず、シリ
コンの結晶体表面を含む面上にチタンを堆積させて、所
定厚さのチタン膜を形成した後に、真空中あるいは酸化
反応を生じない雰囲気中においてチタン膜の熱処理を行
ない、チタンシリサイド膜を形成する。その後、酸素雰
囲気中において、600℃以上1000℃以下の温度で所定時
間熱処理を行ない、チタンシリサイド膜の表面を酸化
し、この表面層が酸化されたチタンシリサイド膜の表面
上に層間絶縁膜を形成し、この層間絶縁膜に形成された
コンタクトホールを介してシリコン結晶体に電気的に接
続される配線層を形成したものである。
また、本発明の半導体装置は、シリコン結晶体からなる
導電層と、この導電層の表面に形成され、表面層が酸化
チタンを含む酸化膜とされた、導電層とによって電極又
は配線を構成するためのチタンシリサイド膜と、この表
面層が酸化されたチタンシリサイドの表面上に形成され
た層間絶縁膜と、この層間絶縁膜上に形成され、層間絶
縁膜に形成されたコンタクトホールを介し、表面層が酸
化されたチタンシリサイド膜の酸化膜が除去された部分
のチタンシリサイド膜を介して導電層に電気的に接続さ
れる配線層とを設けたものである。
［作用］ 本発明の半導体装置の製造方法によれば、チタンシリサ
イド膜を形成した後に、酸素雰囲気中において600℃以
上1000℃以下で熱処理を行なうことにより、チタンシリ
サイド膜の表面が酸化される。その結果チタンシリサイ
ド膜の表面に酸化チタン（TiOx）や酸化シリコン（Si
O2）の膜が形成される。
このようにしてチタンシリサイド膜の表面上に形成され
た酸化膜は、チタンシリサイド膜との界面において強固
な密着状態にある。また酸化膜は高度な耐熱性を有し、
1000℃以下においては軟化しない。したがって、その後
の800℃以上1000℃以下程度でのアニールなどの熱処理
において、チタンシリサイド膜が軟化し、流動しようと
しても、酸化膜によってその移動が阻止される。その結
果チタンシリサイドの凝集が抑制され、熱処理後もチタ
ンシリサイド膜の膜厚の均一性が保たれる。
なお、酸化雰囲気中でチタンシリサイド膜の熱処理温度
の下眼を600℃としたのは、600℃を下まわると充分な酸
化反応が起こらず、必要な酸化膜が形成されないからで
ある。また上限を1000℃としたのは、1000℃を越える
と、酸化膜が形成される前にチタンシリサイド膜が軟化
して流動し始め、凝集が生じてしまうからである。
また、本発明の半導体装置によれば、表面層が酸化チタ
ンを含む酸化膜とされたチタンシリサイド膜としている
ので、表面層の酸化膜とチタンシリサイド膜とは強固の
密着状態にあり、かつ、表面層の酸化膜が高度な耐熱性
を有しているため、チタンシリサイドの凝集が抑制され
て、導電層としての抵抗を低くなさしめる。
［実施例］ 以下本発明の一実施例を図面を参照しながら説明する。
第1A図〜第1F図は、本発明をサリサイドトランジスタの
製造工程に適用した実施例の各工程を示している。
本実施例においては、まず従来と同様に通常のMOS型LDD
構造トランジスタを形成する（第1A図）。すなわち、半
導体基板１上にゲート絶縁膜２を介してゲート電極３を
形成する。ゲート電極３の側面にはサイドウォール４が
設けられ、その直下の外側の半導体基板１表面上には、
ソース／ドレイン領域をなす拡散層５が形成される。ま
た各素子形成領域は、素子分離領域７によって分離され
る。
次に、形成されたMOS型LDD構造の表面全面に、スパッタ
リングなどにより所定の膜厚のチタン膜12を形成する
（第1B図）。
その後、600℃〜700℃の窒素雰囲気中で熱処理を行な
う。この熱処理は、真空中あるいはアルゴン雰囲気など
の酸化を生じない雰囲気中でも行うことができる。この
とき、チタン膜12がシリコン膜と接する面、すなわちゲ
ート電極３の表面と拡散層の表面のうち絶縁膜で覆われ
ていない領域では、チタンモノシリサイド（TiSi）ある
いはチタンダイシリサイド（TiSi2）が形成される。そ
れに対し、シリコン酸化膜で覆われた領域、すなわち素
子分離絶縁膜７とサイドウォール４の表面上のチタン膜
12では、未反応のままTiが残存するか、あるいは窒素と
反応して窒化チタン（TiN）が形成される。したがっ
て、硫酸と過酸化水素水の混合液などの適当な溶液でTi
Nや未反応のTiを取除くことによって、ゲート電極３上
およびソース／ドレイン領域を形成する拡散層５上のみ
にチタンシリサイド（この時点では、TiSi2のみでなくT
iSiも含まれている）を形成することができる（第1C
図）。
その後さらに800℃程度の窒素雰囲気（真空中やアルゴ
ン雰囲気の場合もある）中で所定時間熱処理を行なうこ
とによって、完全なチタンダイシリサイド（TiSi2）の
膜13（以下単に「チタンシリサイド膜13」と記す）が形
成される。
以上の工程は、既に述べた従来のサイサイドトランジス
タの製造工程と同様である。本実施例が従来の製造方法
と異なるのは、チタンシリサイド膜13が形成された後、
酸化のための熱処理を行なう点である。
すなわち、チタンシリサイド膜13形成後、酸素雰囲気中
において、600℃以上1000℃以下の温度で約30秒以上熱
処理を行なう。この熱処理により、チタンシリサイド膜
13の表面が酸化されて、酸化チタン（TiOx）あるいは酸
化シリコン（SiO2）の膜が形成される（第1D図）。
なお、この熱処理は、800℃以上900℃以下で行なうこと
が好ましい。また、600℃を下まわる温度では充分な酸
化反応が起こらず、時間をかけても必要な酸化膜は形成
されない。1000℃を越えると、酸化膜が形成されるより
前にチタンシリサイド膜が軟化して流動し始め、凝集が
生じてしまう。
次に、層間絶縁膜８がCVD法によって堆積され、続いて8
00℃以上1000℃以下の温度でアニールが行なわれる（第
1E図）。このアニールは、層間絶縁膜８にドープしたリ
ンや臭素などを熱拡散させて、その膜質を向上させると
ともに、リフローによってその平坦化を図るために行な
うものである。
従来の製造方法においては、このアニールの際にチタン
シリサイド膜13に凝集が生じるという問題があった。し
かし本実施例においては、第1E図に示すように、アニー
ル後もチタンシリサイド膜13の凝集が生じることなく、
均一な膜厚が保たれる。
層間絶縁膜８のアニールを行なった後、従来と同様に、
SACによってコンタクトホール９および不純物拡散層10
を形成し、さらに金属配線11を施すことによって、サリ
サイドトランジスタが完成する（第1F図）。なおSACに
おいて不純物拡散層10を形成する際に行なう熱処理を経
た後も、やはり第1F図に示すようにチタンシリサイド膜
13は凝集を生じることなく、膜厚が均一に保たれてい
る。
本実施例において、チタンシリサイド膜13を形成した後
に、酸素雰囲気中で熱処理をすることによる作用は、次
のように考えられる。
チタンシリサイド膜13を酸素雰囲気中において600℃〜1
000℃で熱処理を行なうと、チタンシリサイドが軟化し
て流動し始める前に、チタンシリサイド膜13表面の酸化
反応が進み、酸化チタン（TiOx）や酸化シリコン（Si
O2）の膜が形成される。このようにして形成された酸化
膜は、800℃〜1000℃の熱処理時においても軟化するこ
となく、またチタンシリサイド膜13の表面に強固に密着
状態にある。したがって、このチタンシリサイド膜13の
表面の熱酸化を約30秒以上行なって適当な厚さの酸化膜
14が形成されると、その後に800℃〜1000℃でのアニー
ルを行なった際にチタンシリサイドが軟化しても、酸化
膜14によってその流動が阻止される。よってチタンシリ
サイド膜13の凝集が生じることもなく、その膜厚が均一
に保たれて抵抗値の増加が防止されることになる。
なお、酸素雰囲気中の熱処理において、チタンシリサイ
ド膜13の凝集が生じないのは、チタンシリサイド膜が軟
化して流動をし始めるより前に、それを阻止する酸化膜
14が形成されるためであると考えられる。
第２図のグラフに、酸化膜14の形成によるチタンシリサ
イド膜３の凝集抑制の効果を実証する実験データを示
す。このグラフのデータは、約48nmのチタンシリサイド
膜形成後に、酸素雰囲気中で800℃〜900℃,30秒〜90秒
の熱処理を行なった膜に対して凝集性を調べた結果を示
している。凝集性の評価は、熱酸化を経たチタンシリサ
イド膜13上に200nmのシリコン酸化膜をCVD法で堆積した
後に、900℃の窒素雰囲気中で熱処理した場合のチタン
シリサイド膜のシート抵抗を、所定の熱処理時間ごとに
測定することによって行なった。
この測定結果から、チタンシリサイド形成後に酸素雰囲
気中で熱処理を施すことにより、その後の熱処理に伴な
う抵抗上昇が大幅に抑制されていることがわかる。
以上述べたように本実施例によれば、チタンシリサイド
を適用したサリサイドトランジスタの製造工程におい
て、層間絶縁膜８のリフローあるいはSACの熱拡散を目
的とするアニールの際のチタンシリサイド膜13の凝集を
抑制することができる。したがって、ゲート電極３およ
びソース／ドレイン領域の抵抗を低く保つことができる
とともに、ソース／ドレイン領域の接合リーク特性の劣
化も防止され、高性能のサリサイドトランジスタを得る
ことができる。
なお上記実施例では、チタンシリサイド膜形成直後に酸
素雰囲気中の熱処理を行なう方法について示したが、形
成されたチタンシリサイド膜の表面に300nm程度以下の
膜厚のシリコン酸化膜を形成後に、酸素雰囲気中の熱処
理を行なっても、同様の効果を得ることができる。たと
えば、チタンシリサイド膜形成後に、100nmのシリコン
酸化膜をCVD法で堆積し、その後800℃〜950℃で酸素雰
囲気中の熱処理を30分間施した場合の、第２図と同様の
グラフを第３図に示す。シリコン酸化膜形成後の酸素雰
囲気中での熱処理によっても、その後の900℃でのアニ
ールによる抵抗の上昇は極めて小さく、凝集耐性が改善
されていることがわかる。これは、熱酸化中に酸素がシ
リコン酸化膜中を容易に拡散することによるものと考え
られる。
第３図のグラフに示したのは、チタンシリサイド膜表面
にシリコン酸化膜を形成した後に熱酸化した場合の例で
あるが、シリコン酸化膜にリンやほう素をドープしたPS
GやBPSGの膜の場合にも同様な特性が得られることが確
認されている。
上記実施例は、チタンシリサイドを用いたサリサイドト
ランジスタに本発明を適用した場合の例を示したが、本
発明の用途はこれに限られるものではない。
たとえば、MOS型電界効果トランジスタのゲート電極表
面あるいはソース／ドレイン領域表面のいずれか一方に
チタンシリサイドを形成することもできる。この場合
は、チタン膜を堆積させる時点で、チタンシリサイドを
形成不要なシリコン表面にマスクを施せばよい。
また第４図に示すようなスタックドキャパシタ型メモリ
セルのビット線形成に、本発明の高耐熱チタンシリサイ
ドを適用することも可能である。スタックドキャパシタ
型メモリセルは、DRAM用のメモリセルとして有用であ
る。このメモリセルは、第４図を参照して、シリコン基
板21の主面上に拡散形成された不純物拡散層22に接して
形成された下部電極23と、電荷蓄積用絶縁膜24を介して
形成された上部電極25の間に電荷が蓄積される。このよ
うに構成されたキャパシタ部は、素子分離領域26で分離
されるとともに層間絶縁膜27で覆われている。キャパシ
タ部は複数個配列されており、ワード線28とビット線29
により相互に配線されている。ビット線の形成には、通
常アルミ線なども用いられるが、高集積化に伴なって比
抵抗の小さいチタンシリサイド適用の要請も強い。チタ
ンシリサイドでビット線を形成する場合には、まず層間
絶縁膜27で覆われた素子の表面上の、ビット線29を形成
すべき領域にCVD法などによって多結晶シリコン膜を形
成する。次に、この多結晶シリコン膜上にスパッタリン
グなどによって所定の膜厚のチタン膜を堆積させ、さら
に600℃〜700℃の窒素雰囲気中で所定時間熱処理し、チ
タンシリサイド膜29aを形成する。その後、酸素雰囲気
中において600℃〜1000℃（好ましくは800℃〜900℃）
で熱処理を行なうことにより、チタンシリサイド29aの
表面上にTiOx,SiO2などの酸化膜が形成される。この場
合においても、ビット線29と不純物拡散層22bとの接合
面における接触抵抗を低減させる目的で、ビット線29形
成後に800℃〜1000℃でのアニールが必要となる。よっ
て酸化膜29bを形成しなければ、アニールの際にチタン
シリサイド膜29aが凝集してしまう。そのため、ビット
線29の抵抗値が増大し、メモリセルの特性が劣化する。
したがってこの場合においても、本発明を適用すること
によって始めて、チタンシリサイドを用いた良質のメモ
リセルが得られることになる。
その他、たとえば相補型MOSトランジスタなどのプレー
ナ構造の配線や、半導体回路の他の一般的な配線形成に
おいて、後にアニールが必要になる場合にも、チタンシ
リサイドを適用することが可能となる。したがって、日
々高集積化が進む半導体装置の配線に、比抵抗の小さい
チタンシリサイドを適用するという業界の要請に幅広く
応えることができる。
［発明の効果］ 本発明の半導体装置の製造方法によれば、チタンシリサ
イドを予め熱酸化することにより、その表面に形成され
る酸化膜によって、その後のアニール工程におけるチタ
ンシリサイドの凝集が抑制される。したがってチタンシ
リサイド膜の膜厚を均一に保つことができ、アニールに
よるチタンシリサイド膜の抵抗の増加を極めて小さくす
ることができる。その結果、高融点金属シリサイドの中
でも最も比抵抗の小さいチタンシリンダを、サリサイド
トランジスタやメモリセルなどに幅広く適用できるよう
になり、高集積化が進む半導体装置へのチタンシリサイ
ドを適用可能にするという業界の要請に応えることが可
能となる。
また、本発明の半導体装置によれば、表面層が酸化チタ
ンを含む酸化膜とされたチタンシリサイド膜としている
ので、表面層の酸化膜とチタンシリサイド膜とは強固の
密着状態にあり、かつ、表面層の酸化膜が耐熱性を有し
ているため、チタンシリサイドの凝集が抑制でき、導電
層、例えばMOSトランジスタのソース／ドレイン領域や
ゲート電極及びDRAMのビット線などの抵抗を低くできる
という効果を有するものである。
【図面の簡単な説明】
第1A図〜第1F図は、本発明をサリサイドトランジスタの
製造に適用した場合の一実施例の各工程を示す図であ
る。 第２図および第３図は、本発明の製造方法によって形成
されたチタンシリサイド膜の抵抗特性を示す図である。 第４図は、本発明をスタックドキャパシタ型メモリセル
のビット線形成に適用した場合の、断面構造の一例を示
す図である。 第５図は従来の金属シリサイドサリサイドトランジスタ
の構造を示す断面図、第6A図〜第6E図は従来のサリサイ
ドトランジスタの製造工程を示す断面図である。 第7A図〜第7C図は従来法でチタンシリサイド膜を形成し
た場合の、アニール時の凝集の様子を示す断面図、第８
図は従来法で形成されたチタンシリサイド膜の抵抗特性
を示す図である。 図において、１は半導体基板、３はゲート電極、５は拡
散層、13,29aはチタンシリサイド膜、14,29bは酸化膜で
ある。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】シリコン結晶体からなる導電層の表面にチ
    タンを堆積させて、所定厚さのチタン膜を形成する工程
    と、 真空中あるいは酸化反応が生じない雰囲気中において、
    前記チタン膜の熱処理を行い、チタンシリサイド膜を形
    成する工程と、 酸素雰囲気中において、600℃以上1000℃以下の温度で
    所定時間熱処理を行い、前記チタンシリサイド膜の表面
    を酸化する工程と、 この表面層が酸化されたチタンシリサイド膜の表面上に
    層間絶縁膜を形成する工程と、 前記層間絶縁膜に形成されたコンタクトホールを介し、
    前記チタンシリサイド膜を介して前記導電層に電気的に
    接続される配線層を、前記層間絶縁膜上に形成する工程
    と、 を備えた半導体装置の製造方法。
  2. 【請求項２】シリコン結晶体からなる導電層、 この導電層の表面に形成され、表面層が酸化チタンを含
    む酸化膜とされた、前記導電層とによって電極又は配線
    を構成するためのチタンシリサイド膜、 この表面層が酸化されたチタンシリサイド膜の表面上に
    形成された層間絶縁膜、 この層間絶縁膜上に形成され、層間絶縁膜に形成された
    コンタクトホールを介し、前記表面層が酸化されたチタ
    ンシリサイド膜の酸化膜が除去された部分のチタンシリ
    サイド膜を介して前記導電層に電気的に接続される配線
    層を備えた半導体装置。
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