JPH0810792B2 - 多層配線基板の製造方法 - Google Patents
多層配線基板の製造方法Info
- Publication number
- JPH0810792B2 JPH0810792B2 JP3105533A JP10553391A JPH0810792B2 JP H0810792 B2 JPH0810792 B2 JP H0810792B2 JP 3105533 A JP3105533 A JP 3105533A JP 10553391 A JP10553391 A JP 10553391A JP H0810792 B2 JPH0810792 B2 JP H0810792B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- wiring
- thick film
- thin film
- substrate
- Prior art date
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、厚膜配線基板部と薄膜
配線基板部とからなる混成構成の多層配線基板の製造方
法に関する。 【０００２】 【従来の技術】電子計算機等に用いる大容量の混成集積
回路用多層配線基板として、一般に配線を厚膜印刷焼結
方式で形成し、基板および層間絶縁物としてアルミナセ
ラミックを用いた基板が用いられている。ところが近
年、電子計算機において高機能，高速化の要請が強く、
この結果大配線容量の混成集積回路用基板が要求される
ようになった。厚膜アルミナセラミック基板では、配線
密度が印刷工程の精度で限定され（最小可能配線ピッチ
１５０μｍ）るため、配線層５〜１０層、絶縁層５〜１
０層の多層で基板寸法１００ｍｍ の基板が出現してい
る。層数の増大は各層間の接続点数を大幅に増すため、
基板製造歩留の大幅低下をもたらすという欠点がある。
また基板の大型化は、信号伝送路の増大をきたすため高
速化が図れない。 【０００３】そこで、配線形成を半導体工業のプロセス
である薄膜ホトプロセスを用いることが試みられてい
る。薄膜プロセスを用いて多層化した基板では、電子計
算機用混成集積回路基板として必要なコネクタの着脱に
耐える数百本の端子をとりだすことは一般に困難であ
る。この端子に関しては基板裏面全域に焼結タングステ
ンにＮｉメッキしたピン接続部を配列し、この接続部に
銀ろうあるいははんだろうでリードピンを接続している
従来の厚膜多層配線基板が適している。ところで高密
度，高速化を要する回路領域は論理信号回路である。電
源回路グランド層は、従来の厚膜多層配線の配線密度で
十分余裕がある。したがって、論理信号層を薄膜基板部
として形成し、電源グランド層やリードピン端子部を厚
膜基板部として形成した薄膜−厚膜混成方式で高密度，
高速基板を達成できる。 【０００４】薄膜−厚膜混成方式の多層配線基板の製造
は、第１図に示す工程でできる。焼結タングステンから
なる電源・グランド層２・リードピン端子部３を含む厚
膜基板部１０を通常の厚膜多層基板の製法であるグリー
ンシート法で形成する。薄膜基板部の配線と接続する厚
膜基板部の配線端子４をアルミナ絶縁層５のスルーホー
ルに穴うめして形成しておく。この厚膜基板部１０の上
面に薄膜基板部の配線となる整合層６を通常の薄膜プロ
セスである抵抗加熱蒸着あるいはスパッタにてＡｌある
いはＣｒ／Ｃｕ／Ｃｒで形成し、ネガ型レジストを用い
るホトリソエッチングで整合層６をパターン化する。こ
のとき、配線端子４と整合層６を必ず重ねあわせる。厚
膜基板部１０は製造時の焼結収縮にばらつきがあり、配
線端子４の位置ばらつきは基板中心からみてその位置の
中心からの距離の０．６〜１．０％となる。このため、
両基板部の接続を基板全域で図るためには、位置ばらつ
きの幅を配線端子４あるいは整合層６の接続部に与えな
ければならない。このため、整合層６は高密度配線化が
図れるホトリソエッチング工程を用いながら、厚膜配線
基板部の配線密度と同じにしなければならない。この上
に通常の薄膜プロセスで形成するＳｉＯ2やポリイミド
膜を絶縁層７とし、そのスルーホール８をホトリソエッ
チングで形成する。こののち、絶縁層７の上面に薄膜基
板部の配線６１を整合層６と同様に形成し、更に絶縁層
７１、スルーホール８１を絶縁層７、スルーホール８と
同様に形成する。これらの工程を繰返して薄膜基板部１
１を形成し、高密度、高速用の多層配線基板となる。 【０００５】この多層配線基板では、高密度化になんら
寄与しない厚膜−薄膜接続の適合のための層が整合層６
および絶縁層７と２層要しており、このため、工程が冗
長され、歩留まり低下の原因となっている。 【０００６】また、第１図の配線端子４には、整合層６
で覆われない個所が必ず発生する。これは整合層６のパ
ターン化時の金属エッチング用のエッチング液が配線端
子４に触れるため、配線端子４を酸化(腐食)させ、信頼
性を落す原因となる。また、厚膜基板部１０の表面粗さ
は通常３〜４μｍあるため、整合層６のホトリソエッチ
ングが困難であり、配線抵抗の安定性が悪いことがわか
っている。 【０００７】本発明の目的は、以上の製造上の欠点を除
き、厚膜配線基板部と薄膜配線基板部とからなる混成構
成の多層配線基板の製造方法を提供することにある。 【０００８】 【課題を解決するための手段】上記目的は、厚膜配線基
板部のスルーホールを焼結収縮による位置ずれ量を見込
んだ大きさとし、該スルーホールに配線端子を形成し、
該厚膜配線基板部の上部面に整合層を介することなく絶
縁層を直に形成し、該絶縁層の一部にホトリソエッチン
グ法によりスルーホールを形成し、該スルーホールを介
して前記配線端子と薄膜配線基板部との接続を行なうこ
とを特徴とする厚膜配線基板部と薄膜配線基板部とから
なる混成構成の多層配線基板の製造方法により達成され
る。 【０００９】 【作用】本発明は、従来技術の整合層が担っていた厚膜
配線基板部の焼結収縮による位置ずれによっても該厚膜
配線基板部と薄膜配線基板部とを適合できるという機能
を厚膜配線基板部のスルーホールに形成した配線端子に
担わせることにした。即ち、厚膜配線基板部のスルーホ
ールの大きさを、該厚膜配線基板部の焼結収縮による位
置ずれ量を見込んだ大きさとしたのである。その結果、
本発明では、従来技術において必要であった適合のため
の整合層が不要となり、整合層の形成時に薄膜プロセ
スとして用いる金属エッチング用のホトリソエッチング
液が厚膜配線基板部の配線端子４に触れて酸化(腐食)を
引き起こし、信頼性を低下させるという問題はなくな
り、また、表面が粗い厚膜配線基板部上に苦労して薄
膜プロセスであるホトリソエッチングを行ない、整合層
を形成する必要がなくなった。 【００１０】 【実施例】以下第２図に示す実施例により、本発明を具
体的に説明する。同図（ａ）は厚膜配線基板部を作る方
法を説明する図、同図（ｂ）は厚膜配線基板部に薄膜配
線基板部を形成する方法を説明する図である。 【００１１】 【実施例】第２図に示す１０は、タングステンの焼結体
からなる電源配線層やグランド層２を含む、グリーンシ
ート法で製造したアルミナ厚膜多層配線基板部１０であ
る。配線端子４はアルミナ絶縁層５のスルーホールにタ
ングステンペーストを穴うめ焼結して形成されている。
配線端子４の径は、接続する薄膜のスルーホール径に寸
法ばらつきを加えた径とする。寸法ばらつきの式は、 (寸法ばらつき)＝(グリーンシート法での焼結収縮ばらつき)×(基板の長辺寸法) ×１／２ であり、ここで、(グリーンシート法での焼結収縮ばら
つき)を０．６〜１．０％、(基板の長辺寸法)を５０ｍ
ｍとすると、 (寸法ばらつき)＝(０．６〜１．０％)×(５０ｍｍ)×１／２ ＝０．１５〜０．２５ｍｍ となる。そして、薄膜のスルーホール径を５０μｍとす
ると、配線端子４の径は、２００〜３００μｍとなる。
基板部１０の裏面には焼結タングステンパッドに銀ろう
で接続されたリードピン９がついている。配線端子４
は、アルミナ絶縁層５の上面と同一平面もしくは１０μ
ｍ以下で突出するように形成されている。この基板部１
０にポリイミド樹脂をスピンコーティング方式で塗布
し、熱硬化して絶縁層７を形成する。この絶縁層７にネ
ガ型レジスト(例えば、東京応化製のＯＭＲ８３)をコー
ティングし、レジストを紫外線露光でパターン化し、湿
式エッチングで配線端子４の上部の絶縁層７にスルーホ
ール８を形成する。ここで用いるエッチング液は絶縁膜
用のものであり、金属用のものとはエッチング液の種類
が異なる。このため、絶縁膜用のエッチング液は金属で
構成される配線端子４には実質的に悪影響を与えない。
また、スルーホール８の形成にネガ型レジストを用いる
のは、厚膜基板部１０が硬く、そり、うねりがあるた
め、硬くて壊れやすいポジ型レジストでは露光時にマス
クとの接触でレジストがはく離し、絶縁層７にピンホー
ルが発生するのを避けることにある。そして配線端子４
の上面をアルミナ絶縁層の上面より沈めないのは、ネガ
型レジストを用いるので、露光時にマスクと間隔があく
と紫外光のまわりこみでスルーホール８が形成できなく
なるのを避けるためである。スルーホール８の形成後、
抵抗加熱あるいは、エレクトロンビーム蒸着スパッタな
どでアルミあるいはチタン＋銅＋チタンからなる配線６
１を形成し、通常のホトリソ工程でパターン化する。こ
の配線６１のパターン化は、表面粗さの大きい厚膜多層
配線基板部１０(表面粗さ４〜６μｍ)上ではなく、滑ら
かな絶縁層７の上で行なうため、２０〜４０μｍピッチ
での高密度な配線化ができ、かつ、ピンホールの発生を
抑制できる。また、前述したように、配線６１のパター
ン化は絶縁層７の上で行なわれるものであり、従来技術
のように配線端子４上にて整合層６を金属用のエッチン
グ液を用いてパターン化することで配線端子４をもエッ
チングするような心配はない。以降、この上部にポリイ
ミド樹脂層７１と配線６１を繰返し形成し、薄膜多層配
線基板部１１を形成する。なお、リードピン９は、薄膜
配線基板部１１を形成したあとに付けてもよい。 【００１２】 【発明の効果】以上のように、本発明によれば、従来の
厚膜多層配線基板より２〜３倍の高密度化図れる。ま
た、配線総数、スルーホール接続数が大幅に低減でき、
製品歩留まりが向上する。
配線基板部とからなる混成構成の多層配線基板の製造方
法に関する。 【０００２】 【従来の技術】電子計算機等に用いる大容量の混成集積
回路用多層配線基板として、一般に配線を厚膜印刷焼結
方式で形成し、基板および層間絶縁物としてアルミナセ
ラミックを用いた基板が用いられている。ところが近
年、電子計算機において高機能，高速化の要請が強く、
この結果大配線容量の混成集積回路用基板が要求される
ようになった。厚膜アルミナセラミック基板では、配線
密度が印刷工程の精度で限定され（最小可能配線ピッチ
１５０μｍ）るため、配線層５〜１０層、絶縁層５〜１
０層の多層で基板寸法１００ｍｍ の基板が出現してい
る。層数の増大は各層間の接続点数を大幅に増すため、
基板製造歩留の大幅低下をもたらすという欠点がある。
また基板の大型化は、信号伝送路の増大をきたすため高
速化が図れない。 【０００３】そこで、配線形成を半導体工業のプロセス
である薄膜ホトプロセスを用いることが試みられてい
る。薄膜プロセスを用いて多層化した基板では、電子計
算機用混成集積回路基板として必要なコネクタの着脱に
耐える数百本の端子をとりだすことは一般に困難であ
る。この端子に関しては基板裏面全域に焼結タングステ
ンにＮｉメッキしたピン接続部を配列し、この接続部に
銀ろうあるいははんだろうでリードピンを接続している
従来の厚膜多層配線基板が適している。ところで高密
度，高速化を要する回路領域は論理信号回路である。電
源回路グランド層は、従来の厚膜多層配線の配線密度で
十分余裕がある。したがって、論理信号層を薄膜基板部
として形成し、電源グランド層やリードピン端子部を厚
膜基板部として形成した薄膜−厚膜混成方式で高密度，
高速基板を達成できる。 【０００４】薄膜−厚膜混成方式の多層配線基板の製造
は、第１図に示す工程でできる。焼結タングステンから
なる電源・グランド層２・リードピン端子部３を含む厚
膜基板部１０を通常の厚膜多層基板の製法であるグリー
ンシート法で形成する。薄膜基板部の配線と接続する厚
膜基板部の配線端子４をアルミナ絶縁層５のスルーホー
ルに穴うめして形成しておく。この厚膜基板部１０の上
面に薄膜基板部の配線となる整合層６を通常の薄膜プロ
セスである抵抗加熱蒸着あるいはスパッタにてＡｌある
いはＣｒ／Ｃｕ／Ｃｒで形成し、ネガ型レジストを用い
るホトリソエッチングで整合層６をパターン化する。こ
のとき、配線端子４と整合層６を必ず重ねあわせる。厚
膜基板部１０は製造時の焼結収縮にばらつきがあり、配
線端子４の位置ばらつきは基板中心からみてその位置の
中心からの距離の０．６〜１．０％となる。このため、
両基板部の接続を基板全域で図るためには、位置ばらつ
きの幅を配線端子４あるいは整合層６の接続部に与えな
ければならない。このため、整合層６は高密度配線化が
図れるホトリソエッチング工程を用いながら、厚膜配線
基板部の配線密度と同じにしなければならない。この上
に通常の薄膜プロセスで形成するＳｉＯ2やポリイミド
膜を絶縁層７とし、そのスルーホール８をホトリソエッ
チングで形成する。こののち、絶縁層７の上面に薄膜基
板部の配線６１を整合層６と同様に形成し、更に絶縁層
７１、スルーホール８１を絶縁層７、スルーホール８と
同様に形成する。これらの工程を繰返して薄膜基板部１
１を形成し、高密度、高速用の多層配線基板となる。 【０００５】この多層配線基板では、高密度化になんら
寄与しない厚膜−薄膜接続の適合のための層が整合層６
および絶縁層７と２層要しており、このため、工程が冗
長され、歩留まり低下の原因となっている。 【０００６】また、第１図の配線端子４には、整合層６
で覆われない個所が必ず発生する。これは整合層６のパ
ターン化時の金属エッチング用のエッチング液が配線端
子４に触れるため、配線端子４を酸化(腐食)させ、信頼
性を落す原因となる。また、厚膜基板部１０の表面粗さ
は通常３〜４μｍあるため、整合層６のホトリソエッチ
ングが困難であり、配線抵抗の安定性が悪いことがわか
っている。 【０００７】本発明の目的は、以上の製造上の欠点を除
き、厚膜配線基板部と薄膜配線基板部とからなる混成構
成の多層配線基板の製造方法を提供することにある。 【０００８】 【課題を解決するための手段】上記目的は、厚膜配線基
板部のスルーホールを焼結収縮による位置ずれ量を見込
んだ大きさとし、該スルーホールに配線端子を形成し、
該厚膜配線基板部の上部面に整合層を介することなく絶
縁層を直に形成し、該絶縁層の一部にホトリソエッチン
グ法によりスルーホールを形成し、該スルーホールを介
して前記配線端子と薄膜配線基板部との接続を行なうこ
とを特徴とする厚膜配線基板部と薄膜配線基板部とから
なる混成構成の多層配線基板の製造方法により達成され
る。 【０００９】 【作用】本発明は、従来技術の整合層が担っていた厚膜
配線基板部の焼結収縮による位置ずれによっても該厚膜
配線基板部と薄膜配線基板部とを適合できるという機能
を厚膜配線基板部のスルーホールに形成した配線端子に
担わせることにした。即ち、厚膜配線基板部のスルーホ
ールの大きさを、該厚膜配線基板部の焼結収縮による位
置ずれ量を見込んだ大きさとしたのである。その結果、
本発明では、従来技術において必要であった適合のため
の整合層が不要となり、整合層の形成時に薄膜プロセ
スとして用いる金属エッチング用のホトリソエッチング
液が厚膜配線基板部の配線端子４に触れて酸化(腐食)を
引き起こし、信頼性を低下させるという問題はなくな
り、また、表面が粗い厚膜配線基板部上に苦労して薄
膜プロセスであるホトリソエッチングを行ない、整合層
を形成する必要がなくなった。 【００１０】 【実施例】以下第２図に示す実施例により、本発明を具
体的に説明する。同図（ａ）は厚膜配線基板部を作る方
法を説明する図、同図（ｂ）は厚膜配線基板部に薄膜配
線基板部を形成する方法を説明する図である。 【００１１】 【実施例】第２図に示す１０は、タングステンの焼結体
からなる電源配線層やグランド層２を含む、グリーンシ
ート法で製造したアルミナ厚膜多層配線基板部１０であ
る。配線端子４はアルミナ絶縁層５のスルーホールにタ
ングステンペーストを穴うめ焼結して形成されている。
配線端子４の径は、接続する薄膜のスルーホール径に寸
法ばらつきを加えた径とする。寸法ばらつきの式は、 (寸法ばらつき)＝(グリーンシート法での焼結収縮ばらつき)×(基板の長辺寸法) ×１／２ であり、ここで、(グリーンシート法での焼結収縮ばら
つき)を０．６〜１．０％、(基板の長辺寸法)を５０ｍ
ｍとすると、 (寸法ばらつき)＝(０．６〜１．０％)×(５０ｍｍ)×１／２ ＝０．１５〜０．２５ｍｍ となる。そして、薄膜のスルーホール径を５０μｍとす
ると、配線端子４の径は、２００〜３００μｍとなる。
基板部１０の裏面には焼結タングステンパッドに銀ろう
で接続されたリードピン９がついている。配線端子４
は、アルミナ絶縁層５の上面と同一平面もしくは１０μ
ｍ以下で突出するように形成されている。この基板部１
０にポリイミド樹脂をスピンコーティング方式で塗布
し、熱硬化して絶縁層７を形成する。この絶縁層７にネ
ガ型レジスト(例えば、東京応化製のＯＭＲ８３)をコー
ティングし、レジストを紫外線露光でパターン化し、湿
式エッチングで配線端子４の上部の絶縁層７にスルーホ
ール８を形成する。ここで用いるエッチング液は絶縁膜
用のものであり、金属用のものとはエッチング液の種類
が異なる。このため、絶縁膜用のエッチング液は金属で
構成される配線端子４には実質的に悪影響を与えない。
また、スルーホール８の形成にネガ型レジストを用いる
のは、厚膜基板部１０が硬く、そり、うねりがあるた
め、硬くて壊れやすいポジ型レジストでは露光時にマス
クとの接触でレジストがはく離し、絶縁層７にピンホー
ルが発生するのを避けることにある。そして配線端子４
の上面をアルミナ絶縁層の上面より沈めないのは、ネガ
型レジストを用いるので、露光時にマスクと間隔があく
と紫外光のまわりこみでスルーホール８が形成できなく
なるのを避けるためである。スルーホール８の形成後、
抵抗加熱あるいは、エレクトロンビーム蒸着スパッタな
どでアルミあるいはチタン＋銅＋チタンからなる配線６
１を形成し、通常のホトリソ工程でパターン化する。こ
の配線６１のパターン化は、表面粗さの大きい厚膜多層
配線基板部１０(表面粗さ４〜６μｍ)上ではなく、滑ら
かな絶縁層７の上で行なうため、２０〜４０μｍピッチ
での高密度な配線化ができ、かつ、ピンホールの発生を
抑制できる。また、前述したように、配線６１のパター
ン化は絶縁層７の上で行なわれるものであり、従来技術
のように配線端子４上にて整合層６を金属用のエッチン
グ液を用いてパターン化することで配線端子４をもエッ
チングするような心配はない。以降、この上部にポリイ
ミド樹脂層７１と配線６１を繰返し形成し、薄膜多層配
線基板部１１を形成する。なお、リードピン９は、薄膜
配線基板部１１を形成したあとに付けてもよい。 【００１２】 【発明の効果】以上のように、本発明によれば、従来の
厚膜多層配線基板より２〜３倍の高密度化図れる。ま
た、配線総数、スルーホール接続数が大幅に低減でき、
製品歩留まりが向上する。
【図面の簡単な説明】
【図１】薄膜混成多層基板の従来製造方法を説明する
図。 【図２】本発明の実施例を説明する図。 【符号の説明】 １０…厚膜多層配線基板部、１１…薄膜多層配線基板
部、４…厚膜基板部の配線端子、５…厚膜基板部の絶縁
層、７，７１…薄膜基板部の絶縁層、６…整合層、６１
…薄膜基板部の配線、９…リードピン。
図。 【図２】本発明の実施例を説明する図。 【符号の説明】 １０…厚膜多層配線基板部、１１…薄膜多層配線基板
部、４…厚膜基板部の配線端子、５…厚膜基板部の絶縁
層、７，７１…薄膜基板部の絶縁層、６…整合層、６１
…薄膜基板部の配線、９…リードピン。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 亀井 常彰
神奈川県横浜市戸塚区吉田町292番地株式
会社 日立製作所生産技術研究所内
(56)参考文献 特開 昭56−42399（ＪＰ，Ａ)
特開 昭50−28655（ＪＰ，Ａ)
特開 昭53−28266（ＪＰ，Ａ)
Claims (1)
- 【特許請求の範囲】 １．厚膜配線基板部のスルーホールを焼結収縮による位
置ずれ量を見込んだ大きさとし、該スルーホールに配線
端子を形成し、該厚膜配線基板部の上部面に整合層を介
することなく絶縁層を直に形成し、該絶縁層の一部にホ
トリソエッチング法によりスルーホールを形成し、該ス
ルーホールを介して前記配線端子と薄膜配線基板部との
接続を行なうことを特徴とする厚膜配線基板部と薄膜配
線基板部とからなる混成構成の多層配線基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105533A JPH0810792B2 (ja) | 1991-05-10 | 1991-05-10 | 多層配線基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105533A JPH0810792B2 (ja) | 1991-05-10 | 1991-05-10 | 多層配線基板の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17141281A Division JPS5873193A (ja) | 1981-10-28 | 1981-10-28 | 多層配線基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04226097A JPH04226097A (ja) | 1992-08-14 |
| JPH0810792B2 true JPH0810792B2 (ja) | 1996-01-31 |
Family
ID=14410230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105533A Expired - Lifetime JPH0810792B2 (ja) | 1991-05-10 | 1991-05-10 | 多層配線基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810792B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753595B1 (en) * | 2003-01-14 | 2004-06-22 | Silicon Integrated Systems Corp | Substrates for semiconductor devices with shielding for NC contacts |
| JP6375121B2 (ja) * | 2014-02-27 | 2018-08-15 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632800B2 (ja) * | 1973-07-17 | 1981-07-30 | ||
| JPS5328266A (en) * | 1976-08-13 | 1978-03-16 | Fujitsu Ltd | Method of producing multilayer ceramic substrate |
| JPS5642399A (en) * | 1979-09-13 | 1981-04-20 | Fujitsu Ltd | System for producing multilayer wiring board |
-
1991
- 1991-05-10 JP JP3105533A patent/JPH0810792B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04226097A (ja) | 1992-08-14 |
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