JPH0750700B2 - 半導体チップの製造方法 - Google Patents
半導体チップの製造方法Info
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- JPH0750700B2 JPH0750700B2 JP16472089A JP16472089A JPH0750700B2 JP H0750700 B2 JPH0750700 B2 JP H0750700B2 JP 16472089 A JP16472089 A JP 16472089A JP 16472089 A JP16472089 A JP 16472089A JP H0750700 B2 JPH0750700 B2 JP H0750700B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体チップとその製造方法とに関するもの
で、特に、半導体ウエハをダイシング工程によって切分
けて複数の半導体チップを得る際に、各半導体チップ上
の電子素子領域の内部に達するような割れが半導体チッ
プ内に生じないようにするための改良に関する。
で、特に、半導体ウエハをダイシング工程によって切分
けて複数の半導体チップを得る際に、各半導体チップ上
の電子素子領域の内部に達するような割れが半導体チッ
プ内に生じないようにするための改良に関する。
半導体装置の製造技術において周知のように、電子素子
領域の配列が形成された半導体ウエハをダイシングによ
って切分けることにより、それぞれが電子素子領域を有
する複数の半導体チップが得られる。第6A図は、半導体
基板１の一主面上に電子素子領域20の配列が形成された
状態での半導体ウエハの部分断面図であり、この半導体
ウエハの部分平面図である第7A図の6A−6A断面図に相当
する。各電子素子領域20は、少なくともひとつの電子素
子を含んだ活性領域２と、この活性領域２を覆うシリコ
ン酸化膜４を有している。なお、この明細書における
「活性領域」とは、電子素子の動作に関与する構造を総
称する用語であつて、pn接合構造のほか、MOS構造など
の種々の構造を含んでいてもよい。そして、図面中で
は、それらの細部を区別せずに活性領域２として示して
ある。
領域の配列が形成された半導体ウエハをダイシングによ
って切分けることにより、それぞれが電子素子領域を有
する複数の半導体チップが得られる。第6A図は、半導体
基板１の一主面上に電子素子領域20の配列が形成された
状態での半導体ウエハの部分断面図であり、この半導体
ウエハの部分平面図である第7A図の6A−6A断面図に相当
する。各電子素子領域20は、少なくともひとつの電子素
子を含んだ活性領域２と、この活性領域２を覆うシリコ
ン酸化膜４を有している。なお、この明細書における
「活性領域」とは、電子素子の動作に関与する構造を総
称する用語であつて、pn接合構造のほか、MOS構造など
の種々の構造を含んでいてもよい。そして、図面中で
は、それらの細部を区別せずに活性領域２として示して
ある。
各シリコン酸化膜４の上面には、パッシベーション膜と
してシリコン窒化膜10が形成されている。そして、互い
に隣接するシリコン酸化膜４の間には、電子素子領域20
を相互に分離するとともに、ダイシングのための空間を
規定するための分離帯すなわちダイシングライン（スト
リートライン）５が設けられている。
してシリコン窒化膜10が形成されている。そして、互い
に隣接するシリコン酸化膜４の間には、電子素子領域20
を相互に分離するとともに、ダイシングのための空間を
規定するための分離帯すなわちダイシングライン（スト
リートライン）５が設けられている。
この半導体ウエハのダイシング工程では、この工程にお
ける半導体ウエハの部分平面図である第7B図とその6B−
6B断面図である第6B図に示すように、ダイシングライン
５に沿って半導体基板１に切断溝14を形成する。そし
て、この切断溝14を境界として各電子素子領域20を相互
に引離し、それによって半導体ウエハを複数の半導体チ
ップへと分離する。
ける半導体ウエハの部分平面図である第7B図とその6B−
6B断面図である第6B図に示すように、ダイシングライン
５に沿って半導体基板１に切断溝14を形成する。そし
て、この切断溝14を境界として各電子素子領域20を相互
に引離し、それによって半導体ウエハを複数の半導体チ
ップへと分離する。
ところで、このようなダイシング工程において、回転ブ
レードやダイアモンドスクライバを用いる機械的ダイシ
ング法と、レーザスクライバなどを用いる非機械的ダイ
シング法とが知られている。このうち、特に機械的ダイ
シング法を用いた場合には、機械的振動や切削応力が半
導体ウエハに加わるため、切断溝14から電子素子領域20
へと伸びる割れ50が、半導体基板１に発生することがあ
る。そして、この割れ50が活性領域２に達する場合に
は、ダイシングによって得られた半導体チップは不良品
となる場合がある。その結果、ダイシング工程における
歩留まりを向上させることが困難となって、半導体チッ
プ、ひいてはそれを搭載して得られる半導体装置のコス
トアップにもつながるという問題がある。また、割れに
よって半導体装置の信頼性が低下してしまうという問題
もある。
レードやダイアモンドスクライバを用いる機械的ダイシ
ング法と、レーザスクライバなどを用いる非機械的ダイ
シング法とが知られている。このうち、特に機械的ダイ
シング法を用いた場合には、機械的振動や切削応力が半
導体ウエハに加わるため、切断溝14から電子素子領域20
へと伸びる割れ50が、半導体基板１に発生することがあ
る。そして、この割れ50が活性領域２に達する場合に
は、ダイシングによって得られた半導体チップは不良品
となる場合がある。その結果、ダイシング工程における
歩留まりを向上させることが困難となって、半導体チッ
プ、ひいてはそれを搭載して得られる半導体装置のコス
トアップにもつながるという問題がある。また、割れに
よって半導体装置の信頼性が低下してしまうという問題
もある。
この発明は従来技術における上述の問題の克服を意図し
ており、半導体ウエハを切分けるときに電子素子領域の
内部に達する割れを防止することができるような半導体
チップの製造方法を提供することである。
ており、半導体ウエハを切分けるときに電子素子領域の
内部に達する割れを防止することができるような半導体
チップの製造方法を提供することである。
この発明に係る半導体チップの製造方法は、半導体基板
の主面上の分離領域によって相互に分離された電子素子
領域を覆う絶縁層を形成する工程と、分離領域の中間部
において延びる帯状絶縁層を、この帯状絶縁層と電子素
子領域を覆う絶縁層との間にギャップが形成されるよう
に、形成する工程と、分離領域及び帯状絶縁層が形成さ
れた半導体基板の主面上に金属膜を積層し前記ギャップ
に金属シリサイド層を形成する工程と、絶縁層の分離領
域に面した側壁と金属シリサイド層とに対向して配列さ
れた第１及び第４の溝並びに帯状絶縁層の側壁と金属シ
リサイド層とに対向して配列された第２及び第３の溝
を、半導体基板の主面上の分離領域に形成する工程と、
分離領域内に規定された分離線に沿って、第２の溝と第
３の溝との間で半導体ウエハを切る工程と、を備えたも
のである。
の主面上の分離領域によって相互に分離された電子素子
領域を覆う絶縁層を形成する工程と、分離領域の中間部
において延びる帯状絶縁層を、この帯状絶縁層と電子素
子領域を覆う絶縁層との間にギャップが形成されるよう
に、形成する工程と、分離領域及び帯状絶縁層が形成さ
れた半導体基板の主面上に金属膜を積層し前記ギャップ
に金属シリサイド層を形成する工程と、絶縁層の分離領
域に面した側壁と金属シリサイド層とに対向して配列さ
れた第１及び第４の溝並びに帯状絶縁層の側壁と金属シ
リサイド層とに対向して配列された第２及び第３の溝
を、半導体基板の主面上の分離領域に形成する工程と、
分離領域内に規定された分離線に沿って、第２の溝と第
３の溝との間で半導体ウエハを切る工程と、を備えたも
のである。
［作用］ 上記のように構成された半導体チップの製造方法におい
ては、絶縁層の分離領域に面した側壁と金属シリサイド
層とに対向して配列された第１及び第４の溝並びに帯状
絶縁層の側壁と金属シリサイド層とに対向して配列され
た第２及び第３の溝を、半導体基板の主面上の分離領域
に形成し、第２の溝と第３の溝との間で半導体ウエハを
切り分けるので、半導体ウエハを切り分ける際に発生す
る割れが第１乃至第４の溝の位置で止まる。
ては、絶縁層の分離領域に面した側壁と金属シリサイド
層とに対向して配列された第１及び第４の溝並びに帯状
絶縁層の側壁と金属シリサイド層とに対向して配列され
た第２及び第３の溝を、半導体基板の主面上の分離領域
に形成し、第２の溝と第３の溝との間で半導体ウエハを
切り分けるので、半導体ウエハを切り分ける際に発生す
る割れが第１乃至第４の溝の位置で止まる。
第1A図〜第1L図は、この発明の一実施例による半導体チ
ップの製造方法を、主要な製造段階における断面図とし
て示す図である。まず、第1A図に示すように、ウエハ状
態のシリコン基板１を準備する。そして、第1B図に示す
ように、シリコン基板１の一主面上に、活性領域２の配
列を形成する。この活性領域２のそれぞれの中には少な
くともひとつの電子素子が形成されているが、既述した
第6A図と同様に、活性領域２の内部構成は省略して描か
れている。また、第1B図中には示されていないが、活性
領域２はシリコン基板１上においてマトリクス状に配列
されている。そして、互いに隣接する活性領域２の間に
は、それらを互いに分離するエリア３が設けられてい
る。
ップの製造方法を、主要な製造段階における断面図とし
て示す図である。まず、第1A図に示すように、ウエハ状
態のシリコン基板１を準備する。そして、第1B図に示す
ように、シリコン基板１の一主面上に、活性領域２の配
列を形成する。この活性領域２のそれぞれの中には少な
くともひとつの電子素子が形成されているが、既述した
第6A図と同様に、活性領域２の内部構成は省略して描か
れている。また、第1B図中には示されていないが、活性
領域２はシリコン基板１上においてマトリクス状に配列
されている。そして、互いに隣接する活性領域２の間に
は、それらを互いに分離するエリア３が設けられてい
る。
次の製造工程を示す第1C図において、各活性領域１を個
別に覆うように、シリコン酸化膜4aが形成される。シリ
コン酸化膜4aの厚さは、たとえば3000〜3500Åである。
活性領域２のそれぞれが電子素子領域20のひとつずつに
割当てられることにより、シリコン酸化膜4aのそれぞれ
の広がりが、電子素子領域20のそれぞれの広がりを規定
する。また、互いに隣接する電子素子領域20の間には、
所定の幅を有する分離帯５が存在している。
別に覆うように、シリコン酸化膜4aが形成される。シリ
コン酸化膜4aの厚さは、たとえば3000〜3500Åである。
活性領域２のそれぞれが電子素子領域20のひとつずつに
割当てられることにより、シリコン酸化膜4aのそれぞれ
の広がりが、電子素子領域20のそれぞれの広がりを規定
する。また、互いに隣接する電子素子領域20の間には、
所定の幅を有する分離帯５が存在している。
第2A図は、第1C図に対応する平面図であって、第2A図の
Ｃ−Ｃ断面が第1C図で表現されている。電子素子領域20
がマトリクス状に配列していることに対応して、分離帯
５はラティス状に配列している。分離帯５は後のダイシ
ング工程においてダイシングラインとなる領域である。
Ｃ−Ｃ断面が第1C図で表現されている。電子素子領域20
がマトリクス状に配列していることに対応して、分離帯
５はラティス状に配列している。分離帯５は後のダイシ
ング工程においてダイシングラインとなる領域である。
そして、その後に、シリコン基板１の上面の全域にわた
って、シリコン膜4b（第1D図）をCVD法によって堆積さ
せる。このシリコン酸化膜4bの厚さは、たとえば4000〜
4500Åである。次に、写真製版法を用いてシリコン酸化
膜4bを選択的に取除き、第1E図に示すように、分離帯５
の中央部のシリコン酸化膜4dと、電子素子領域20上のシ
リコン酸化膜4cとを残す。シリコン酸化膜4aと4cとは同
一の材料で形成されているため、これらは全体として、
厚さ7000〜9000Åのシリコン酸化膜４となる。したがっ
て、後述する第1F図〜第1L図および第3A図，第3B図で
は、シリコン酸化膜4a,4cの境界線は示されていない。
分離帯５の中央部に残ったシリコン酸化膜4dの厚さＤ
は、4000〜4500Åである。
って、シリコン膜4b（第1D図）をCVD法によって堆積さ
せる。このシリコン酸化膜4bの厚さは、たとえば4000〜
4500Åである。次に、写真製版法を用いてシリコン酸化
膜4bを選択的に取除き、第1E図に示すように、分離帯５
の中央部のシリコン酸化膜4dと、電子素子領域20上のシ
リコン酸化膜4cとを残す。シリコン酸化膜4aと4cとは同
一の材料で形成されているため、これらは全体として、
厚さ7000〜9000Åのシリコン酸化膜４となる。したがっ
て、後述する第1F図〜第1L図および第3A図，第3B図で
は、シリコン酸化膜4a,4cの境界線は示されていない。
分離帯５の中央部に残ったシリコン酸化膜4dの厚さＤ
は、4000〜4500Åである。
第1E図に対応する平面図が第2B図に示されており、第2B
図のＥ−Ｅ断面が第1E図で表現されている。酸化シリコ
ン膜4dは分離帯５の中央部のみに形成されて分離帯５の
長手方向に沿って伸びているため、第1E図からわかるよ
うに、酸化シリコン膜4dと４との間にはギャップスペー
ス７が存在する。
図のＥ−Ｅ断面が第1E図で表現されている。酸化シリコ
ン膜4dは分離帯５の中央部のみに形成されて分離帯５の
長手方向に沿って伸びているため、第1E図からわかるよ
うに、酸化シリコン膜4dと４との間にはギャップスペー
ス７が存在する。
次の工程（第1F図）では、シリコン基板１上面の全域に
わたって、スパッタリング法により白金膜８を形成す
る。この白金膜８の形成は、電子素子領域20における配
線工程との関連で行ってもよい。そして、第1F図の状態
となっているウエハを加熱炉に入れ、所定の時間だけこ
のウエハを加熱して白金タクシーを行う。すると、第1G
図に示すように、白金膜８のうちギャップスペース７の
底面エリアに存在する部分が、シリコン基板１から拡散
してきたシリコン原子を受入れて、白金シリサイド膜９
となる。白金膜８の残りの部分はシリコン酸化膜4dまた
は４と接触しており、白金と酸化シリコンとは熱反応し
ないため、これらの部分は白金のままである。また、白
金シリサイド膜９の両側面9aには白金の薄い層（第1G図
には図示せず。）が残る。それは、この両側面9aがシリ
コン基板１に接触しておらず、シリコンと白金との反応
が実質的に生じないためである。
わたって、スパッタリング法により白金膜８を形成す
る。この白金膜８の形成は、電子素子領域20における配
線工程との関連で行ってもよい。そして、第1F図の状態
となっているウエハを加熱炉に入れ、所定の時間だけこ
のウエハを加熱して白金タクシーを行う。すると、第1G
図に示すように、白金膜８のうちギャップスペース７の
底面エリアに存在する部分が、シリコン基板１から拡散
してきたシリコン原子を受入れて、白金シリサイド膜９
となる。白金膜８の残りの部分はシリコン酸化膜4dまた
は４と接触しており、白金と酸化シリコンとは熱反応し
ないため、これらの部分は白金のままである。また、白
金シリサイド膜９の両側面9aには白金の薄い層（第1G図
には図示せず。）が残る。それは、この両側面9aがシリ
コン基板１に接触しておらず、シリコンと白金との反応
が実質的に生じないためである。
次に、第1G図の状態のウエハを王水に浸漬させ、それに
よって白金膜８を取除く。さらに、電子素子領域20上の
アルミ配線（図示せず）などを設ける。これらの工程を
経たウエハの断面が第1H図に、また、その部分拡大図が
第3A図に示されている。第1H図において、分離帯すなわ
ちダイシングライン５の幅Ｗは約60μｍ、シリコン酸化
膜4dの幅W0は約50μｍ、そして、ギャップスペース７の
幅W1は約５μｍである。また、白金シリサイド膜９の両
側面9a（第3A図）とシリコン酸化膜4d,4との間の白金は
王水によって除去されるため、白金シリサイド膜９とシ
リコン酸化膜4d,4との間にはギャップ7a,7bが形成され
る。そして、このギャップ7a,7b底面は、シリコン基板
１の露出面1a,1bとなっている。
よって白金膜８を取除く。さらに、電子素子領域20上の
アルミ配線（図示せず）などを設ける。これらの工程を
経たウエハの断面が第1H図に、また、その部分拡大図が
第3A図に示されている。第1H図において、分離帯すなわ
ちダイシングライン５の幅Ｗは約60μｍ、シリコン酸化
膜4dの幅W0は約50μｍ、そして、ギャップスペース７の
幅W1は約５μｍである。また、白金シリサイド膜９の両
側面9a（第3A図）とシリコン酸化膜4d,4との間の白金は
王水によって除去されるため、白金シリサイド膜９とシ
リコン酸化膜4d,4との間にはギャップ7a,7bが形成され
る。そして、このギャップ7a,7b底面は、シリコン基板
１の露出面1a,1bとなっている。
次の工程（第1I図）では、シリコン基板１の上面の全域
にわたって、パッシベーション膜としての窒化シリコン
膜10を、プラズマCVD法を用いて形成する。そして、窒
化シリコン膜10のうち、シリコン酸化膜４の上に存在す
る部分を覆うように、レジスト膜11を形成する。次に、
CF4−O2系ガスを用いたプラズマエッチングにより、窒
化シリコン膜10を選択的に除去する。
にわたって、パッシベーション膜としての窒化シリコン
膜10を、プラズマCVD法を用いて形成する。そして、窒
化シリコン膜10のうち、シリコン酸化膜４の上に存在す
る部分を覆うように、レジスト膜11を形成する。次に、
CF4−O2系ガスを用いたプラズマエッチングにより、窒
化シリコン膜10を選択的に除去する。
この除去処理におけるエッチング時間を、窒化シリコン
膜10のうちレジスト膜11に覆われていない部分が完全に
除去されるための時間よりも、約10％（たとえば30秒か
ら１分程度）長い時間に設定する。すると、プラズマ状
態のガスがギャップ7a,7b（第3A図）を通ってシリコン
基板１の露出面1a,1bに到達し、この露出面1a,1bの下部
に存在するシリコン基板１の部分がエッチングされる。
その結果、第1J図および第3B図に示すように、ギャップ
7a,7bの下に空洞12,13が形成される。この空洞12,13の
形成において、白金シリサイド膜９はマスクとして機能
する。空洞12,13のそれぞれの深さＨ（第3B図）は、約
１μｍが望ましい。
膜10のうちレジスト膜11に覆われていない部分が完全に
除去されるための時間よりも、約10％（たとえば30秒か
ら１分程度）長い時間に設定する。すると、プラズマ状
態のガスがギャップ7a,7b（第3A図）を通ってシリコン
基板１の露出面1a,1bに到達し、この露出面1a,1bの下部
に存在するシリコン基板１の部分がエッチングされる。
その結果、第1J図および第3B図に示すように、ギャップ
7a,7bの下に空洞12,13が形成される。この空洞12,13の
形成において、白金シリサイド膜９はマスクとして機能
する。空洞12,13のそれぞれの深さＨ（第3B図）は、約
１μｍが望ましい。
一方、エッチング時のアンダーカットによって、空洞1
2,13は横方向にも伸びる。その結果、空洞12,13の断面
形状は円弧または楕円弧に近い形状となり、深さＨを深
くとろうとすると、空洞12,13の横方向のサイズも増加
する。これら２つの空洞12,13が互いに連通してしまわ
ないためには、空洞12,13の横方向（つまり、シリコン
基板１の主面に平行な方向）の幅の1/2に相当する長さd
1が、白金シリサイド膜９の横方向の幅の1/2に相当する
長さd2よりも小さいことが必要である。白金シリサイド
膜９の横方向の幅W1（第1H図）が約５μｍであるときに
は、長さd1が約2.5μｍ以下となるようにエッチング時
間を定める。深さＨに対する上述の数値例すなわち１μ
ｍは、この条件を満足しつつ、後のダイシング工程では
割れのコントロール能力を十分に発揮し得る空洞12,13
を与える。
2,13は横方向にも伸びる。その結果、空洞12,13の断面
形状は円弧または楕円弧に近い形状となり、深さＨを深
くとろうとすると、空洞12,13の横方向のサイズも増加
する。これら２つの空洞12,13が互いに連通してしまわ
ないためには、空洞12,13の横方向（つまり、シリコン
基板１の主面に平行な方向）の幅の1/2に相当する長さd
1が、白金シリサイド膜９の横方向の幅の1/2に相当する
長さd2よりも小さいことが必要である。白金シリサイド
膜９の横方向の幅W1（第1H図）が約５μｍであるときに
は、長さd1が約2.5μｍ以下となるようにエッチング時
間を定める。深さＨに対する上述の数値例すなわち１μ
ｍは、この条件を満足しつつ、後のダイシング工程では
割れのコントロール能力を十分に発揮し得る空洞12,13
を与える。
第3B図からわかるように、空洞12,13は閉鎖空洞ではな
く、ギャップスペース7a,7bへ連通する開口を持った凹
溝と見なすことができる。第1J図に対応した平面図であ
る第2C図では、空洞12,13は描かれていないが、その部
分拡大図である第2D図には、白金シリサイド膜９の両エ
ッジE1,E2を軸線とする空洞12,13が破線によって示され
ている。ただし、第2C図のＪ−Ｊ断面が第1J図に相当す
る。
く、ギャップスペース7a,7bへ連通する開口を持った凹
溝と見なすことができる。第1J図に対応した平面図であ
る第2C図では、空洞12,13は描かれていないが、その部
分拡大図である第2D図には、白金シリサイド膜９の両エ
ッジE1,E2を軸線とする空洞12,13が破線によって示され
ている。ただし、第2C図のＪ−Ｊ断面が第1J図に相当す
る。
第2D図からわかるように、互いに隣接する２つの電子素
子領域20の間には、２つの空洞12と２つの空洞13との、
合計４つの空洞が存在する。すなわち、互いに隣接する
２つの電子素子領域20の間に存在する空洞（凹溝）の数
をＮとしたとき、この実施例ではＮ＝４となっている。
また、空洞12,13の各々は、電子素子領域20を取囲むよ
うに伸びている。
子領域20の間には、２つの空洞12と２つの空洞13との、
合計４つの空洞が存在する。すなわち、互いに隣接する
２つの電子素子領域20の間に存在する空洞（凹溝）の数
をＮとしたとき、この実施例ではＮ＝４となっている。
また、空洞12,13の各々は、電子素子領域20を取囲むよ
うに伸びている。
第1K図はダイシング工程を示している。シリコン酸化膜
4dの上面中心部に、分離溝５の長手方向（つまり第1K図
の紙面に垂直な方向）に伸びる切断線（図示せず）が設
定され、この切断線に沿って切断溝14が形成される。切
断溝14は、たとえばシリコン基板１の厚さの約半分に相
当する深さを有し、ブレードスクライバを用いて形成さ
れる。この切断溝14の形成を通じて、シリコン酸化膜4d
は一対のシリコン酸化膜4eへと分離される。このダイシ
ング工程において、切断溝14から伸びる割れ15が、シリ
コン基板１に発生することがある。しかしながら、ほと
んどの場合、この割れ15は空洞12に向って伸びて、この
空洞12で止まる。その結果、割れが電子素子領域20の内
部、とくに活性領域２に及ぶことはほとんどない。割れ
を空洞12において止めることができない場合でも、第1K
図中に仮想線の割れ16で示すように、この割れは他方の
空洞13において止めることができる。
4dの上面中心部に、分離溝５の長手方向（つまり第1K図
の紙面に垂直な方向）に伸びる切断線（図示せず）が設
定され、この切断線に沿って切断溝14が形成される。切
断溝14は、たとえばシリコン基板１の厚さの約半分に相
当する深さを有し、ブレードスクライバを用いて形成さ
れる。この切断溝14の形成を通じて、シリコン酸化膜4d
は一対のシリコン酸化膜4eへと分離される。このダイシ
ング工程において、切断溝14から伸びる割れ15が、シリ
コン基板１に発生することがある。しかしながら、ほと
んどの場合、この割れ15は空洞12に向って伸びて、この
空洞12で止まる。その結果、割れが電子素子領域20の内
部、とくに活性領域２に及ぶことはほとんどない。割れ
を空洞12において止めることができない場合でも、第1K
図中に仮想線の割れ16で示すように、この割れは他方の
空洞13において止めることができる。
空洞12,13のうち、切断溝14により近い側に位置する空
洞12が特に重要である。それは、空洞12は活性領域２か
ら比較的遠い位置にあるため、割れを活性領域２から遠
い位置で止めることができるからである。
洞12が特に重要である。それは、空洞12は活性領域２か
ら比較的遠い位置にあるため、割れを活性領域２から遠
い位置で止めることができるからである。
互いに隣接する２つの電子素子領域20の間には、合計４
本の空洞12,13が存在する。そして、これら４本の空洞
は、３つの配列間隔スペース、すなわち、第1K図の左側
に存在する空洞12,13の間の第１のスペース、２つの空
洞12の間の第２のスペース、そして、第1K図の右側に存
在する空洞12,13の間の第３のスペースと、交互に配列
している。切断線14がこれらの３つの配列間隔スペース
のうちのひとつ、すなわち第２のスペース中に設定され
ているため、切断線14は、４本の空洞12,13を第1K図の
左側に存在する第１の空洞グループG1と、第1K図の右側
に存在する第２の空洞グループG2とに分類する境界線と
なっている。一般に、Ｎを２以上の整数として、Ｎ本の
空洞（凹溝）は（Ｎ−１）個の配列間隔スペースと交互
に配列するように形成され、これらの配列間隔スペース
のうちのひとつの中に切断溝が形成される。その結果、
N1,N2を、 N1＋N2＝Ｎ …（１） を満足する正整数としたとき、Ｎ本の空洞は、一方の電
子素子領域側のN1本の空洞と、他方の電子素子領域側の
N2本の空洞とに分離される。
本の空洞12,13が存在する。そして、これら４本の空洞
は、３つの配列間隔スペース、すなわち、第1K図の左側
に存在する空洞12,13の間の第１のスペース、２つの空
洞12の間の第２のスペース、そして、第1K図の右側に存
在する空洞12,13の間の第３のスペースと、交互に配列
している。切断線14がこれらの３つの配列間隔スペース
のうちのひとつ、すなわち第２のスペース中に設定され
ているため、切断線14は、４本の空洞12,13を第1K図の
左側に存在する第１の空洞グループG1と、第1K図の右側
に存在する第２の空洞グループG2とに分類する境界線と
なっている。一般に、Ｎを２以上の整数として、Ｎ本の
空洞（凹溝）は（Ｎ−１）個の配列間隔スペースと交互
に配列するように形成され、これらの配列間隔スペース
のうちのひとつの中に切断溝が形成される。その結果、
N1,N2を、 N1＋N2＝Ｎ …（１） を満足する正整数としたとき、Ｎ本の空洞は、一方の電
子素子領域側のN1本の空洞と、他方の電子素子領域側の
N2本の空洞とに分離される。
この発明の原理を満足するための基本条件は Ｎ≧2,N1≧1,N2≧１ …（２） であり、望ましくは、 Ｎ≧4,N1≧2,N2≧２ …（３） が満足されるように、N,N1,N2を決定する。第1K図に示
す実施例においては、 Ｎ＝4,N1＝N2＝２ …（４） となっている。
す実施例においては、 Ｎ＝4,N1＝N2＝２ …（４） となっている。
第1K図に対応する平面図が第2E図に示されているが、第
2E図では空洞12,13は白金シリサイド膜９の両エッジE1,
E2の位置付近に存在することのみが示されており、空洞
12,13の詳細は示されていない。第2E図のＫ−Ｋ断面が
第1K図に相当する。
2E図では空洞12,13は白金シリサイド膜９の両エッジE1,
E2の位置付近に存在することのみが示されており、空洞
12,13の詳細は示されていない。第2E図のＫ−Ｋ断面が
第1K図に相当する。
第1K図および第2E図で示される状態となったウエハが、
第４図にウエハ40として示されている。ウエハ40はその
裏面がビニールシート41に貼付けられ、ビニールシート
41は、第４図に矢印で示すように放射状に引張られる。
それによって、ビニールシート41は放射状外向きに伸長
し、ウエハ40の切断溝14のそれぞれにおいて半導体チッ
プ30への分離する（ブレークエキスパンド工程）。
第４図にウエハ40として示されている。ウエハ40はその
裏面がビニールシート41に貼付けられ、ビニールシート
41は、第４図に矢印で示すように放射状に引張られる。
それによって、ビニールシート41は放射状外向きに伸長
し、ウエハ40の切断溝14のそれぞれにおいて半導体チッ
プ30への分離する（ブレークエキスパンド工程）。
第2F図は、このブレークエキスパンド工程におけるウエ
ハの部分平面図であり、そのＬ−Ｌ断面図が第1L図に示
されている。ブレーク面42（第1L図）は切断溝14の下面
から伸びてシリコン基板１の裏面にまで達し、それによ
って、電子素子領域20を含んだ半導体チップ30が複数個
得られる。割れ15または16が生じていたとしても、この
割れ15,16は活性領域２へ達していないため、これらの
半導体チップ30を不良品として廃棄する必要はない。そ
の結果、半導体チップ30の製造における歩留まりや、半
導体チップ30の電気的特性における信頼性が向上する。
ハの部分平面図であり、そのＬ−Ｌ断面図が第1L図に示
されている。ブレーク面42（第1L図）は切断溝14の下面
から伸びてシリコン基板１の裏面にまで達し、それによ
って、電子素子領域20を含んだ半導体チップ30が複数個
得られる。割れ15または16が生じていたとしても、この
割れ15,16は活性領域２へ達していないため、これらの
半導体チップ30を不良品として廃棄する必要はない。そ
の結果、半導体チップ30の製造における歩留まりや、半
導体チップ30の電気的特性における信頼性が向上する。
また、切断線14は、白金シリサイド膜９の中ではなく、
シリコン酸化膜4dの中に設けられるため、ダイシング工
程において白金シリサイドの切削飛沫が半導体チップ30
に付着し、半導体チップ30の電気的特性に影響を与える
ことはない。シリコン酸化膜4dの切削飛沫は電気的絶縁
物であるため、仮にそれが半導体チップ30に付着しても
その電気的特性に対する影響はほとんどない。このよう
にして得られた半導体チップ30は、ボンディング工程や
パッケージング工程などに送られ、半導体装置として完
成する。第５図はボンディング工程における半導体チッ
プ30の平面図である。電子素子領域20の端部に所要数の
ボンディングパッド34か設けられ、このボンディングパ
ッド34に外部配線35が接続されている。第５図では、ボ
ンディングパッド34および外部配線35の一部分のみが示
されている。また、第５図の3B−3B断面は、実質的に第
3B図に対応する。
シリコン酸化膜4dの中に設けられるため、ダイシング工
程において白金シリサイドの切削飛沫が半導体チップ30
に付着し、半導体チップ30の電気的特性に影響を与える
ことはない。シリコン酸化膜4dの切削飛沫は電気的絶縁
物であるため、仮にそれが半導体チップ30に付着しても
その電気的特性に対する影響はほとんどない。このよう
にして得られた半導体チップ30は、ボンディング工程や
パッケージング工程などに送られ、半導体装置として完
成する。第５図はボンディング工程における半導体チッ
プ30の平面図である。電子素子領域20の端部に所要数の
ボンディングパッド34か設けられ、このボンディングパ
ッド34に外部配線35が接続されている。第５図では、ボ
ンディングパッド34および外部配線35の一部分のみが示
されている。また、第５図の3B−3B断面は、実質的に第
3B図に対応する。
第５図の半導体チップ30の構造は次のように表現するこ
とができる。すなわち、まず、半導体チップ30の周縁部
33上にはシリコン酸化膜4eからなる矩形の絶縁リング32
が存在する。また、その内側には、白金シリサイド膜９
からなる矩形の金属／半導体複合材料リング31が存在す
る。金属／半導体複合材料リング31の両エッジE1,E2に
対応する位置には、シリコン基板１中に、空洞12,13が
存在する（第５図においてもまた、空洞12,13の詳細は
示されていない。）そして、これらの絶縁リング32,複
合材料リング31および空洞12,13によって取囲まれてい
る半導体基板１の中央部には電子素子領域20が存在す
る。
とができる。すなわち、まず、半導体チップ30の周縁部
33上にはシリコン酸化膜4eからなる矩形の絶縁リング32
が存在する。また、その内側には、白金シリサイド膜９
からなる矩形の金属／半導体複合材料リング31が存在す
る。金属／半導体複合材料リング31の両エッジE1,E2に
対応する位置には、シリコン基板１中に、空洞12,13が
存在する（第５図においてもまた、空洞12,13の詳細は
示されていない。）そして、これらの絶縁リング32,複
合材料リング31および空洞12,13によって取囲まれてい
る半導体基板１の中央部には電子素子領域20が存在す
る。
そして、空洞12,13が周縁部33に設けられていることに
より、この半導体チップ30をウエハの切分けによって製
造する場合において、割れが電子素子領域20の内部に侵
入することを防止できる。このため、第５図の半導体チ
ップ30は、その製造を高い歩留まりで行うことができる
とともに、信頼性も高い好ましいチップとなっている。
空洞12,13を形成するための工程は電子素子領域20を構
成するための工程との関連で行うことができるため、半
導体装置製造のための全工程の数をあまり増加させる必
要もない。
より、この半導体チップ30をウエハの切分けによって製
造する場合において、割れが電子素子領域20の内部に侵
入することを防止できる。このため、第５図の半導体チ
ップ30は、その製造を高い歩留まりで行うことができる
とともに、信頼性も高い好ましいチップとなっている。
空洞12,13を形成するための工程は電子素子領域20を構
成するための工程との関連で行うことができるため、半
導体装置製造のための全工程の数をあまり増加させる必
要もない。
なお、この発明は、たとえば以下のような変形を加えて
実施することも可能である。
実施することも可能である。
白金シリサイド膜９を設ける目的は、これをマスクとし
て用いつつ空洞（凹溝）12,13を形成することである。
このため、一般には、白金シリサイド膜９は他の種類の
耐エッチング層であってもよい。たとえば、白金膜８の
かわりに、タングステンやモリブデンなどを用いるとき
には、白金シリサイド膜９のかわりにタングステンシリ
サイド膜やモリブデンシリサイド膜が得られる。
て用いつつ空洞（凹溝）12,13を形成することである。
このため、一般には、白金シリサイド膜９は他の種類の
耐エッチング層であってもよい。たとえば、白金膜８の
かわりに、タングステンやモリブデンなどを用いるとき
には、白金シリサイド膜９のかわりにタングステンシリ
サイド膜やモリブデンシリサイド膜が得られる。
この発明は電子素子領域20の内部構造を制限するもので
はないから、個別半導体素子と集積回路との双方に適用
可能である。
はないから、個別半導体素子と集積回路との双方に適用
可能である。
以上説明したように、この発明に係る半導体チップの製
造方法においては、絶縁層の分離領域に面した側壁と金
属シリサイド層とに対向して配列された第１及び第４の
溝並びに帯状絶縁層の側壁と金属シリサイド層とに対向
して配列された第２及び第３の溝を、半導体基板の主面
上の分離領域に形成し、第２の溝と第３の溝との間で半
導体ウエハを切り分けるので、半導体ウエハを切り分け
る際に発生する割れが第１乃至第４の溝の位置で止まる
から、この割れが分離溝を挟んで互いに隣接する電子素
子領域の内部に侵入することを防止することができる。
このため簡単な工程で半導体チップの歩留りと信頼性と
が向上するという効果がある。
造方法においては、絶縁層の分離領域に面した側壁と金
属シリサイド層とに対向して配列された第１及び第４の
溝並びに帯状絶縁層の側壁と金属シリサイド層とに対向
して配列された第２及び第３の溝を、半導体基板の主面
上の分離領域に形成し、第２の溝と第３の溝との間で半
導体ウエハを切り分けるので、半導体ウエハを切り分け
る際に発生する割れが第１乃至第４の溝の位置で止まる
から、この割れが分離溝を挟んで互いに隣接する電子素
子領域の内部に侵入することを防止することができる。
このため簡単な工程で半導体チップの歩留りと信頼性と
が向上するという効果がある。
第1A図から第1L図はこの発明の一実施例を示す断面図、
第2A図から第2F図は実施例中の各工程における部分平面
図、第3A図および第3B図はそれぞれ第1H図および第1J図
に示す状態の部分拡大図、第４図はブレークエキスパン
ド工程の説明図、第５図は実施例の半導体チップの平面
図、第6A図および第6B図は従来方法を示す断面図、第7A
図および第7B図はそれぞれ第6A図におよび第6B図に対応
する部分平面図である。 図において、１はシリコン基板、２は活性領域、4,4a〜
4eはシリコン酸化膜、５は分離帯（ダイシングライ
ン）、８は白金膜、９は白金シリサイド膜（耐エッチン
グ層）、12,13は空洞（凹溝）、20は電子素子領域、30
は半導体チップである。 なお、各図中同一符号は同一または相当部分を示す。
第2A図から第2F図は実施例中の各工程における部分平面
図、第3A図および第3B図はそれぞれ第1H図および第1J図
に示す状態の部分拡大図、第４図はブレークエキスパン
ド工程の説明図、第５図は実施例の半導体チップの平面
図、第6A図および第6B図は従来方法を示す断面図、第7A
図および第7B図はそれぞれ第6A図におよび第6B図に対応
する部分平面図である。 図において、１はシリコン基板、２は活性領域、4,4a〜
4eはシリコン酸化膜、５は分離帯（ダイシングライ
ン）、８は白金膜、９は白金シリサイド膜（耐エッチン
グ層）、12,13は空洞（凹溝）、20は電子素子領域、30
は半導体チップである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半導体ウエハから半導体チップを切り放す
半導体チップの製造方法において、 半導体基板の主面上の分離領域によって相互に分離され
た電子素子領域を覆う絶縁層を形成する工程と、 前記分離領域の中間部において延びる帯状絶縁層を、こ
の帯状絶縁層と前記電子素子領域を覆う前記絶縁層との
間にギャップが形成されるように、形成する工程と、 前記分離領域及び前記帯状絶縁層が形成された半導体基
板の主面上に金属膜を積層し前記ギャップに金属シリサ
イド層を形成する工程と、 前記絶縁層の前記分離領域に面した側壁と前記金属シリ
サイド層とに対向して配列された第１及び第４の溝並び
に前記帯状絶縁層の側壁と前記金属シリサイド層とに対
向して配列された第２及び第３の溝を、前記半導体基板
の前記主面上の前記分離領域に形成する工程と、 前記分離領域内に規定された分離線に沿って、前記第２
の溝と第３の溝との間で前記半導体ウエハを切る工程
と、 を備えた半導体チップの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16472089A JPH0750700B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体チップの製造方法 |
| US07/446,125 US5024970A (en) | 1989-06-27 | 1989-12-05 | Method of obtaining semiconductor chips |
| DE4020195A DE4020195C2 (de) | 1989-06-27 | 1990-06-25 | Verfahren zur Vereinzelung von Halbleiterchips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16472089A JPH0750700B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体チップの製造方法 |
Publications (2)
| Publication Number | Publication Date |
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