JPH0745797A - Semiconductor storage device - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
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- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、例えばEEPROM
セルを用いたフラッシュメモリに適用される半導体記憶
装置に関する。BACKGROUND OF THE INVENTION The present invention relates to, for example, an EEPROM.
The present invention relates to a semiconductor memory device applied to a flash memory using cells.
【0002】[0002]
【従来の技術】図12(a)(b)(c)は、従来のE
EPROMセルを用いたNAND型メモリセルを示すも
のである。第1導電型の半導体基板10の上には第2導
電型のウエル11が形成され、このウエル11の上には
同図(c)に示すように、素子分離絶縁膜12が形成さ
れている。素子分離絶縁膜12の相互間に位置する素子
領域の一部にはトンネル酸化膜13が形成され、このト
ンネル酸化膜13の上には第1のポリシリコンによって
フローティングゲート14が形成されている。このフロ
ーティングゲート14の両側に位置するウエル11内に
は、同図(a)に示すように、ソース・ドレインとして
の拡散層15が形成され、各セルは電流通路が直列接続
されている。フローティングゲート14の上には、同図
(c)に示すように、絶縁膜16が設けられ、この絶縁
膜16の上には第2のポリシリコンによって、ワード線
を兼ねるコントロールゲート17が設けられている。こ
のコントロールゲート17の上には絶縁膜18が設けら
れ、この絶縁膜18の上にはビット線19が形成されて
いる。2. Description of the Related Art FIGS. 12 (a), 12 (b) and 12 (c) show a conventional E
It shows a NAND type memory cell using an EPROM cell. A second conductivity type well 11 is formed on the first conductivity type semiconductor substrate 10, and an element isolation insulating film 12 is formed on the well 11 as shown in FIG. . A tunnel oxide film 13 is formed in a part of the element region located between the element isolation insulating films 12, and a floating gate 14 is formed on the tunnel oxide film 13 by the first polysilicon. A diffusion layer 15 as a source / drain is formed in the well 11 located on both sides of the floating gate 14 as shown in FIG. 4A, and the current paths of the cells are connected in series. As shown in FIG. 3C, an insulating film 16 is provided on the floating gate 14, and a control gate 17 also serving as a word line is provided on the insulating film 16 by the second polysilicon. ing. An insulating film 18 is provided on the control gate 17, and a bit line 19 is formed on the insulating film 18.
【0003】上記直列接続された複数のセルのうち、両
端に位置するセル10a、10bは選択ゲートであり、
セル10aのソースは図示せぬ他のNAND型メモリセ
ルと共通接続され、セル10bのドレインは前記ビット
線19に接続されている。これらセル10a、10bは
フローティングゲート14とコントロールゲート17が
図示せぬ配線によって接続され、所謂フローティングゲ
ート構造にはなっていない。また、電荷を記憶するセル
はセル10a、10bの相互間に例えば8個設けられて
いる。Of the plurality of cells connected in series, the cells 10a and 10b located at both ends are select gates,
The source of the cell 10a is commonly connected to another NAND memory cell (not shown), and the drain of the cell 10b is connected to the bit line 19. In these cells 10a and 10b, the floating gate 14 and the control gate 17 are connected by a wiring (not shown) and do not have a so-called floating gate structure. Further, for example, eight cells for storing charges are provided between the cells 10a and 10b.
【0004】次に、上記NAND型メモリセルの動作に
ついて説明する。データの消去時は、選択ゲートを含む
全てのコントロールゲート17を0Vとして、基板10
およびウエル11を正の高電位とされる。このため、フ
ローティングゲート14内の電子がトンネル現象によっ
て基板10に放出され、メモリセルの閾値電圧Vthが負
となる。Next, the operation of the NAND memory cell will be described. At the time of erasing data, all the control gates 17 including the selection gate are set to 0V and the substrate
The well 11 is set to a positive high potential. Therefore, the electrons in the floating gate 14 are emitted to the substrate 10 by the tunnel phenomenon, and the threshold voltage Vth of the memory cell becomes negative.
【0005】一方、書込み時にデータ“1”を書込む場
合はビット線19を10Vとし、データ“0”を書込む
場合は0Vとする。メモリセルの選択したゲートには2
0V、非選択のゲートには10Vを印加する。さらに、
ソース側選択ゲートには0V、ドレイン側選択ゲートに
は12Vを印加する。ビット線が0Vの時、選択したメ
モリセルのチャネルとコントロールゲートの間には20
Vの電位差が与えられるため、フローティングゲートに
電子が注入され、メモリセルの閾値電圧Vthが正とな
る。この場合の閾値電圧は5Vより低くされている。さ
らに、ビット線が10Vの時、チャネルとコントロール
ゲートの間の電位差は13Vとなり、電子はトンネルし
にくく、閾値電圧は消去時の負のままに保持される。On the other hand, when writing data "1" at the time of writing, the bit line 19 is set to 10V, and when writing data "0", it is set to 0V. 2 for selected gate of memory cell
0V and 10V are applied to the non-selected gates. further,
0V is applied to the source side selection gate and 12V is applied to the drain side selection gate. When the bit line is 0V, there is 20 between the channel of the selected memory cell and the control gate.
Since the potential difference of V is given, electrons are injected into the floating gate, and the threshold voltage Vth of the memory cell becomes positive. The threshold voltage in this case is lower than 5V. Furthermore, when the bit line is at 10V, the potential difference between the channel and the control gate is 13V, electrons are unlikely to tunnel, and the threshold voltage is kept negative during erase.
【0006】また、データの読出し時にはビット線に2
V、ソース線に0V、選択されたワード線に0V、他の
ワード線とソースおよびドレイン側選択ゲートに5Vを
印加する。メモリセルにデータ“1”が記憶されている
場合、閾値電圧Vthが負のため導通状態となり、データ
“0”が記憶されている場合、閾値電圧Vthが正である
ため非導通状態となる。尚、選択されていないワード線
は5Vであるため、セルに記憶されているデータが
“1”“0”のいずれの場合であっても導通状態とな
る。したがって、選択されたメモリセルのデータが導通
状態のメモリセルを介してビット線に読出される。In addition, when reading data, 2 bits are set on the bit line.
V, 0 V to the source line, 0 V to the selected word line, and 5 V to the other word lines and the source and drain side select gates. When the data "1" is stored in the memory cell, the threshold voltage Vth is negative, so that the memory cell is in a conductive state. When the data "0" is stored, the threshold voltage Vth is positive, so that the memory cell is in a non-conductive state. Since the unselected word line is 5V, it becomes conductive regardless of whether the data stored in the cell is "1" or "0". Therefore, the data of the selected memory cell is read to the bit line through the conductive memory cell.
【0007】[0007]
【発明が解決しようとする課題】ところで、上記従来の
半導体記憶装置は、EEPROMセルの各ゲートやチャ
ネルが半導体基板と平行に配設されている。したがっ
て、この構成の半導体記憶装置を大容量化に伴って微細
化する際、トンネル酸化膜の面積、チャネル幅、ビット
線の間隔を狭くする必要がある。しかし、この場合、写
真触刻技術の大幅な改善が必要であり、製造設備の変更
等の問題を招来する。In the conventional semiconductor memory device described above, the gates and channels of the EEPROM cells are arranged parallel to the semiconductor substrate. Therefore, when the semiconductor memory device having this structure is miniaturized with the increase in capacity, it is necessary to narrow the area of the tunnel oxide film, the channel width, and the interval between the bit lines. However, in this case, it is necessary to greatly improve the photolithography technique, which causes a problem such as a change in manufacturing equipment.
【0008】また、上記従来の半導体記憶装置を単に微
細化した場合、コントロールゲートからチャネル領域ま
でのカップリング比を十分得ることができず、トンネル
効果を発生させるために必要な電圧を得ることが困難と
なる。このため、安定な動作が期待できないものであ
る。Further, when the above-mentioned conventional semiconductor memory device is simply miniaturized, a sufficient coupling ratio from the control gate to the channel region cannot be obtained, and a voltage required to generate the tunnel effect can be obtained. It will be difficult. Therefore, stable operation cannot be expected.
【0009】この発明は、上記課題を解決するものであ
り、その目的とするところは、製造設備の大幅な変更を
必要とせずに大容量化が可能であり、しかも、安定な動
作を得ることが可能な半導体記憶装置を提供しようとす
るものである。The present invention is intended to solve the above problems, and an object of the present invention is to achieve a large capacity without requiring a drastic change in manufacturing equipment and to obtain a stable operation. It is intended to provide a semiconductor memory device capable of
【0010】[0010]
【課題を解決するための手段】この発明の半導体記憶装
置は、半導体材料に設けられた溝と、この溝の底部およ
び溝の側壁上部に設けられた素子分離の第1の絶縁膜
と、前記側壁に形成された薄い第2の絶縁膜と、前記側
壁に前記第2の絶縁膜を被覆して形成された浮遊ゲート
と、この浮遊ゲートの両側に位置する前記側壁の内部に
形成され、溝方向に電流通路を形成する前記半導体材料
と逆導電型の拡散層と、前記浮遊ゲートを被覆する第3
の絶縁膜と、この第3の絶縁膜上に前記溝と直交方向に
形成された制御ゲートと、この制御ゲートを覆う絶縁層
と、この絶縁層上に前記溝に沿って配置され、前記拡散
層の一部に接続されたビット線とを具備している。According to another aspect of the present invention, there is provided a semiconductor memory device including: a trench formed in a semiconductor material; a first insulating film for element isolation provided at a bottom of the trench and an upper portion of a sidewall of the trench; A thin second insulating film formed on the sidewall, a floating gate formed by coating the second insulating film on the sidewall, and a trench formed inside the sidewall on both sides of the floating gate. A diffusion layer of a conductivity type opposite to that of the semiconductor material forming a current path in a direction, and a third layer covering the floating gate.
An insulating film, a control gate formed on the third insulating film in a direction orthogonal to the groove, an insulating layer covering the control gate, the insulating layer disposed on the insulating layer along the groove, A bit line connected to a portion of the layer.
【0011】また、この発明の半導体記憶装置は、半導
体材料に設けられた溝と、この溝の底部および溝の側壁
上部に溝に沿って設けられた素子分離用の第1の絶縁膜
と、前記側壁に溝に沿って形成された薄い第2の絶縁膜
と、この第2の絶縁膜の一部を被覆し、前記側壁に溝方
向に所定間隔離間して形成されたn個の浮遊ゲートと、
これら浮遊ゲートの両側に位置する前記側壁の内部に形
成され、溝方向に電流通路を形成する前記半導体材料と
逆導電型の拡散層と、前記n個の浮遊ゲートを被覆する
第3の絶縁膜と、この第3の絶縁膜上で前記浮遊ゲート
にそれぞれ対応され、前記溝と直交方向に形成されたn
個の制御ゲートと、前記n個の浮遊ゲートおよび制御ゲ
ートのうち、1番目の浮遊ゲートおよび制御ゲートの外
側に位置する溝の側壁に形成され、前記電流通路と連通
する電流通路を形成するための一対の拡散層およびゲー
トを有する第1の選択トランジスタと、前記n個の浮遊
ゲートおよび制御ゲートのうち、n番目の浮遊ゲートお
よび制御ゲートの外側に位置する溝の側壁に形成され、
前記電流通路と連通する電流通路を形成するための一対
の拡散層およびゲートを有する第2の選択トランジスタ
と、前記制御ゲートを覆う絶縁層と、この絶縁層上に前
記溝に沿って配置され、第1の選択トランジスタの拡散
層の一方に接続されたビット線と、前記ビット線と直交
方向に配置され、前記第2の選択トランジスタの拡散層
の一方に接続されたソース線とを具備している。In the semiconductor memory device of the present invention, a groove provided in the semiconductor material, and a first insulating film for element isolation provided along the groove at the bottom of the groove and the sidewall upper part of the groove, A thin second insulating film formed along the groove on the side wall, and n floating gates formed on the side wall with a predetermined gap in the groove direction to cover a part of the second insulating film. When,
A diffusion layer formed inside the sidewalls located on both sides of these floating gates and having a conductivity type opposite to that of the semiconductor material forming a current path in the groove direction, and a third insulating film covering the n floating gates. And n formed in the direction orthogonal to the groove, corresponding to the floating gates on the third insulating film.
A control gate, and a current path formed in the sidewall of a groove located outside the first floating gate and the control gate among the n floating gates and the control gate to communicate with the current path. A first select transistor having a pair of diffusion layers and a gate, and formed on a sidewall of a groove located outside the nth floating gate and control gate among the n floating gates and control gates,
A second select transistor having a pair of diffusion layers and a gate for forming a current path communicating with the current path, an insulating layer covering the control gate, and arranged on the insulating layer along the groove, A bit line connected to one of the diffusion layers of the first selection transistor, and a source line arranged in a direction orthogonal to the bit line and connected to one of the diffusion layers of the second selection transistor. There is.
【0012】[0012]
【作用】すなわち、この発明は半導体材料に形成した溝
の側壁に絶縁膜、浮遊ゲート、制御ゲートを順次形成す
るとともに、浮遊ゲートの両側に対応する側壁の内部に
拡散層を形成し、溝の側壁に沿って電流を流すようにし
ている。したがって、溝の幅を2F、溝と溝の間に位置
する側壁の幅を2Fとした場合、2Fの幅に1ビット分
のセルを形成することができ、製造設備の大幅な変更を
必要とせずに、メモリセルの微細化および大容量化が可
能となる。That is, according to the present invention, the insulating film, the floating gate and the control gate are sequentially formed on the side wall of the groove formed in the semiconductor material, and the diffusion layer is formed inside the side wall corresponding to both sides of the floating gate to form the groove. The current is made to flow along the side wall. Therefore, if the width of the groove is 2F and the width of the side wall located between the grooves is 2F, a cell for 1 bit can be formed in the width of 2F, which requires a significant change in manufacturing equipment. Without doing so, it is possible to miniaturize the memory cell and increase the capacity.
【0013】[0013]
【実施例】以下、この発明の実施例について、図面を参
照して説明する。図1、図2は、この発明の第1の実施
例を示すものであり、EEPROMセルの一部を示すも
のである。第1導電型の半導体基板21の上には第2導
電型のウエル22が形成されている。このウエル22に
は複数の溝23が形成されており、これら溝23の底部
には素子分離絶縁膜24が形成されている。また、各溝
23の相互間に位置する側壁25の上部には素子分離絶
縁膜24aが形成されている。前記側壁25の両側面且
つ一部にはトンネル酸化膜26a、26bが形成されて
いる。これらトンネル酸化膜26a、26bの表面には
第1のポリシリコンによってフローティングゲート27
a、27b(FG)がそれぞれ形成されている。これら
フローティングゲート27a、27bは異方性エッチン
グを使用することにより容易に形成できる。Embodiments of the present invention will be described below with reference to the drawings. 1 and 2 show a first embodiment of the present invention and show a part of an EEPROM cell. A second conductivity type well 22 is formed on the first conductivity type semiconductor substrate 21. A plurality of trenches 23 are formed in the well 22, and an element isolation insulating film 24 is formed at the bottom of these trenches 23. Further, an element isolation insulating film 24a is formed on the upper part of the side wall 25 located between the grooves 23. Tunnel oxide films 26a and 26b are formed on both side surfaces and a part of the side wall 25. A floating gate 27 is formed on the surfaces of the tunnel oxide films 26a and 26b by the first polysilicon.
a and 27b (FG) are formed respectively. These floating gates 27a and 27b can be easily formed by using anisotropic etching.
【0014】上記フローティングゲート27a、27b
の両側に位置する前記側壁25内にはソース・ドレイン
領域としての拡散層28a、28bが形成されている。
これら拡散層28a、28bは側壁25に斜め上方から
イオンを注することによって形成できる。これら構造の
全面には絶縁膜29が形成され、この絶縁膜29の上に
は前記フローティングゲート27a、27bに対応し
て、第2のポリシリコンによってワード線としてのコン
トロールゲート30(CG)が形成される。これら構造
の全面には、絶縁膜31が形成され、この絶縁膜31の
上には、コントロールゲート30と直交してビット線B
L1、BL2が形成される。ビット線BL1は図示せぬ
コンタクトホールを介して前記拡散層28aの一部に接
続され、ビット線BL2は図示せぬコンタクトホールを
介して前記拡散層28bの一部に接続される。これらビ
ット線と拡散層の接続については後述する。図1、図2
は、2ビット分のEEPROMセルを示すものである
が、実際のメモリセルは、これらEEPROMセルをビ
ット線方向に直列接続することによって構成される。The floating gates 27a and 27b
Diffusion layers 28a and 28b as source / drain regions are formed in the side walls 25 located on both sides of the.
These diffusion layers 28a and 28b can be formed by injecting ions into the side wall 25 from diagonally above. An insulating film 29 is formed on the entire surface of these structures, and a control gate 30 (CG) as a word line is formed on the insulating film 29 corresponding to the floating gates 27a and 27b by the second polysilicon. To be done. An insulating film 31 is formed on the entire surface of these structures, and the bit line B is formed on the insulating film 31 at right angles to the control gate 30.
L1 and BL2 are formed. The bit line BL1 is connected to a part of the diffusion layer 28a through a contact hole (not shown), and the bit line BL2 is connected to a part of the diffusion layer 28b through a contact hole (not shown). The connection between these bit lines and the diffusion layer will be described later. 1 and 2
Shows an EEPROM cell for 2 bits, but an actual memory cell is constructed by connecting these EEPROM cells in series in the bit line direction.
【0015】図3、図4は、図1、図2に示すEEPR
OMセルを使用したNAND型のメモリセルを示すもの
であり、図5はその等価回路を示すものである。図1乃
至図5において、同一部分には同一符号を付す。3 and 4 are EEPRs shown in FIGS. 1 and 2.
1 shows a NAND type memory cell using an OM cell, and FIG. 5 shows an equivalent circuit thereof. 1 to 5, the same parts are designated by the same reference numerals.
【0016】選択ゲートSG1、SG2の相互間には、
データを記憶するためのEEPROMセルM1〜M8が
直列接続される。すなわち、選択ゲートSG1、SG2
および隣接するEEPROMセルM1〜M8の拡散層2
8a、28bは互いに接続され、溝23に沿って電流通
路を形成する。EEPROMセルM1〜M8の構成は、
図1、図2と同様であるが、選択ゲートSG1、SG2
を構成するEEPROMセルは、図1、図2と若干相違
している。Between the select gates SG1 and SG2,
EEPROM cells M1 to M8 for storing data are connected in series. That is, the select gates SG1 and SG2
And the diffusion layer 2 of the adjacent EEPROM cells M1 to M8
8a and 28b are connected to each other and form a current path along the groove 23. The configuration of the EEPROM cells M1 to M8 is
Similar to FIG. 1 and FIG. 2, but with select gates SG1, SG2
The EEPROM cell constituting the above is slightly different from that shown in FIGS.
【0017】選択ゲートSG1はEEPROMセルM1
〜M8とほぼ同一の工程によって製造される。しかし、
半導体基板上に堆積された第1のポリシリコン41は、
図3に示すように、側壁25および素子分離絶縁膜2
4、24aの上部にエッチングされずに残される。この
ため、第1のポリシリコン41は溝と直交方向に連続し
ている。この第1のポリシリコン41は、セルアレイの
端部において、導電部材42によりコントロールゲート
30としての第2のポリシリコンと接続される。したが
って、第1のポリシリコンと第2のポリシリコンは同電
位とされる。さらに、選択ゲートSG1を構成する各E
EPROMセルにおいて、ドレインとしての拡散層28
a、28bには、前記ビット線BL1、BL2が接続さ
れる。The select gate SG1 is an EEPROM cell M1.
~ M8 is manufactured by almost the same process. But,
The first polysilicon 41 deposited on the semiconductor substrate is
As shown in FIG. 3, the sidewall 25 and the element isolation insulating film 2 are formed.
4 and 24a are left unetched. Therefore, the first polysilicon 41 is continuous in the direction orthogonal to the groove. The first polysilicon 41 is connected to the second polysilicon as the control gate 30 by the conductive member 42 at the end of the cell array. Therefore, the first polysilicon and the second polysilicon have the same potential. Further, each E constituting the select gate SG1
Diffusion layer 28 as drain in EPROM cell
The bit lines BL1 and BL2 are connected to a and 28b.
【0018】選択ゲートSG2も選択ゲートSG1と同
様にして製造される。すなわち、半導体基板上に堆積さ
れた第1のポリシリコン41は、図4に示すように、側
壁25および素子分離絶縁膜24、24aの上部にエッ
チングされずに残される。このため、第1のポリシリコ
ン41は溝と直交方向に連続している。この第1のポリ
シリコン41は、セルアレイの端部において、図示せぬ
導電部材によりコントロールゲート30としての第2の
ポリシリコンに接続される。したがって、第1、第2の
ポリシリコンは同電位とされる。The selection gate SG2 is also manufactured in the same manner as the selection gate SG1. That is, the first polysilicon 41 deposited on the semiconductor substrate is left on the sidewalls 25 and the element isolation insulating films 24 and 24a without being etched, as shown in FIG. Therefore, the first polysilicon 41 is continuous in the direction orthogonal to the groove. The first polysilicon 41 is connected to the second polysilicon as the control gate 30 by a conductive member (not shown) at the end of the cell array. Therefore, the first and second polysilicons have the same potential.
【0019】さらに、選択ゲートSG2を構成する各E
EPROMセルにおいて、ソースとしての拡散層28
a、28bに対応する素子分離絶縁膜24aおよび素子
分離絶縁膜24の一部はエッチングされウエル22が露
出される。この部分にイオンが注入され拡散層44がそ
れぞれ形成される。これら拡散層44によりソースとし
ての拡散層28a、28bが全て直列接続され、ソース
線(S)が形成される。ソース線の形成方法としては、
上記のように拡散層28a、28bを拡散層44によっ
て接続する方法に限定されるものではなく、例えばコン
タクトホールと金属配線を用いて拡散層28a、28b
を接続してもよい。Further, each E constituting the select gate SG2
In the EPROM cell, the diffusion layer 28 as the source
A part of the element isolation insulating film 24a and the element isolation insulating film 24 corresponding to a and 28b is etched to expose the well 22. Ions are implanted into this portion to form the diffusion layers 44, respectively. With these diffusion layers 44, the diffusion layers 28a and 28b as sources are all connected in series to form a source line (S). As a method of forming the source line,
The method of connecting the diffusion layers 28a and 28b by the diffusion layer 44 as described above is not limited, and the diffusion layers 28a and 28b may be formed by using, for example, contact holes and metal wiring.
May be connected.
【0020】尚、メモリセルに対するデータ書込み、読
出し、消去等の動作は従来と同様であるため説明は省略
する。上記実施例によれば、溝23の側壁25にトンネ
ル酸化膜26a、26bおよびフローティングゲート2
7a、27bを設け、このフローティングゲート27
a、27bの両側に位置する側壁25内にソース・ドレ
インとしての拡散層28a、28bを形成することによ
り、溝23の長さ方向に沿って電流をしている。したが
って、写真触刻技術を大幅に改善することなく、容易に
メモリセルを微細化することができるものである。The operations such as data writing, reading, and erasing with respect to the memory cell are the same as the conventional ones, and the description thereof is omitted. According to the above-mentioned embodiment, the tunnel oxide films 26a and 26b and the floating gate 2 are formed on the side wall 25 of the trench 23.
7a and 27b are provided, and the floating gate 27
By forming diffusion layers 28a and 28b as source / drain in the side walls 25 located on both sides of a and 27b, a current flows along the length direction of the groove 23. Therefore, it is possible to easily miniaturize the memory cell without significantly improving the photolithography technology.
【0021】しかも、図1に示すように、溝23の側壁
25に設けたトンネル酸化膜26a、26bの長さl1
と、フローティングゲート27a、27bとコントロー
ルゲート30の間の絶縁膜29の長さl2の比を十分大
きくすることにより、トンネル酸化膜26a、26bの
面積と、絶縁膜29の面積の比を十分大きくすることが
でき、カップリング比を大きくするができる。したがっ
て、コントロールゲート30から半導体基板21に、容
量結合によって、十分大きな電圧を印加することができ
るため、メモリセルを確実に動作させることができるも
のである。Moreover, as shown in FIG. 1, the length l1 of the tunnel oxide films 26a and 26b provided on the side wall 25 of the groove 23 is increased.
By sufficiently increasing the ratio of the length l2 of the insulating film 29 between the floating gates 27a and 27b and the control gate 30, the ratio between the area of the tunnel oxide films 26a and 26b and the area of the insulating film 29 is made sufficiently large. It is possible to increase the coupling ratio. Therefore, a sufficiently large voltage can be applied from the control gate 30 to the semiconductor substrate 21 by capacitive coupling, so that the memory cell can be operated reliably.
【0022】また、上記カップリング比を大きくするた
めには、半導体基板21とフローティングゲート27
a、27bとの間の静電容量に比べて、フローティング
ゲート27a、27bとコントロールゲート30との間
の静電容量を大きくする必要がある。上記実施例の場
合、側壁25の上部に形成された素子分離絶縁膜24a
の側面にもフローティングゲート27a、27bとして
の第1ポリシリコンが堆積されるため、この素子分離絶
縁膜24aの厚みを制御することによって、フローティ
ングゲート27a、27bの表面積を調整することがで
きる。したがって、フローティングゲート27a、27
bとコントロールゲート30との間の静電容量を容易に
調整することができる。Further, in order to increase the coupling ratio, the semiconductor substrate 21 and the floating gate 27 are used.
It is necessary to increase the capacitance between the floating gates 27a and 27b and the control gate 30 as compared with the capacitance between a and 27b. In the case of the above embodiment, the element isolation insulating film 24a formed on the sidewall 25 is formed.
Since the first polysilicon as the floating gates 27a and 27b is deposited also on the side surface of the device, the surface area of the floating gates 27a and 27b can be adjusted by controlling the thickness of the element isolation insulating film 24a. Therefore, the floating gates 27a, 27
The electrostatic capacitance between b and the control gate 30 can be easily adjusted.
【0023】図6(a)(b)は、この発明の第2の実
施例を示すものであり、第1の実施例と同一部分には同
一符号を付す。第1の実施例において、溝23の並び方
向におけるEEPROMセルの相互間隔は、ビット線B
L1、BL2のピッチによって規定される。図1に示す
ように、ビット線BL1、BL2の幅およびピッチをそ
れぞれFとした場合、EEPROMセルの相互間隔は2
Fとなる。6 (a) and 6 (b) show a second embodiment of the present invention, in which the same parts as those in the first embodiment are designated by the same reference numerals. In the first embodiment, the mutual spacing between the EEPROM cells in the direction in which the grooves 23 are arranged is determined by the bit line B
It is defined by the pitch of L1 and BL2. As shown in FIG. 1, when the widths and pitches of the bit lines BL1 and BL2 are F, the mutual interval between the EEPROM cells is 2
It becomes F.
【0024】これに対して、図6に示す第2の実施例の
場合、絶縁膜31の上には絶縁膜51が設けられ、この
絶縁膜51には溝23に沿って溝52が形成される。こ
の溝52の側壁53には、ビット線BL1、BL2…が
設けられる。これらビット線BL1、BL2…は、溝5
2内に堆積したビット線材料を異方性エッチングするこ
とにより、側壁53に形成することができる。これらビ
ット線BL1、BL2…は、絶縁膜31、51の所定の
位置に設けられたコンタクトホールCHを介して拡散層
28a、28bに接続される。On the other hand, in the case of the second embodiment shown in FIG. 6, the insulating film 51 is provided on the insulating film 31, and the insulating film 51 is provided with the groove 52 along the groove 23. It Bit lines BL1, BL2 ... Are provided on the side wall 53 of the groove 52. These bit lines BL1, BL2 ...
It can be formed on the side wall 53 by anisotropically etching the bit line material deposited in 2. These bit lines BL1, BL2 ... Are connected to the diffusion layers 28a, 28b through contact holes CH provided at predetermined positions of the insulating films 31, 51.
【0025】図7(a)(b)は、この発明の第3の実
施例を示すものであり、第2の実施例と同一部分には同
一符号を付す。この実施例は前記溝52を側壁25に沿
って形成したものであり、他の構成は図6と同様であ
る。FIGS. 7A and 7B show a third embodiment of the present invention, and the same parts as those of the second embodiment are designated by the same reference numerals. In this embodiment, the groove 52 is formed along the side wall 25, and the other structure is the same as that of FIG.
【0026】上記第2、第3の実施例によれば、ビット
線を溝23または側壁25に対応して設けた溝52の側
壁53に形成している。したがって、EEPROMセル
の相互間隔を最小寸法のFとすることができ、実装密度
を第1の実施例の2倍とすることができる。According to the second and third embodiments, the bit line is formed on the side wall 53 of the groove 52 provided corresponding to the groove 23 or the side wall 25. Therefore, the mutual distance between the EEPROM cells can be set to F, which is the minimum dimension, and the mounting density can be doubled as compared with the first embodiment.
【0027】図8乃至図10は、この発明の第4の実施
例を示すものであり、この発明をNOR型のメモリセル
に適用した場合を示すものである。この実施例におい
て、第1乃至第3の実施例と同一部分には同一符号を付
す。FIGS. 8 to 10 show a fourth embodiment of the present invention, and show the case where the present invention is applied to a NOR type memory cell. In this embodiment, the same parts as those in the first to third embodiments are designated by the same reference numerals.
【0028】EEPROMセルM1〜M4において、溝
23の側壁25には図示せぬトンネル酸化膜、およびフ
ローティングゲート27a、27bが形成され、このフ
ローティングゲート27a、27bの上には絶縁膜29
が設けられている。この絶縁膜29の上にはワード線
(W)としてのコントロールゲート30が設けられてい
る。前記フローティングゲート27a、27bの両側に
位置する側壁25の内部にはソース・ドレインとしての
拡散層28a、28bが形成されている。In the EEPROM cells M1 to M4, a tunnel oxide film (not shown) and floating gates 27a and 27b are formed on the side wall 25 of the groove 23, and an insulating film 29 is formed on the floating gates 27a and 27b.
Is provided. A control gate 30 as a word line (W) is provided on the insulating film 29. Diffusion layers 28a and 28b as source / drain are formed inside the sidewalls 25 located on both sides of the floating gates 27a and 27b.
【0029】上記EEPROMセルM1〜M4におい
て、ドレインとしての拡散層28a、28bは、図9に
示すようにビット線BL1、BL2にそれぞれ接続さ
れ、ソースとしての拡散層28a、28bはソース線
(S)に共通接続されている。このソース線(S)の構
成は、図4に示す構成と同様である。In the EEPROM cells M1 to M4, the diffusion layers 28a and 28b as drains are connected to the bit lines BL1 and BL2, respectively, as shown in FIG. 9, and the diffusion layers 28a and 28b as sources are connected to the source lines (S ) Is commonly connected. The structure of the source line (S) is similar to that shown in FIG.
【0030】第4の実施例によれば、第1の実施例と同
様の理由により、NOR型のメモリセルを容易に微細化
することができる。図11は、この発明の第5の実施例
を示すものであり、第1乃至第4の実施例と同一部分に
は同一符号を付す。According to the fourth embodiment, the NOR type memory cell can be easily miniaturized for the same reason as in the first embodiment. FIG. 11 shows a fifth embodiment of the present invention, and the same parts as those of the first to fourth embodiments are designated by the same reference numerals.
【0031】この実施例は、前記側壁25と半導体基板
21の相互間に絶縁膜51を形成したものであり、側壁
25は例えば単結晶シリコンによって構成されている。
絶縁膜51の上に単結晶シリコンによって構成された側
壁25を形成するには次のような方法が考えられる。In this embodiment, an insulating film 51 is formed between the side wall 25 and the semiconductor substrate 21, and the side wall 25 is made of, for example, single crystal silicon.
The following method can be considered for forming the side wall 25 made of single crystal silicon on the insulating film 51.
【0032】第1に、半導体ウエハの内部に酸素を注入
し、半導体ウエハの内部のみをSiO2 とし、半導体ウ
エハの表面を単結晶シリコンのままとする。この半導体
ウエハの表面に溝23を形成することにより、単結晶シ
リコンの側壁25を絶縁膜上に形成できる。First, oxygen is injected into the inside of the semiconductor wafer so that only the inside of the semiconductor wafer is made to be SiO 2 and the surface of the semiconductor wafer is left as single crystal silicon. By forming the groove 23 on the surface of the semiconductor wafer, the side wall 25 of single crystal silicon can be formed on the insulating film.
【0033】第2に、表面にSiO2 が形成された2枚
の半導体ウエハを用意し、SiO2を対向して2枚の半
導体ウエハを張り合わせる。この状態において、一方の
半導体ウエハの表面に溝23を形成することにより、単
結晶シリコンの側壁25を絶縁膜上に形成できる。Secondly, two semiconductor wafers having SiO 2 formed on the surface are prepared, and the two semiconductor wafers are bonded with the SiO 2 facing each other. In this state, by forming the groove 23 on the surface of one semiconductor wafer, the side wall 25 of single crystal silicon can be formed on the insulating film.
【0034】第5の実施例によれば、所謂SOI(Silic
on On Insulator)構造のEEPROMセルを形成でき
る。このため、環境中からメモリセル内に放射線が侵入
した場合においても、絶縁膜51によって半導体基板内
で発生した電子、正孔対からメモリセルを保護すること
ができるため、メモリセルの誤動作を防止できる。According to the fifth embodiment, a so-called SOI (Silic
An EEPROM cell having an on-on-insulator structure can be formed. Therefore, even when radiation enters the memory cell from the environment, the insulating film 51 can protect the memory cell from electron-hole pairs generated in the semiconductor substrate, thus preventing malfunction of the memory cell. it can.
【0035】尚、第1、第5の実施例において、フロー
ティングゲート、およびコントロールゲートはポリシリ
コンに限定されるものではなく、導電性の配線材料であ
ればよい。その他、この発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。In the first and fifth embodiments, the floating gate and the control gate are not limited to polysilicon, and any conductive wiring material may be used. Of course, various modifications can be made without departing from the scope of the invention.
【0036】[0036]
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造設備の大幅な変更を必要とせずに大容量化が可
能であり、しかも、安定な動作を得ることが可能な半導
体記憶装置を提供できる。As described above in detail, according to the present invention, it is possible to increase the capacity of the semiconductor memory without requiring a large change in the manufacturing equipment and to obtain a stable operation. A device can be provided.
【図1】この発明の第1の実施例を示すものであり、図
2に示す1−1線に沿った断面図。FIG. 1 is a sectional view taken along line 1-1 shown in FIG. 2, showing a first embodiment of the present invention.
【図2】この発明の第1の実施例を示すものであり、図
1の平面図。FIG. 2 is a plan view of FIG. 1, showing a first embodiment of the present invention.
【図3】図1に示すEEPROMセルを使用したメモリ
セルの一部を示す分解斜視図。FIG. 3 is an exploded perspective view showing a part of a memory cell using the EEPROM cell shown in FIG.
【図4】図1に示すEEPROMセルを使用したメモリ
セルの一部を示す分解斜視図。FIG. 4 is an exploded perspective view showing a part of a memory cell using the EEPROM cell shown in FIG.
【図5】図3、図4の等価回路図。5 is an equivalent circuit diagram of FIGS. 3 and 4. FIG.
【図6】この発明の第2の実施例を示すものであり、同
図(a)はビット線の構成を示す平面図、同図(b)は
ビット線の構成を示す断面図。6A and 6B show a second embodiment of the present invention, wherein FIG. 6A is a plan view showing the configuration of bit lines, and FIG. 6B is a sectional view showing the configuration of bit lines.
【図7】この発明の第3の実施例を示すものであり、同
図(a)はビット線の構成を示す平面図、同図(b)は
ビット線の構成を示す断面図。7A and 7B show a third embodiment of the present invention, wherein FIG. 7A is a plan view showing the configuration of bit lines, and FIG. 7B is a sectional view showing the configuration of bit lines.
【図8】この発明の第4の実施例を示す等価回路図。FIG. 8 is an equivalent circuit diagram showing a fourth embodiment of the present invention.
【図9】この発明の第4の実施例を示す平面図。FIG. 9 is a plan view showing a fourth embodiment of the present invention.
【図10】この発明の第4の実施例を示す分解斜視図。FIG. 10 is an exploded perspective view showing a fourth embodiment of the present invention.
【図11】この発明の第5の実施例を示す断面図。FIG. 11 is a sectional view showing a fifth embodiment of the present invention.
【図12】同図(a)はEEPROMセルを用いた従来
のNAND型メモリセルを示す断面図、同図(b)は1
ビット分のセルを示す平面図、同図(c)は同図(b)
の12c−12c線に沿って示す断面図。FIG. 12A is a sectional view showing a conventional NAND type memory cell using an EEPROM cell, and FIG.
The top view which shows the cell for a bit, the figure (c) is the figure (b).
12c is a sectional view taken along line 12c-12c.
21…半導体基板、22…ウエル、23…溝、24、2
4a…素子分離絶縁膜、25…側壁、26a、26b…
トンネル酸化膜、27a、27b…フローティングゲー
ト、28a、28b…拡散層、30…コントロールゲー
ト、BL1、BL2…ビット線、M1〜M8…EEPR
OMセル、SG1、SG2…選択ゲート、51…絶縁
膜。21 ... Semiconductor substrate, 22 ... Well, 23 ... Groove, 24, 2
4a ... Element isolation insulating film, 25 ... Side wall, 26a, 26b ...
Tunnel oxide film, 27a, 27b ... Floating gate, 28a, 28b ... Diffusion layer, 30 ... Control gate, BL1, BL2 ... Bit line, M1-M8 ... EEPR
OM cell, SG1, SG2 ... Select gate, 51 ... Insulating film.
Claims (5)
の第1の絶縁膜と、 前記側壁に形成された薄い第2の絶縁膜と、 前記側壁に前記第2の絶縁膜を被覆して形成された浮遊
ゲートと、 この浮遊ゲートの両側に位置する前記側壁の内部に形成
され、溝方向に電流通路を形成する前記半導体材料と逆
導電型の拡散層と、 前記浮遊ゲートを被覆する第3の絶縁膜と、 この第3の絶縁膜上に前記溝と直交方向に形成された制
御ゲートと、 この制御ゲートを覆う絶縁層と、 この絶縁層上に前記溝に沿って配置され、前記拡散層の
一部に接続されたビット線とを具備することを特徴とす
る半導体記憶装置。1. A trench provided in a semiconductor material, a first insulating film for element isolation provided at a bottom of the trench and an upper part of a sidewall of the trench, and a thin second insulating film formed at the sidewall. A floating gate formed by covering the side wall with the second insulating film; and a semiconductor material that is formed inside the side wall on both sides of the floating gate and that forms a current path in the groove direction. A conductive type diffusion layer, a third insulating film covering the floating gate, a control gate formed on the third insulating film in a direction orthogonal to the groove, and an insulating layer covering the control gate. A semiconductor memory device comprising: a bit line disposed on the insulating layer along the groove and connected to a part of the diffusion layer.
た素子分離用の第1の絶縁膜と、 前記側壁に溝に沿って形成された薄い第2の絶縁膜と、 この第2の絶縁膜の一部を被覆し、前記側壁に溝方向に
所定間隔離間して形成されたn個の浮遊ゲートと、 これら浮遊ゲートの両側に位置する前記側壁の内部に形
成され、溝方向に電流通路を形成する前記半導体材料と
逆導電型の拡散層と、 前記n個の浮遊ゲートを被覆する第3の絶縁膜と、 この第3の絶縁膜上で前記浮遊ゲートにそれぞれ対応さ
れ、前記溝と直交方向に形成されたn個の制御ゲート
と、 前記n個の浮遊ゲートおよび制御ゲートのうち、1番目
の浮遊ゲートおよび制御ゲートの外側に位置する溝の側
壁に形成され、前記電流通路と連通する電流通路を形成
するための一対の拡散層およびゲートを有する第1の選
択トランジスタと、 前記n個の浮遊ゲートおよび制御ゲートのうち、n番目
の浮遊ゲートおよび制御ゲートの外側に位置する溝の側
壁に形成され、前記電流通路と連通する電流通路を形成
するための一対の拡散層およびゲートを有する第2の選
択トランジスタと、 前記制御ゲートを覆う絶縁層と、 この絶縁層上に前記溝に沿って配置され、第1の選択ト
ランジスタの拡散層の一方に接続されたビット線と、 前記ビット線と直交方向に配置され、前記第2の選択ト
ランジスタの拡散層の一方に接続されたソース線とを具
備することを特徴とする半導体記憶装置。2. A trench provided in a semiconductor material, a first insulating film for element isolation provided along the trench at a bottom portion of the trench and an upper portion of a sidewall of the trench, and formed on the sidewall along the trench. Formed thin second insulating film, n floating gates formed by covering a part of the second insulating film and separated from each other on the side wall by a predetermined distance in the groove direction, and on both sides of these floating gates. A diffusion layer, which is formed inside the positioned side wall and has a conductivity type opposite to that of the semiconductor material, which forms a current path in the groove direction; a third insulating film which covers the n floating gates; Out of the n control gates formed on the insulating film in a direction orthogonal to the trenches and corresponding to the floating gates, and the first floating gate of the n floating gates and the control gates and the outside of the control gates. Is formed on the side wall of the groove located at A first select transistor having a pair of diffusion layers and a gate for forming a communicating current path, and a groove located outside the nth floating gate and the control gate among the n floating gates and the control gates. A second select transistor having a pair of diffusion layers and a gate for forming a current path communicating with the current path, the insulating layer covering the control gate, and the trench on the insulating layer. A bit line connected to one of the diffusion layers of the first selection transistor, and a source connected to one of the diffusion layers of the second selection transistor and arranged in a direction orthogonal to the bit line. A semiconductor memory device comprising: a line.
ートは前記浮遊ゲートと同一の第1の導電層、および前
記制御ゲートと同一の第2の導電層によって構成され、
これら第1、第2の導電層は電気的に接続されているこ
とを特徴とする請求項2記載の半導体記憶装置。3. The gates of the first and second selection transistors are composed of a first conductive layer that is the same as the floating gate and a second conductive layer that is the same as the control gate,
3. The semiconductor memory device according to claim 2, wherein the first and second conductive layers are electrically connected.
に沿って溝が形成され、前記ビット線はこの溝の側壁に
形成されることを特徴とする請求項1乃至2記載の半導
体記憶装置。4. The semiconductor memory according to claim 1, wherein a groove is formed along the groove in an insulating layer covering the control gate, and the bit line is formed on a side wall of the groove. apparatus.
て半導体基板上に形成されていることを特徴とする請求
項1乃至2記載の半導体記憶装置。5. The semiconductor memory device according to claim 1, wherein the semiconductor material is formed on a semiconductor substrate by being insulated by an insulating layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5189748A JPH0745797A (en) | 1993-07-30 | 1993-07-30 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP5189748A JPH0745797A (en) | 1993-07-30 | 1993-07-30 | Semiconductor storage device |
Publications (1)
Publication Number | Publication Date |
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JPH0745797A true JPH0745797A (en) | 1995-02-14 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP5189748A Pending JPH0745797A (en) | 1993-07-30 | 1993-07-30 | Semiconductor storage device |
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